JP2014056163A - Liquid crystal display device - Google Patents
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Abstract
Description
本発明の実施形態は、液晶表示装置に関する。 Embodiments described herein relate generally to a liquid crystal display device.
近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から特に注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＩＰＳ（In-Plane Switching）モードやＦＦＳ（Fringe Field Switching）モードなどの横電界（フリンジ電界も含む）を利用した構造が注目されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。 2. Description of the Related Art In recent years, flat display devices have been actively developed. In particular, liquid crystal display devices have attracted particular attention because of their advantages such as light weight, thinness, and low power consumption. In particular, an active matrix liquid crystal display device in which a switching element is incorporated in each pixel has a structure using a lateral electric field (including a fringe electric field) such as an IPS (In-Plane Switching) mode or an FFS (Fringe Field Switching) mode. Attention has been paid. Such a horizontal electric field mode liquid crystal display device includes a pixel electrode and a counter electrode formed on an array substrate, and switches liquid crystal molecules with a horizontal electric field substantially parallel to the main surface of the array substrate.
一方で、アレイ基板に形成された画素電極と、対向基板に形成された対向電極との間に、横電界あるいは斜め電界を形成し、液晶分子をスイッチングする技術も提案されている。 On the other hand, a technique for switching liquid crystal molecules by forming a lateral electric field or an oblique electric field between a pixel electrode formed on an array substrate and a counter electrode formed on the counter substrate has been proposed.
表示品位の劣化を抑制することが可能な液晶表示装置を提供することにある。 An object of the present invention is to provide a liquid crystal display device capable of suppressing deterioration of display quality.
実施形態によれば、ゲート配線と、前記ゲート配線と交差する方向に延びたソース配線と、前記ソース配線と交差して延びた幹部および前記幹部から分岐した枝部を含む補助容量線と、前記ゲート配線と交差して前記補助容量線の下層に延びて前記幹部および前記枝部と対向したドレイン配線を含むスイッチング素子と、前記枝部および前記ドレイン配線に沿って延びた主画素電極および前記ドレイン配線と電気的に接続したコンタクト部を含む画素電極と、を備えたアレイ基板と、前記主画素電極を挟んだ両側で前記主画素電極と略平行に延びた主共通電極を有する共通電極を備えた対向基板と、前記アレイ基板と前記対向基板との間に保持された液晶分子を含む液晶層と、を備えた液晶表示装置が提供される。 According to the embodiment, a gate wiring, a source wiring extending in a direction intersecting with the gate wiring, a trunk extending crossing the source wiring, and a storage capacitor line including a branch branched from the trunk, A switching element that includes a drain wiring that crosses a gate wiring and extends under the storage capacitor line and faces the trunk and the branch; and a main pixel electrode and the drain that extend along the branch and the drain wiring An array substrate including a pixel electrode including a contact portion electrically connected to the wiring, and a common electrode having a main common electrode extending substantially parallel to the main pixel electrode on both sides of the main pixel electrode There is provided a liquid crystal display device comprising: a counter substrate; and a liquid crystal layer including liquid crystal molecules held between the array substrate and the counter substrate.
以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。 Hereinafter, the present embodiment will be described in detail with reference to the drawings. In each figure, the same reference numerals are given to components that exhibit the same or similar functions, and duplicate descriptions are omitted.
図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。 FIG. 1 is a diagram schematically showing a configuration and an equivalent circuit of a liquid crystal display device according to the present embodiment.
すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。本実施形態の液晶表示装置のアクティブエリアＡＣＴはにおいて、画素ＰＸの長手方向と略直交する方向におけるドットピッチは略２５μｍである。 That is, the liquid crystal display device includes an active matrix type liquid crystal display panel LPN. The liquid crystal display panel LPN is held between the array substrate AR, which is the first substrate, the counter substrate CT, which is the second substrate disposed to face the array substrate AR, and the array substrate AR and the counter substrate CT. Liquid crystal layer LQ. Such a liquid crystal display panel LPN includes an active area ACT for displaying an image. This active area ACT is composed of a plurality of pixels PX arranged in an m × n matrix (where m and n are positive integers). In the active area ACT of the liquid crystal display device of the present embodiment, the dot pitch in the direction substantially orthogonal to the longitudinal direction of the pixel PX is about 25 μm.
液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、ｎ本のゲート配線Ｇ（Ｇ１〜Ｇｎ）、ｎ本の補助容量線Ｃ（Ｃ１〜Ｃｎ）、ｍ本のソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇ及び補助容量線Ｃは、例えば、第１方向Ｘに沿って略直線的に延びている。これらのゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｘに交差する第２方向Ｙに交互に並列配置されている。ここでは、第１方向Ｘと第２方向Ｙとは互いに略直交している。ソース配線Ｓは、ゲート配線Ｇ及び補助容量線Ｃと交差している。ソース配線Ｓは、第２方向Ｙに沿って略直線的に延びている。なお、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓは、必ずしも直線的に延びていなくても良く、それらの一部が屈曲していてもよい。 In the active area ACT, the liquid crystal display panel LPN includes n gate lines G (G1 to Gn), n auxiliary capacitance lines C (C1 to Cn), m source lines S (S1 to Sm), and the like. ing. For example, the gate line G and the auxiliary capacitance line C extend substantially linearly along the first direction X. These gate lines G and storage capacitor lines C are alternately arranged in parallel in the second direction Y that intersects the first direction X. Here, the first direction X and the second direction Y are substantially orthogonal to each other. The source line S intersects with the gate line G and the auxiliary capacitance line C. The source line S extends substantially linearly along the second direction Y. Note that the gate wiring G, the auxiliary capacitance line C, and the source wiring S do not necessarily extend linearly, and some of them may be bent.
各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。これらのゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。
Each gate line G is drawn outside the active area ACT and connected to the gate driver GD. Each source line S is drawn outside the active area ACT and connected to the source driver SD. At least a part of the gate driver GD and the source driver SD is formed on, for example, the array substrate AR, and is connected to the
各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。補助容量ＣＳは、例えば補助容量線Ｃと画素電極ＰＥとの間に形成される。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。 Each pixel PX includes a switching element SW, a pixel electrode PE, a common electrode CE, and the like. The auxiliary capacitance CS is formed between the auxiliary capacitance line C and the pixel electrode PE, for example. The auxiliary capacitance line C is electrically connected to a voltage application unit VCS to which an auxiliary capacitance voltage is applied.
なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥの少なくとも一部が対向基板ＣＴに形成された構成であり、これらの画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面あるいは基板主面に対してわずかに傾いた斜め電界（あるいは、基板主面にほぼ平行な横電界）である。 In the present embodiment, the liquid crystal display panel LPN has a configuration in which the pixel electrode PE is formed on the array substrate AR while at least a part of the common electrode CE is formed on the counter substrate CT. The liquid crystal molecules in the liquid crystal layer LQ are switched mainly using an electric field formed between the PE and the common electrode CE. The electric field formed between the pixel electrode PE and the common electrode CE is an oblique electric field (or slightly inclined with respect to the XY plane or the substrate main surface defined by the first direction X and the second direction Y) (or , A transverse electric field substantially parallel to the main surface of the substrate).
スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。このスイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。このようなスイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子ＳＷの半導体層は、例えば、ポリシリコンによって形成されているが、アモルファスシリコンによって形成されていても良い。 The switching element SW is constituted by, for example, an n-channel thin film transistor (TFT). The switching element SW is electrically connected to the gate line G and the source line S. Such a switching element SW may be either a top gate type or a bottom gate type. In addition, the semiconductor layer of the switching element SW is formed of, for example, polysilicon, but may be formed of amorphous silicon.
画素電極ＰＥは、各画素ＰＸに配置され、スイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。このような画素電極ＰＥ及び共通電極ＣＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されているが、アルミニウムなどの他の金属材料によって形成されても良い。 The pixel electrode PE is disposed in each pixel PX and is electrically connected to the switching element SW. The common electrode CE is disposed in common to the pixel electrodes PE of the plurality of pixels PX via the liquid crystal layer LQ. The pixel electrode PE and the common electrode CE are formed of a light-transmitting conductive material such as indium tin oxide (ITO) or indium zinc oxide (IZO). You may form with another metal material.
アレイ基板ＡＲは、共通電極ＣＥに電圧を印加するための給電部ＶＳを備えている。この給電部ＶＳは、例えば、アクティブエリアＡＣＴの外側に形成されている。共通電極ＣＥは、アクティブエリアＡＣＴの外側に引き出され、図示しない導電部材を介して、給電部ＶＳと電気的に接続されている。 The array substrate AR includes a power feeding unit VS for applying a voltage to the common electrode CE. For example, the power supply unit VS is formed outside the active area ACT. The common electrode CE is drawn out of the active area ACT and is electrically connected to the power supply unit VS via a conductive member (not shown).
図２は、図１に示した液晶表示パネルＬＰＮを対向基板側から見たときの一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。 FIG. 2 is a plan view schematically showing a structural example of one pixel PX when the liquid crystal display panel LPN shown in FIG. 1 is viewed from the counter substrate side. Here, a plan view in the XY plane is shown.
図示した画素ＰＸは、破線で示したように、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも短い長方形状である。ゲート配線Ｇ１及びゲート配線Ｇ２は、第１方向Ｘに沿って延びている。補助容量線Ｃ１は、隣接するゲート配線Ｇ１とゲート配線Ｇ２との間に配置され、第１方向Ｘに沿って延びている。ソース配線Ｓ１及びソース配線Ｓ２は、第２方向Ｙに沿って延びている。画素電極ＰＥは、隣接するソース配線Ｓ１とソース配線Ｓ２との間に配置されている。また、画素電極ＰＥは、ゲート配線Ｇ１とゲート配線Ｇ２との間に位置している。 The illustrated pixel PX has a rectangular shape whose length along the first direction X is shorter than the length along the second direction Y, as indicated by a broken line. The gate line G1 and the gate line G2 extend along the first direction X. The storage capacitor line C1 is disposed between the adjacent gate line G1 and the gate line G2, and extends along the first direction X. The source line S1 and the source line S2 extend along the second direction Y. The pixel electrode PE is disposed between the adjacent source line S1 and source line S2. Further, the pixel electrode PE is located between the gate line G1 and the gate line G2.
図示した例では、画素ＰＸにおいて、ソース配線Ｓ１は左側端部に配置され、ソース配線Ｓ２は右側端部に配置されている。厳密には、ソース配線Ｓ１は当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、ソース配線Ｓ２は当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。また、画素ＰＸにおいて、ゲート配線Ｇ１は上側端部に配置され、ゲート配線Ｇ２は下側端部に配置されている。厳密には、ゲート配線Ｇ１は当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、ゲート配線Ｇ２は当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。ゲート配線Ｇ１、Ｇ２は、ソース配線Ｓ１、Ｓ２と交差する位置において第１方向Ｘに延びた２本の配線に分岐している。 In the illustrated example, in the pixel PX, the source line S1 is disposed at the left end, and the source line S2 is disposed at the right end. Strictly speaking, the source line S1 is disposed across the boundary between the pixel PX and the pixel adjacent to the left side, and the source line S2 is disposed over the boundary between the pixel PX and the pixel adjacent to the right side. Yes. In the pixel PX, the gate line G1 is disposed at the upper end, and the gate line G2 is disposed at the lower end. Strictly speaking, the gate line G1 is disposed over the boundary between the pixel PX and the adjacent pixel on the upper side, and the gate line G2 is disposed over the boundary between the pixel PX and the adjacent pixel on the lower side. ing. The gate lines G1 and G2 are branched into two lines extending in the first direction X at positions that intersect the source lines S1 and S2.
画素電極ＰＥは、互いに電気的に接続された主画素電極ＰＡ及びコンタクト部ＰＣを備えている。主画素電極ＰＡは、コンタクト部ＰＣから画素ＰＸの上側端部付近及び下側端部付近まで第２方向Ｙに沿って直線的に延びている。主画素電極ＰＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。コンタクト部ＰＣは、補助容量線Ｃ１と重なる領域に位置し、コンタクトホールＣＨを介してスイッチング素子ＳＷと電気的に接続されている。コンタクト部ＰＣは、第１方向Ｘにおいて主画素電極ＰＡよりも幅広に形成されている。コンタクト部ＰＣの第１方向Ｘ及び第２方向Ｙにおける幅は、コンタクトホールＣＨにより画素電極ＰＥとスイッチング素子とを接続するために必要な最小限の寸法があればよい。 The pixel electrode PE includes a main pixel electrode PA and a contact portion PC that are electrically connected to each other. The main pixel electrode PA extends linearly along the second direction Y from the contact portion PC to the vicinity of the upper end portion and the vicinity of the lower end portion of the pixel PX. The main pixel electrode PA is formed in a strip shape having substantially the same width along the first direction X. The contact portion PC is located in a region overlapping with the auxiliary capacitance line C1, and is electrically connected to the switching element SW via the contact hole CH. The contact portion PC is formed wider than the main pixel electrode PA in the first direction X. The width of the contact portion PC in the first direction X and the second direction Y only needs to be a minimum dimension necessary for connecting the pixel electrode PE and the switching element by the contact hole CH.
画素電極ＰＥは、ソース配線Ｓ１とソース配線Ｓ２との略中間の位置、つまり、画素ＰＸの中央に配置されている。ソース配線Ｓ１と画素電極ＰＥとの第１方向Ｘに沿った間隔は、ソース配線Ｓ２と画素電極ＰＥとの第１方向Ｘに沿った間隔と略同等である。 The pixel electrode PE is disposed at a substantially intermediate position between the source line S1 and the source line S2, that is, at the center of the pixel PX. The distance along the first direction X between the source line S1 and the pixel electrode PE is substantially the same as the distance along the first direction X between the source line S2 and the pixel electrode PE.
補助容量線Ｃ１は、第２方向Ｙにおける画素ＰＸの略中央部に配置されている。補助容量線Ｃ１は、ゲート配線Ｇ１及びゲート配線Ｇ２と略平行に延びた幹部ＳＴＭと、幹部ＳＴＭから主画素電極ＰＡに沿ってゲート配線Ｇ１及びゲート配線Ｇ２側へ延びた枝部ＢＲＣとを有している。補助容量線Ｃ１の枝部ＢＲＣは、第１方向Ｘにおける幅が主画素電極ＰＡよりも大きくなっている。 The auxiliary capacitance line C1 is disposed at a substantially central portion of the pixel PX in the second direction Y. The storage capacitor line C1 has a trunk STM extending substantially parallel to the gate wiring G1 and the gate wiring G2, and a branch BRC extending from the trunk STM along the main pixel electrode PA to the gate wiring G1 and the gate wiring G2 side. doing. The branch part BRC of the storage capacitor line C1 has a width in the first direction X larger than that of the main pixel electrode PA.
スイッチング素子ＳＷは、図示した例では、ゲート配線Ｇ２及びソース配線Ｓ１に電気的に接続している。スイッチング素子ＳＷは例えば薄膜トランジスタを含む。スイッチング素子ＳＷは、ゲート配線Ｇ２とソース配線Ｓ１との交点に設けられ、ドレイン配線ＥＤはゲート配線Ｇ２と交差してソース配線Ｓ１、補助容量線Ｃ１、及び主画素電極ＰＡに沿って延長されている。ドレイン配線ＥＤは、コンタクト部ＰＣの下層に形成されたコンタクトホールＣＨにおいて、コンタクト電極ＥＣを介して画素電極ＰＥと電気的に接続されている。コンタクト電極ＥＣはソース配線Ｓと同層に配置されている。コンタクトホールＣＨが形成された位置において補助容量線Ｃ１は開口ＯＰを有している。詳細には、ドレイン配線ＥＤはコンタクト電極ＥＣとの間の絶縁層に設けられたコンタクトホールにおいてコンタクト電極ＥＣと電気的に接続し、コンタクト電極ＥＣは画素電極ＰＥとの間に設けられた絶縁層に設けられたコンタクトホールにおいて画素電極ＰＥと電気的に接続している。ドレイン配線ＥＤの一端はゲート配線Ｇ２より下側でコンタクトホールＣＨ３においてソース配線Ｓ１と電気的に接続している。 In the illustrated example, the switching element SW is electrically connected to the gate line G2 and the source line S1. The switching element SW includes a thin film transistor, for example. The switching element SW is provided at the intersection of the gate line G2 and the source line S1, and the drain line ED extends along the source line S1, the auxiliary capacitance line C1, and the main pixel electrode PA so as to intersect the gate line G2. Yes. The drain wiring ED is electrically connected to the pixel electrode PE through the contact electrode EC in the contact hole CH formed in the lower layer of the contact portion PC. The contact electrode EC is disposed in the same layer as the source line S. The auxiliary capacitance line C1 has an opening OP at a position where the contact hole CH is formed. Specifically, the drain wiring ED is electrically connected to the contact electrode EC in a contact hole provided in the insulating layer between the contact electrode EC, and the contact electrode EC is provided in the insulating layer provided between the pixel electrode PE. Is electrically connected to the pixel electrode PE through a contact hole provided in the pixel electrode PE. One end of the drain wiring ED is electrically connected to the source wiring S1 in the contact hole CH3 below the gate wiring G2.
スイッチング素子ＳＷは、ソース配線Ｓ１及び補助容量線Ｃ１と重なる領域に設けられ、ソース配線Ｓ１及び補助容量線Ｃ１と重なる領域からほとんどはみ出すことはなく、表示に寄与する開口部の面積の低減を抑制している。 The switching element SW is provided in a region overlapping with the source line S1 and the auxiliary capacitance line C1, and hardly protrudes from the region overlapping with the source line S1 and the auxiliary capacitance line C1, thereby suppressing the reduction of the area of the opening that contributes to display. doing.
すなわち、ドレイン配線ＥＤは、ソース配線Ｓ１と接続した端からソース配線Ｓ１に沿って延びてゲート配線Ｇ２と交差し、補助容量線Ｃ１の下層へ延び、補助容量線Ｃ１の枝部ＢＲＣおよび幹部ＳＴＭと対向するように広がっている。ドレイン配線ＥＤは、例えばポリシリコンによって形成され、主画素電極ＰＡに沿って補助容量線Ｃ１の枝部ＢＲＣと対向して延びるとともに、補助容量線Ｃ１の幹部ＳＴＭと対向してソース配線Ｓ１の左右に延びている。枝部ＢＲＣと対向したドレイン配線ＥＤは、第１方向Ｘにおける幅が枝部ＢＲＣと略同一であって主画素電極ＰＡよりも大きい。補助容量線Ｃ１とドレイン配線ＥＤとが対向する領域において補助容量ＣＳが形成される。 That is, the drain wiring ED extends from the end connected to the source wiring S1 along the source wiring S1, intersects with the gate wiring G2, extends to the lower layer of the auxiliary capacitance line C1, and includes the branch BRC and the trunk STM of the auxiliary capacitance line C1. And spread to face each other. The drain wiring ED is made of, for example, polysilicon, and extends along the main pixel electrode PA so as to face the branch part BRC of the auxiliary capacitance line C1, and is opposed to the trunk STM of the auxiliary capacitance line C1 so as to It extends to. The drain wiring ED facing the branch BRC has a width in the first direction X that is substantially the same as that of the branch BRC and is larger than the main pixel electrode PA. A storage capacitor CS is formed in a region where the storage capacitor line C1 and the drain wiring ED face each other.
補助容量線Ｃ１およびドレイン配線ＥＤを主画素電極ＰＡに沿って分岐することで、補助容量線Ｃ１の枝部ＢＲＣとドレイン配線ＥＤとが対向する領域に補助容量ＣＳを形成することができるので、第１方向Ｘに延びる補助容量線Ｃ１の幹部ＳＴＭの第２方向Ｙにおける幅を小さくすることができる。このように補助容量線Ｃ１の枝部ＢＲＣ及び幹部ＳＴＭとドレイン配線ＥＤが対向する領域で十分な補助容量ＣＳを確保することができる。 Since the auxiliary capacitance line C1 and the drain wiring ED are branched along the main pixel electrode PA, the auxiliary capacitance CS can be formed in a region where the branch portion BRC of the auxiliary capacitance line C1 and the drain wiring ED face each other. The width in the second direction Y of the trunk STM of the auxiliary capacitance line C1 extending in the first direction X can be reduced. In this manner, a sufficient auxiliary capacitance CS can be secured in the region where the branch portion BRC and the trunk portion STM of the auxiliary capacitance line C1 and the drain wiring ED face each other.
上記のように、本実施形態では、補助容量線Ｃ１の枝部ＢＲＣは主画素電極ＰＡに沿って分岐しているため、補助容量線Ｃ１の幹部ＳＴＭの第２方向Ｙにおける幅は、コンタクトホールＣＨを設けるために必要な最小の幅とすればよく、コンタクト部ＰＣの第２方向Ｙにおける幅も小さくすることができ、この幅を小さくできた分だけ、主画素電極ＰＡの第２方向Ｙにおける幅（主画素電極長）Ｄ１を大きくすることができる。 As described above, in the present embodiment, the branch portion BRC of the auxiliary capacitance line C1 branches along the main pixel electrode PA. Therefore, the width of the main portion STM of the auxiliary capacitance line C1 in the second direction Y is the contact hole. The minimum width required for providing CH may be set, and the width of the contact portion PC in the second direction Y can be reduced. The amount of the reduced width can be reduced by the second direction Y of the main pixel electrode PA. The width (main pixel electrode length) D1 can be increased.
共通電極ＣＥは、主共通電極ＣＡと副共通電極ＣＢとを備えている。これらの主共通電極ＣＡ及び副共通電極ＣＢは、一体的あるいは連続的に形成されている。主共通電極ＣＡは、Ｘ−Ｙ平面内において、主画素電極ＰＡを挟んだ両側で主画素電極ＰＡと略平行な第２方向Ｙに沿って直線的に延びている。あるいは、主共通電極ＣＡは、ソース配線Ｓとそれぞれ対向するとともに主画素電極ＰＡと略平行に延びている。このような主共通電極ＣＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。 The common electrode CE includes a main common electrode CA and a sub-common electrode CB. The main common electrode CA and the sub-common electrode CB are formed integrally or continuously. The main common electrode CA extends linearly along a second direction Y substantially parallel to the main pixel electrode PA on both sides of the main pixel electrode PA in the XY plane. Alternatively, the main common electrode CA is opposed to the source line S and extends substantially parallel to the main pixel electrode PA. The main common electrode CA is formed in a strip shape having substantially the same width along the first direction X.
図示した例では、主共通電極ＣＡは、第１方向Ｘに沿って２本平行に並んでおり、画素ＰＸの左右両端部にそれぞれ配置されている。以下では、これらの主共通電極ＣＡを区別するために、図中の左側の主共通電極をＣＡＬと称し、図中の右側の主共通電極をＣＡＲと称する。主共通電極ＣＡＬはソース配線Ｓ１と対向し、主共通電極ＣＡＲはソース配線Ｓ２と対向している。第１方向Ｘにおける主共通電極ＣＡＬの幅はソース配線Ｓ１の幅よりも大きく、第１方向Ｘにおける主共通電極ＣＡＲの幅はソース配線Ｓ２の幅よりも大きい。主共通電極ＣＡＬ及び主共通電極ＣＡＲは、アクティブエリア内あるいはアクティブエリア外において互いに電気的に接続されている。 In the illustrated example, two main common electrodes CA are arranged in parallel along the first direction X, and are disposed at both left and right ends of the pixel PX, respectively. Hereinafter, in order to distinguish these main common electrodes CA, the left main common electrode in the figure is referred to as CAL, and the right main common electrode in the figure is referred to as CAR. The main common electrode CAL faces the source line S1, and the main common electrode CAR faces the source line S2. The width of the main common electrode CAL in the first direction X is larger than the width of the source line S1, and the width of the main common electrode CAR in the first direction X is larger than the width of the source line S2. The main common electrode CAL and the main common electrode CAR are electrically connected to each other inside or outside the active area.
画素ＰＸにおいて、主共通電極ＣＡＬは左側端部に配置され、主共通電極ＣＡＲは右側端部に配置されている。厳密には、主共通電極ＣＡＬは当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、主共通電極ＣＡＲは当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。 In the pixel PX, the main common electrode CAL is disposed at the left end, and the main common electrode CAR is disposed at the right end. Strictly speaking, the main common electrode CAL is disposed over the boundary between the pixel PX and the pixel adjacent to the left side thereof, and the main common electrode CAR is disposed over the boundary between the pixel PX and the pixel adjacent to the right side thereof. Has been.
副共通電極ＣＢは、ゲート配線Ｇの各々と対向している。副共通電極ＣＢは第１方向Ｘに沿って２本平行に並んでおり、以下では、これらを区別するために、図中の上側の副共通電極をＣＢＵと称し、図中の下側の副共通電極をＣＢＢと称する。副共通電極ＣＢＵは、画素ＰＸの上側端部に配置され、ゲート配線Ｇ１と対向している。つまり、副共通電極ＣＢＵは、当該画素ＰＸとその上側に隣接する画素との境界に跨って配置されている。また、副共通電極ＣＢＢは、画素ＰＸの下側端部に配置され、ゲート配線Ｇ２と対向している。つまり、副共通電極ＣＢＢは、当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。 The sub-common electrode CB is opposed to each of the gate lines G. The two sub-common electrodes CB are arranged in parallel along the first direction X. In the following, in order to distinguish these, the upper sub-common electrode in the figure is referred to as CBU, and the lower sub-electrode in the figure is referred to as CBU. The common electrode is referred to as CBB. The sub-common electrode CBU is disposed at the upper end portion of the pixel PX and faces the gate line G1. That is, the sub-common electrode CBU is disposed across the boundary between the pixel PX and the adjacent pixel on the upper side. The sub-common electrode CBB is disposed at the lower end of the pixel PX and faces the gate line G2. That is, the sub-common electrode CBB is disposed across the boundary between the pixel PX and the pixel adjacent below the pixel PX.
画素電極ＰＥと主共通電極ＣＡとの位置関係に着目すると、画素電極ＰＥと主共通電極ＣＡとは、第１方向Ｘに沿って交互に配置されている。これらの画素電極ＰＥと主共通電極ＣＡとは、互いに略平行に配置されている。このとき、Ｘ−Ｙ平面内において、主共通電極ＣＡのいずれも画素電極ＰＥとは重ならない。 Focusing on the positional relationship between the pixel electrode PE and the main common electrode CA, the pixel electrode PE and the main common electrode CA are alternately arranged along the first direction X. The pixel electrode PE and the main common electrode CA are arranged substantially parallel to each other. At this time, none of the main common electrodes CA overlaps the pixel electrode PE in the XY plane.
すなわち、隣接する主共通電極ＣＡＬ及び主共通電極ＣＡＲの間には、１本の画素電極ＰＥが位置している。換言すると、主共通電極ＣＡＬ及び主共通電極ＣＡＲは、画素電極ＰＥの直上の位置を挟んだ両側に配置されている。あるいは、画素電極ＰＥは、主共通電極ＣＡＬと主共通電極ＣＡＲとの間に配置されている。このため、主共通電極ＣＡＬ、主画素電極ＰＡ、及び、主共通電極ＣＡＲは、第１方向Ｘに沿ってこの順に配置されている。 That is, one pixel electrode PE is located between the adjacent main common electrode CAL and main common electrode CAR. In other words, the main common electrode CAL and the main common electrode CAR are arranged on both sides of the position immediately above the pixel electrode PE. Alternatively, the pixel electrode PE is disposed between the main common electrode CAL and the main common electrode CAR. For this reason, the main common electrode CAL, the main pixel electrode PA, and the main common electrode CAR are arranged in this order along the first direction X.
これらの画素電極ＰＥと共通電極ＣＥとの第１方向Ｘに沿った間隔は略一定である。すなわち、主共通電極ＣＡＬと主画素電極ＰＡとの第１方向Ｘに沿った間隔は、主共通電極ＣＡＲと主画素電極ＰＡとの第１方向Ｘに沿った間隔と略同等である。 The spacing along the first direction X between the pixel electrode PE and the common electrode CE is substantially constant. That is, the interval along the first direction X between the main common electrode CAL and the main pixel electrode PA is substantially the same as the interval along the first direction X between the main common electrode CAR and the main pixel electrode PA.
図３は、図２に示した液晶表示パネルＬＰＮをＩＩＩ−ＩＩＩ線で切断したときの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な箇所のみを図示している。 FIG. 3 is a cross-sectional view schematically showing a cross-sectional structure when the liquid crystal display panel LPN shown in FIG. 2 is cut along the line III-III. Here, only parts necessary for the description are shown.
液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライト４が配置されている。バックライト４としては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。
A
アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。ドレイン配線ＥＤは、第１絶縁基板１０上に形成され、第１層間絶縁膜１１によって覆われている。補助容量線Ｃ１は、第１層間絶縁膜１１上に形成され、第２層間絶縁膜１２によって覆われている。ドレイン配線ＥＤと補助容量線Ｃ１の枝部ＢＲＣとは第１方向Ｘにおける幅が略同一であって、第１層間絶縁膜１１を介して対向している。ソース配線Ｓは、第２層間絶縁膜１２上に形成され、第３層間絶縁膜１３によって覆われている。なお、図示しないゲート配線は、例えば、補助容量線Ｃ１と同層に配置されている。画素電極ＰＥは、第３層間絶縁膜１３上に形成されている。画素電極ＰＥは、隣接するソース配線Ｓのそれぞれの直上の位置よりもそれらの内側に位置している。
The array substrate AR is formed using a first insulating
第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第１配向膜ＡＬ１は、画素電極ＰＥなどを覆っており、第２層間絶縁膜１２の上にも配置されている。このような第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。
The first alignment film AL1 is disposed on the surface of the array substrate AR that faces the counter substrate CT, and extends over substantially the entire active area ACT. The first alignment film AL1 covers the pixel electrode PE and the like, and is also disposed on the second
なお、アレイ基板ＡＲは、さらに、共通電極ＣＥの一部を備えていても良い。本実施形態では、第３層間絶縁膜１３上に、ゲート配線Ｇと対向するように共通電極ＣＥの一部である第１シールドＳＬ１が配置され、ソース配線Ｓと対向する（あるいは主共通電極ＣＡと対向する）ように共通電極ＣＥの一部である第２シールド（第２共通電極）ＳＬ２が配置されている。
The array substrate AR may further include a part of the common electrode CE. In the present embodiment, a first shield SL1 that is a part of the common electrode CE is disposed on the third
第１シールドＳＬ１は、主共通電極ＣＡと交差する方向に延び、しかも、主共通電極ＣＡと同電位である。このような第１シールドＳＬ１を設けたことにより、ゲート配線Ｇや補助容量線Ｃからの不所望な電界をシールドすることが可能である。第２シールドＳＬ２は、主共通電極ＣＡと略平行に延び、しかも、主共通電極ＣＡと同電位である。このような第２シールドＳＬ２を設けることにより、ソース配線Ｓからの不所望な電界をシールドすることが可能である。第１シールドＳＬ１や第２シールドＳＬ２を備えた構成によれば、更なる表示品位の劣化を抑制することが可能となる。 The first shield SL1 extends in a direction intersecting with the main common electrode CA and has the same potential as the main common electrode CA. By providing such a first shield SL1, it is possible to shield an undesired electric field from the gate line G and the auxiliary capacitance line C. The second shield SL2 extends substantially parallel to the main common electrode CA and has the same potential as the main common electrode CA. By providing such a second shield SL2, it is possible to shield an undesired electric field from the source line S. According to the configuration including the first shield SL1 and the second shield SL2, it is possible to suppress further deterioration in display quality.
対向基板ＣＴは、光透過性を有する第２絶縁基板２０を用いて形成されている。この対向基板ＣＴは、ブラックマトリクスＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、共通電極ＣＥ、第２配向膜ＡＬ２などを備えている。
The counter substrate CT is formed by using a second insulating
ブラックマトリクスＢＭは、各画素ＰＸを区画し、画素電極ＰＥと対向する開口部ＡＰを形成する。すなわち、ブラックマトリクスＢＭは、ソース配線Ｓ、ゲート配線、補助容量線、スイッチング素子などの配線部に対向するように配置されている。ここでは、ブラックマトリクスＢＭは、第２方向Ｙに沿って延びた部分のみが図示されているが、第１方向Ｘに沿って延びた部分を備えていても良い。このブラックマトリクスＢＭは、第２絶縁基板２０のアレイ基板ＡＲに対向する内面２０Ａに配置されている。
The black matrix BM partitions each pixel PX and forms an opening AP that faces the pixel electrode PE. That is, the black matrix BM is disposed so as to face the wiring portions such as the source wiring S, the gate wiring, the auxiliary capacitance line, and the switching element. Here, only the portion extending along the second direction Y is illustrated in the black matrix BM, but the black matrix BM may include a portion extending along the first direction X. The black matrix BM is disposed on the inner surface 20A of the second insulating
カラーフィルタＣＦは、各画素ＰＸに対応して配置されている。すなわち、カラーフィルタＣＦは、第２絶縁基板２０の内面２０Ａにおける開口部ＡＰに配置されるとともに、その一部がブラックマトリクスＢＭに乗り上げている。第１方向Ｘに隣接する画素ＰＸにそれぞれ配置されたカラーフィルタＣＦは、互いに色が異なる。例えば、カラーフィルタＣＦは、赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。赤色に着色された樹脂材料からなる赤色カラーフィルタＣＦＲは、赤色画素に対応して配置されている。青色に着色された樹脂材料からなる青色カラーフィルタＣＦＢは、青色画素に対応して配置されている。緑色に着色された樹脂材料からなる緑色カラーフィルタＣＦＧは、緑色画素に対応して配置されている。これらのカラーフィルタＣＦ同士の境界は、ブラックマトリクスＢＭと重なる位置にある。
The color filter CF is arranged corresponding to each pixel PX. That is, the color filter CF is disposed in the opening AP in the inner surface 20A of the second insulating
オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。このオーバーコート層ＯＣは、カラーフィルタＣＦの表面の凹凸の影響を緩和する。 The overcoat layer OC covers the color filter CF. This overcoat layer OC alleviates the influence of irregularities on the surface of the color filter CF.
共通電極ＣＥは、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成されている。共通電極ＣＥと画素電極ＰＥとの第３方向Ｚに沿った間隔は略一定である。第３方向Ｚとは、第１方向Ｘ及び第２方向Ｙに直交する方向、あるいは、液晶表示パネルＬＰＮの法線方向である。 The common electrode CE is formed on the side of the overcoat layer OC that faces the array substrate AR. The interval along the third direction Z between the common electrode CE and the pixel electrode PE is substantially constant. The third direction Z is a direction orthogonal to the first direction X and the second direction Y, or a normal direction of the liquid crystal display panel LPN.
第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第２配向膜ＡＬ２は、共通電極ＣＥ及びオーバーコート層ＯＣなどを覆っている。このような第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。 The second alignment film AL2 is disposed on the surface of the counter substrate CT facing the array substrate AR, and extends over substantially the entire active area ACT. The second alignment film AL2 covers the common electrode CE, the overcoat layer OC, and the like. Such a second alignment film AL2 is formed of a material exhibiting horizontal alignment.
これらの第１配向膜ＡＬ１及び第２配向膜ＡＬ２には、液晶層ＬＱの液晶分子を初期配向させるための配向処理（例えば、ラビング処理や光配向処理）がなされている。第１配向膜ＡＬ１が液晶分子を初期配向させる第１配向処理方向ＰＤ１、及び、第２配向膜ＡＬ２が液晶分子を初期配向させる第２配向処理方向ＰＤ２は、互いに平行であって、互いに逆向きあるいは同じ向きである。例えば、これらの第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、図２に示したように、第２方向Ｙと略平行であって、同じ向きである。 The first alignment film AL1 and the second alignment film AL2 are subjected to alignment treatment (for example, rubbing treatment or photo-alignment treatment) for initial alignment of the liquid crystal molecules of the liquid crystal layer LQ. The first alignment treatment direction PD1 in which the first alignment film AL1 initially aligns liquid crystal molecules and the second alignment treatment direction PD2 in which the second alignment film AL2 initially aligns liquid crystal molecules are parallel to each other and opposite to each other. Or the same direction. For example, the first alignment processing direction PD1 and the second alignment processing direction PD2 are substantially parallel to the second direction Y as shown in FIG.
上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサが配置され、これにより、所定のセルギャップ、例えば２〜７μｍのセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で、アクティブエリアＡＣＴの外側のシール材ＳＢによって貼り合わせられている。 The array substrate AR and the counter substrate CT as described above are arranged so that the first alignment film AL1 and the second alignment film AL2 face each other. At this time, between the first alignment film AL1 of the array substrate AR and the second alignment film AL2 of the counter substrate CT, for example, a columnar spacer integrally formed on one substrate by a resin material is disposed. As a result, a predetermined cell gap, for example, a cell gap of 2 to 7 μm is formed. The array substrate AR and the counter substrate CT are bonded to each other by a sealing material SB outside the active area ACT in a state where a predetermined cell gap is formed.
液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。このような液晶層ＬＱは、例えば、誘電率異方性が正（ポジ型）の液晶材料によって構成されている。 The liquid crystal layer LQ is held in a cell gap formed between the array substrate AR and the counter substrate CT, and is disposed between the first alignment film AL1 and the second alignment film AL2. Such a liquid crystal layer LQ is made of, for example, a liquid crystal material having a positive dielectric anisotropy (positive type).
アレイ基板ＡＲの外面、つまり、アレイ基板ＡＲを構成する第１絶縁基板１０の外面１０Ｂには、第１光学素子ＯＤ１が接着剤などにより貼付されている。この第１光学素子ＯＤ１は、液晶表示パネルＬＰＮのバックライト４と対向する側に位置しており、バックライト４から液晶表示パネルＬＰＮに入射する入射光の偏光状態を制御する。この第１光学素子ＯＤ１は、第１偏光軸（あるいは第１吸収軸）ＡＸ１を有する第１偏光板ＰＬ１を含んでいる。
The first optical element OD1 is attached to the outer surface of the array substrate AR, that is, the outer surface 10B of the first insulating
対向基板ＣＴの外面、つまり、対向基板ＣＴを構成する第２絶縁基板２０の外面２０Ｂには、第２光学素子ＯＤ２が接着剤などにより貼付されている。この第２光学素子ＯＤ２は、液晶表示パネルＬＰＮの表示面側に位置しており、液晶表示パネルＬＰＮから出射した出射光の偏光状態を制御する。この第２光学素子ＯＤ２は、第２偏光軸（あるいは第２吸収軸）ＡＸ２を有する第２偏光板ＰＬ２を含んでいる。
The second optical element OD2 is attached to the outer surface of the counter substrate CT, that is, the outer surface 20B of the second insulating
第１偏光板ＰＬ１の第１偏光軸ＡＸ１と、第２偏光板ＰＬ２の第２偏光軸ＡＸ２とは、例えば、直交する位置関係（クロスニコル）にある。このとき、一方の偏光板は、例えば、その偏光軸が液晶分子の初期配向方向つまり第１配向処理方向ＰＤ１あるいは第２配向処理方向ＰＤ２と平行または直交するように配置されている。初期配向方向が第２方向Ｙと平行である場合、一方の偏光板の偏光軸は、第２方向Ｘと平行、あるいは、第１方向Ｘと平行である。 The first polarizing axis AX1 of the first polarizing plate PL1 and the second polarizing axis AX2 of the second polarizing plate PL2 are, for example, in an orthogonal positional relationship (crossed Nicols). At this time, for example, one polarizing plate is arranged so that the polarization axis thereof is parallel or orthogonal to the initial alignment direction of the liquid crystal molecules, that is, the first alignment processing direction PD1 or the second alignment processing direction PD2. When the initial alignment direction is parallel to the second direction Y, the polarization axis of one polarizing plate is parallel to the second direction X or parallel to the first direction X.
図２において、（ａ）で示した例では、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が液晶分子ＬＭの初期配向方向（第２方向Ｙ）に対して直交する（つまり、第１方向Ｘに平行となる）ように配置され、また、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が液晶分子ＬＭの初期配向方向に対して平行となる（つまり、第２方向Ｙと平行となる）ように配置されている。 In the example shown in FIG. 2A, the first polarizing plate PL1 has the first polarizing axis AX1 orthogonal to the initial alignment direction (second direction Y) of the liquid crystal molecules LM (that is, the first polarizing plate PL1). The second polarizing plate PL2 has a second polarizing axis AX2 that is parallel to the initial alignment direction of the liquid crystal molecules LM (that is, parallel to the second direction Y). Is arranged).
また、図２において、（ｂ）で示した例では、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が液晶分子ＬＭの初期配向方向（第２方向Ｙ）に対して直交する（つまり、第１方向Ｘに平行となる）ように配置され、また、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が液晶分子ＬＭの初期配向方向に対して平行となる（つまり、第２方向Ｙと平行となる）ように配置されている。 In the example shown in FIG. 2B, the second polarizing plate PL2 has the second polarizing axis AX2 orthogonal to the initial alignment direction (second direction Y) of the liquid crystal molecules LM (that is, The first polarizing plate PL1 has a first polarizing axis AX1 that is parallel to the initial alignment direction of the liquid crystal molecules LM (that is, the second direction Y). In parallel).
次に、上記構成の液晶表示パネルＬＰＮの動作について、図２及び図３を参照しながら説明する。 Next, the operation of the liquid crystal display panel LPN configured as described above will be described with reference to FIGS.
すなわち、液晶層ＬＱに電圧が印加されていない状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電位差（あるいは電界）が形成されていない状態（ＯＦＦ時）には、液晶層ＬＱの液晶分子ＬＭは、その長軸が第１配向膜ＡＬ１の第１配向処理方向ＰＤ１及び第２配向膜ＡＬ２の第２配向処理方向ＰＤ２を向くように配向している。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向が初期配向方向に相当する。 That is, in a state where no voltage is applied to the liquid crystal layer LQ, that is, in a state where no potential difference (or electric field) is formed between the pixel electrode PE and the common electrode CE (when OFF), the liquid crystal of the liquid crystal layer LQ The molecules LM are aligned such that their major axes are directed to the first alignment processing direction PD1 of the first alignment film AL1 and the second alignment processing direction PD2 of the second alignment film AL2. Such OFF time corresponds to the initial alignment state, and the alignment direction of the liquid crystal molecules LM at the OFF time corresponds to the initial alignment direction.
なお、厳密には、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、ここでの液晶分子ＬＭの初期配向方向とは、ＯＦＦ時の液晶分子ＬＭの長軸をＸ−Ｙ平面に正射影した方向である。以下では、説明を簡略にするために、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているものとし、Ｘ−Ｙ平面と平行な面内で回転するものとして説明する。 Strictly speaking, the liquid crystal molecules LM are not always aligned parallel to the XY plane, and are often pretilted. For this reason, the initial alignment direction of the liquid crystal molecules LM here is a direction obtained by orthogonally projecting the major axis of the liquid crystal molecules LM at the time of OFF to the XY plane. Hereinafter, in order to simplify the description, it is assumed that the liquid crystal molecules LM are aligned in parallel to the XY plane and rotate in a plane parallel to the XY plane.
ここでは、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、ともに第２方向Ｙと略平行な方向である。ＯＦＦ時においては、液晶分子ＬＭは、図２に破線で示したように、その長軸が第２方向Ｙと略平行な方向に初期配向する。つまり、液晶分子ＬＭの初期配向方向は、第２方向Ｙと平行（あるいは、第２方向Ｙに対して０°）である。 Here, the first alignment treatment direction PD1 and the second alignment treatment direction PD2 are both substantially parallel to the second direction Y. At the OFF time, the liquid crystal molecules LM are initially aligned in the direction in which the major axis is substantially parallel to the second direction Y, as indicated by a broken line in FIG. That is, the initial alignment direction of the liquid crystal molecules LM is parallel to the second direction Y (or 0 ° with respect to the second direction Y).
図示した例のように、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が平行且つ同じ向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、液晶層ＬＱの中間部付近で略水平（プレチルト角が略ゼロ）に配向し、ここを境界として第１配向膜ＡＬ１の近傍及び第２配向膜ＡＬ２の近傍において対称となるようなプレチルト角を持って配向する（スプレイ配向）。 As in the illustrated example, when the first alignment processing direction PD1 and the second alignment processing direction PD2 are parallel and in the same direction, in the cross section of the liquid crystal layer LQ, the liquid crystal molecules LM are substantially near the middle portion of the liquid crystal layer LQ. Alignment is performed horizontally (pretilt angle is substantially zero), and is aligned with a pretilt angle that is symmetrical in the vicinity of the first alignment film AL1 and in the vicinity of the second alignment film AL2 (spray alignment).
ここで、第１配向膜ＡＬ１を第１配向処理方向ＰＤ１に配向処理した結果、第１配向膜ＡＬ１の近傍における液晶分子ＬＭは第１配向処理方向ＰＤ１に初期配向され、第２配向膜ＡＬ２を第２配向処理方向ＰＤ２に配向処理した結果、第２配向膜ＡＬ２の近傍における液晶分子ＬＭは第２配向処理方向ＰＤ１に初期配向される。そして、第１配向処理方向ＰＤ１と第２配向処理方向ＰＤ２は互いに平行で且つ同じ向きである場合には、上述のように液晶分子ＬＭはスプレイ配向になり、上記したように液晶層ＬＱの中間部を境界として、アレイ基板ＡＲ上の第１配向膜ＡＬ１の近傍での液晶分子ＬＭの配向と対向基板ＣＴ上の第２配向膜ＡＬ２の近傍での液晶分子ＬＭの配向は、上下で対称となる。このため、基板の法線方向から傾いた方向においても光学的に補償される。したがって、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行、且つ、同じ向きである場合には、黒表示の場合に光漏れが少なく、高コントラスト比を実現することができ、表示品位を向上することが可能となる。 Here, as a result of the alignment processing of the first alignment film AL1 in the first alignment processing direction PD1, the liquid crystal molecules LM in the vicinity of the first alignment film AL1 are initially aligned in the first alignment processing direction PD1, and the second alignment film AL2 is formed. As a result of the alignment processing in the second alignment processing direction PD2, the liquid crystal molecules LM in the vicinity of the second alignment film AL2 are initially aligned in the second alignment processing direction PD1. When the first alignment treatment direction PD1 and the second alignment treatment direction PD2 are parallel to each other and in the same direction, the liquid crystal molecules LM are in the splay alignment as described above, and as described above, the intermediate between the liquid crystal layers LQ. The alignment of the liquid crystal molecules LM in the vicinity of the first alignment film AL1 on the array substrate AR and the alignment of the liquid crystal molecules LM in the vicinity of the second alignment film AL2 on the counter substrate CT are symmetrical in the vertical direction with the portion as a boundary. Become. For this reason, optical compensation is also made in a direction inclined from the normal direction of the substrate. Therefore, when the first alignment processing direction PD1 and the second alignment processing direction PD2 are parallel to each other and in the same direction, light leakage is small in the case of black display, and a high contrast ratio can be realized. It becomes possible to improve the quality.
なお、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行且つ逆向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、第１配向膜ＡＬ１の近傍、第２配向膜ＡＬ２の近傍、及び、液晶層ＬＱの中間部において略均一なプレチルト角を持って配向する（ホモジニアス配向）。 When the first alignment treatment direction PD1 and the second alignment treatment direction PD2 are parallel and opposite to each other, the liquid crystal molecules LM are in the vicinity of the first alignment film AL1, in the second alignment film AL2 in the cross section of the liquid crystal layer LQ. And in the middle part of the liquid crystal layer LQ with a substantially uniform pretilt angle (homogeneous alignment).
バックライト４からのバックライト光は、その一部が第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光の偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態によって異なる。ＯＦＦ時においては、液晶層ＬＱを通過した光は、第２偏光板ＰＬ２によって吸収される（黒表示）。
Part of the backlight light from the
一方、液晶層ＬＱに電圧が印加された状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電位差（あるいは電界）が形成された状態（ＯＮ時）では、画素電極ＰＥと共通電極ＣＥとの間に基板と略平行な横電界（あるいは斜め電界）が形成される。液晶分子ＬＭは、電界の影響を受け、その長軸が図中の実線で示したようにＸ−Ｙ平面と略平行な平面内で回転する。 On the other hand, in a state where a voltage is applied to the liquid crystal layer LQ, that is, in a state where a potential difference (or an electric field) is formed between the pixel electrode PE and the common electrode CE (when ON), the pixel electrode PE and the common electrode CE A lateral electric field (or oblique electric field) substantially parallel to the substrate is formed between the two. The liquid crystal molecules LM are affected by the electric field and rotate in a plane whose major axis is substantially parallel to the XY plane as indicated by the solid line in the figure.
図２に示した例では、画素電極ＰＥと主共通電極ＣＡＬとの間の領域内の液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し図中の左下を向くように配向する。画素電極ＰＥと主共通電極ＣＡＲとの間の領域内の液晶分子ＬＭは、第２方向Ｙに対して反時計回りに回転し図中の右下を向くように配向する。 In the example shown in FIG. 2, the liquid crystal molecules LM in the region between the pixel electrode PE and the main common electrode CAL are rotated clockwise with respect to the second direction Y and oriented so as to face the lower left in the drawing. . The liquid crystal molecules LM in the region between the pixel electrode PE and the main common electrode CAR are aligned so as to rotate counterclockwise with respect to the second direction Y and to face the lower right in the drawing.
このように、各画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態では、液晶分子ＬＭの配向方向は、画素電極ＰＥと重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素ＰＸには、複数のドメインが形成される。 Thus, in each pixel PX, in a state where an electric field is formed between the pixel electrode PE and the common electrode CE, the alignment direction of the liquid crystal molecules LM is divided into a plurality of directions with the position overlapping the pixel electrode PE as a boundary. , A domain is formed in each orientation direction. That is, a plurality of domains are formed in one pixel PX.
このようなＯＮ時には、バックライト４から液晶表示パネルＬＰＮに入射したバックライト光は、その一部が第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶層ＬＱに入射したバックライト光は、その偏光状態が変化する。このようなＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。
At such an ON time, part of the backlight light incident on the liquid crystal display panel LPN from the
ＯＦＦ状態では、液晶分子ＬＭは、第２方向Ｙに略平行な方向に初期配向している。画素電極ＰＥと共通電極ＣＥとの間に電位差が形成されたＯＮ状態では、液晶分子ＬＭのダイレクタ（あるいは液晶分子ＬＭの長軸方向）が、Ｘ−Ｙ平面内で、第１偏光板ＰＬ１の第１偏光軸ＡＸ１及び第２偏光板ＰＬ２の第２偏光軸ＡＸ２に対して概ね４５°ずれた状態となったときに、液晶の光学的な変調率が最も高くなる（つまり、開口部での透過率が最大となる）。 In the OFF state, the liquid crystal molecules LM are initially aligned in a direction substantially parallel to the second direction Y. In the ON state in which a potential difference is formed between the pixel electrode PE and the common electrode CE, the director of the liquid crystal molecules LM (or the major axis direction of the liquid crystal molecules LM) is within the XY plane of the first polarizing plate PL1. When the first polarization axis AX1 and the second polarization axis AX2 of the second polarizing plate PL2 are shifted from each other by approximately 45 °, the optical modulation rate of the liquid crystal becomes the highest (that is, at the opening). Transmission is maximized).
図示した例では、第１方向Ｘを０°―１８０°の方位として、ＯＮ状態となったとき、主共通電極ＣＡＬと画素電極ＰＥとの間の液晶分子ＬＭのダイレクタはＸ−Ｙ平面内で４５°−２２５°の方位と略平行となり、主共通電極ＣＡＲと画素電極ＰＥとの間の液晶分子ＬＭのダイレクタはＸ−Ｙ平面内で１３５°−３１５°の方位と略平行となり、ピーク透過率が得られる。このとき、一画素あたりの透過率分布に着目すると、画素電極ＰＥ上及び共通電極ＣＥ上においては透過率が略ゼロとなる一方で、画素電極ＰＥと共通電極ＣＥとの間の電極間隙では、略全域に亘って高い透過率が得られる。 In the illustrated example, the director of the liquid crystal molecules LM between the main common electrode CAL and the pixel electrode PE is in the XY plane when the first direction X is in the 0 ° -180 ° azimuth and the ON state is established. The director of the liquid crystal molecules LM between the main common electrode CAR and the pixel electrode PE is substantially parallel to the azimuth of 135 ° -315 ° in the XY plane, and is substantially parallel to the azimuth of 45 ° -225 °. Rate is obtained. At this time, when paying attention to the transmittance distribution per pixel, the transmittance is substantially zero on the pixel electrode PE and the common electrode CE, while in the electrode gap between the pixel electrode PE and the common electrode CE, High transmittance can be obtained over substantially the entire region.
なお、ソース配線Ｓ１の直上に位置する主共通電極ＣＡＬ及びソース配線Ｓ２の直上に位置する主共通電極ＣＡＲは、それぞれブラックマトリクスＢＭと対向しているが、これらの主共通電極ＣＡＬ及び主共通電極ＣＡＲは、ともにブラックマトリクスＢＭの第１方向Ｘに沿った幅と同等以下の幅を有しており、ブラックマトリクスＢＭと重なる位置よりも画素電極ＰＥの側に延在していない。このため、一画素あたり、表示に寄与する開口部は、ブラックマトリクスＢＭの間もしくはソース配線Ｓ１とソース配線Ｓ２との間の領域のうち、画素電極ＰＥと主共通電極ＣＡＬ及び主共通電極ＣＡＲとの間の領域に相当する。 Note that the main common electrode CAL located immediately above the source line S1 and the main common electrode CAR located directly above the source line S2 are opposed to the black matrix BM, respectively, but these main common electrode CAL and main common electrode Both the CARs have a width equal to or smaller than the width along the first direction X of the black matrix BM, and do not extend to the pixel electrode PE side from the position overlapping the black matrix BM. For this reason, the opening that contributes to display per pixel is the pixel electrode PE, the main common electrode CAL, and the main common electrode CAR in the region between the black matrix BM or between the source wiring S1 and the source wiring S2. Corresponds to the area between.
上記の液晶表示装置において、補助容量線Ｃおよびドレイン配線ＥＤは主画素電極ＰＡに沿って分岐し、補助容量線Ｃの幹部ＳＴＭの第２方向Ｙにおける幅は、コンタクトホールＣＨ１、ＣＨ２を設けるために必要な最小の幅となっている。従って、本実施形態では、画素電極ＰＥのコンタクト部ＰＣの第２方向Ｙにおける幅も小さくすることができ、主画素電極ＰＡの第２方向Ｙにおける主画素電極長Ｄ１を大きくすることができる。すなわち、本実施形態では画素ＰＸの第２方向Ｙにおける開口部の幅を大きくすることができる。 In the above liquid crystal display device, the auxiliary capacitance line C and the drain wiring ED branch along the main pixel electrode PA, and the width in the second direction Y of the trunk STM of the auxiliary capacitance line C is provided for the contact holes CH1 and CH2. The minimum width required. Therefore, in the present embodiment, the width of the contact portion PC of the pixel electrode PE in the second direction Y can be reduced, and the main pixel electrode length D1 in the second direction Y of the main pixel electrode PA can be increased. That is, in the present embodiment, the width of the opening in the second direction Y of the pixel PX can be increased.
図４は、比較例の液晶表示装置の液晶表示パネルを対向基板側から見たときの一画素ＰＸの構造例を概略的に示す平面図である。なお、以下の説明において、上述の第１実施形態と同様の構成については同一の符号を付して説明を省略する。 FIG. 4 is a plan view schematically showing a structure example of one pixel PX when the liquid crystal display panel of the liquid crystal display device of the comparative example is viewed from the counter substrate side. In the following description, the same components as those in the first embodiment described above are denoted by the same reference numerals and description thereof is omitted.
この例では、補助容量線Ｃ１は枝部ＢＲＣを備えていない。すなわち、補助容量線Ｃ１は、ゲート配線Ｇ１とゲート配線Ｇ２との間において、第１方向Ｘに延びている。 In this example, the auxiliary capacitance line C1 does not include the branch portion BRC. That is, the auxiliary capacitance line C1 extends in the first direction X between the gate line G1 and the gate line G2.
スイッチング素子ＳＷのドレイン配線ＥＤは、ゲート配線Ｇ２と交差してソース配線Ｓ１に沿って補助容量線Ｃ１の下層まで延び、補助容量線Ｃ１の下層において補助容量線Ｃ１と対向するように第１方向Ｘに広がっている。 The drain wiring ED of the switching element SW crosses the gate wiring G2 and extends to the lower layer of the auxiliary capacitance line C1 along the source wiring S1, and in the first direction so as to face the auxiliary capacitance line C1 in the lower layer of the auxiliary capacitance line C1. Spread to X.
主共通電極ＣＡは、第１方向Ｘにおける画素電極ＰＥの両脇において、第２配線Ｙと略平行に延びている。本比較例においても第１実施形態と同様に、図中の左側の主共通電極をＣＡＬと称し、図中の右側の主共通電極をＣＡＲと称する。主共通電極ＣＡＬはソース配線Ｓ１と対向し、主共通電極ＣＡＲはソース配線Ｓ２と対向している。主共通電極ＣＡの第１方向Ｘにおける幅はソース配線Ｓ１、Ｓ２の幅よりも大きい。 The main common electrode CA extends substantially parallel to the second wiring Y on both sides of the pixel electrode PE in the first direction X. Also in this comparative example, as in the first embodiment, the left main common electrode in the drawing is referred to as CAL, and the right main common electrode in the drawing is referred to as CAR. The main common electrode CAL faces the source line S1, and the main common electrode CAR faces the source line S2. The width of the main common electrode CA in the first direction X is larger than the width of the source lines S1 and S2.
図５は、図４に示した液晶表示パネルをＶ−Ｖ線で切断したときの断面構造を概略的に示す断面図である。 FIG. 5 is a cross-sectional view schematically showing a cross-sectional structure when the liquid crystal display panel shown in FIG. 4 is cut along the line VV.
本比較例のＶ−Ｖ線における断面は、主画素電極ＰＡの下層には補助容量線Ｃの枝部ＢＲＣ及びドレイン配線ＥＤが配置されていないこと以外は、図３に示す断面図と同様の構成である。 The cross section taken along the line VV in this comparative example is the same as the cross section shown in FIG. 3 except that the branch part BRC and the drain wiring ED of the auxiliary capacitance line C are not arranged below the main pixel electrode PA. It is a configuration.
ここで、主画素電極ＰＡの電極上及び近傍では横電界が十分形成されず、主画素電極ＰＡの電極上及び周囲の領域Ａでは十分な透過率を得る事ができない。したがって、ＯＮ状態でも主画素電極ＰＡの電極上及び周囲の領域Ａは暗く表示されることとなる。 Here, a sufficient lateral electric field is not formed on and in the vicinity of the main pixel electrode PA, and sufficient transmittance cannot be obtained on the electrode of the main pixel electrode PA and the surrounding area A. Therefore, even in the ON state, the area A on and around the main pixel electrode PA is displayed darkly.
そこで、本実施形態では、透過率に寄与しない主画素電極ＰＡの下層に枝部ＢＲＣ及びドレイン配線ＥＤを配置して、補助容量線Ｃの幹部ＳＴＭおよび幹部ＳＴＭに対向するドレイン配線ＥＤの第２方向Ｙにおける幅を小さくしている。このことにより、画素ＰＸの第２方向Ｙにおける開口部の幅を大きくし、十分な補助容量を維持しつつ透過率を改善している。 Therefore, in the present embodiment, the branch portion BRC and the drain wiring ED are disposed below the main pixel electrode PA that does not contribute to the transmittance, and the second portion of the drain wiring ED that faces the trunk STM and the trunk STM of the auxiliary capacitance line C. The width in the direction Y is reduced. As a result, the width of the opening in the second direction Y of the pixel PX is increased, and the transmittance is improved while maintaining a sufficient auxiliary capacity.
さらに、主画素電極ＰＡの下層に配置した枝部ＢＲＣ及びドレイン配線ＥＤは、主画素電極ＰＡの周囲の領域Ａにも延びてもよい。すなわち、第１方向Ｘにおける枝部ＢＲＣ及びドレイン配線ＥＤの幅は主画素電極ＰＡの幅と同等かあるいは上述の周囲の領域Ａ程度に大きくしてもよい。従って、本実施形態の液晶表示装置では、十分な透過率を得る事ができない主画素電極ＰＡの周囲の領域Ａを利用して容量を形成することにより、補助容量を低下させることなく画素ＰＸの開口部を大きし透過率を上げることが出来る。 Further, the branch part BRC and the drain wiring ED arranged in the lower layer of the main pixel electrode PA may extend to the region A around the main pixel electrode PA. That is, the width of the branch part BRC and the drain wiring ED in the first direction X may be equal to the width of the main pixel electrode PA or may be made as large as the above-described surrounding area A. Therefore, in the liquid crystal display device according to the present embodiment, the capacitance is formed using the region A around the main pixel electrode PA where sufficient transmittance cannot be obtained, so that the auxiliary capacitance is not reduced. The opening can be enlarged and the transmittance can be increased.
なお、比較例の液晶表示装置が透過開口率は４５％〜４６％であって、本実施形態の液晶表示装置の透過開口率は、４７％〜４８％であった。 The liquid crystal display device of the comparative example has a transmission aperture ratio of 45% to 46%, and the liquid crystal display device of the present embodiment has a transmission aperture ratio of 47% to 48%.
このような本実施形態の液晶表示装置によれば、透過率を改善することにより、表示品位の劣化を抑制することが可能となる。 According to the liquid crystal display device of this embodiment, it is possible to suppress the deterioration of display quality by improving the transmittance.
また、本実施形態によれば、画素電極ＰＥと共通電極ＣＥとの間の電極間隙において高い透過率が得られるため、一画素あたりの透過率を十分に高くするためには、画素電極ＰＥと主共通電極ＣＡＬ及び主共通電極ＣＡＲとの間の電極間距離を拡大することで対応することが可能となる。また、画素ピッチが異なる製品仕様に対しては、電極間距離を変更する（つまり、画素ＰＸの略中央に配置された画素電極ＰＥに対して主共通電極ＣＡの配置位置を変更する）ことで、透過率分布のピーク条件を利用することが可能となる。つまり、本実施形態の表示モードにおいては、比較的画素ピッチが大きな低解像度の製品仕様から比較的画素ピッチが小さい高解像度の製品仕様まで、微細な電極加工を必ずしも必要とせず、電極間距離の設定により種々の画素ピッチの製品を提供することが可能となる。したがって、高透過率且つ高解像度の要求を容易に実現することが可能となる。 Further, according to the present embodiment, a high transmittance is obtained in the electrode gap between the pixel electrode PE and the common electrode CE. Therefore, in order to sufficiently increase the transmittance per pixel, the pixel electrode PE and This can be dealt with by increasing the inter-electrode distance between the main common electrode CAL and the main common electrode CAR. For product specifications with different pixel pitches, the inter-electrode distance is changed (that is, the arrangement position of the main common electrode CA is changed with respect to the pixel electrode PE arranged in the approximate center of the pixel PX). The peak condition of the transmittance distribution can be used. That is, in the display mode of the present embodiment, fine electrode processing is not always required from a low-resolution product specification with a relatively large pixel pitch to a high-resolution product specification with a relatively small pixel pitch, and the distance between the electrodes is not required. Products with various pixel pitches can be provided by setting. Therefore, it is possible to easily realize the demand for high transmittance and high resolution.
また、本実施形態によれば、ブラックマトリクスＢＭと重なる領域での透過率分布に着目すると、透過率が十分に低下している。これは、共通電極ＣＥの位置よりも当該画素の外側に電界の漏れが発生せず、また、ブラックマトリクスＢＭを挟んで隣接する画素間で不所望な横電界が生じないため、ブラックマトリクスＢＭと重なる領域の液晶分子がＯＦＦ時（あるいは黒表示時）と同様に初期配向状態を保っているためである。したがって、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。 Further, according to the present embodiment, when attention is paid to the transmittance distribution in the region overlapping with the black matrix BM, the transmittance is sufficiently lowered. This is because the electric field does not leak outside the pixel from the position of the common electrode CE, and an undesired lateral electric field does not occur between adjacent pixels across the black matrix BM. This is because the liquid crystal molecules in the overlapping region maintain the initial alignment state as in the OFF state (or during black display). Therefore, even when the colors of the color filters are different between adjacent pixels, it is possible to suppress the occurrence of color mixing, and it is possible to suppress a decrease in color reproducibility and a decrease in contrast ratio.
また、アレイ基板ＡＲと対向基板ＣＴとの合わせずれが生じた際に、画素電極ＰＥを挟んだ両側の共通電極ＣＥとの水平電極間距離Ｄ２に差が生じることがある。しかしながら、このような合わせずれは、全ての画素ＰＸに共通に生じるため、画素ＰＸ間での電界分布に相違はなく、画像の表示に及ぼす影響はきわめて小さい。また、例えアレイ基板ＡＲと対向基板ＣＴとの間で合わせズレが生じたとしても、隣接する画素への不所望な電界の漏れを抑制することが可能となる。このため、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。 In addition, when misalignment between the array substrate AR and the counter substrate CT occurs, a difference may occur in the horizontal electrode distance D2 between the common electrodes CE on both sides of the pixel electrode PE. However, since such misalignment occurs in common for all the pixels PX, there is no difference in the electric field distribution among the pixels PX, and the influence on the display of the image is extremely small. In addition, even if a misalignment occurs between the array substrate AR and the counter substrate CT, it is possible to suppress undesired electric field leakage to adjacent pixels. For this reason, even when the colors of the color filters are different between adjacent pixels, it is possible to suppress the occurrence of color mixing, and it is possible to suppress a decrease in color reproducibility and a decrease in contrast ratio.
また、本実施形態によれば、主共通電極ＣＡは、それぞれソース配線Ｓと対向している。特に、主共通電極ＣＡＬ及び主共通電極ＣＡＲがそれぞれソース配線Ｓ１及びソース配線Ｓ２の直上に配置されている場合には、主共通電極ＣＡＬ及び主共通電極ＣＡＲがソース配線Ｓ１及びソース配線Ｓ２よりも画素電極ＰＥ側に配置された場合と比較して、開口部ＡＰを拡大することができ、画素ＰＸの透過率を向上することが可能となる。 Further, according to the present embodiment, the main common electrode CA is opposed to the source line S. In particular, when the main common electrode CAL and the main common electrode CAR are disposed immediately above the source line S1 and the source line S2, respectively, the main common electrode CAL and the main common electrode CAR are more than the source line S1 and the source line S2. Compared with the case where it is arranged on the pixel electrode PE side, the opening AP can be enlarged, and the transmittance of the pixel PX can be improved.
また、主共通電極ＣＡＬ及び主共通電極ＣＡＲをそれぞれソース配線Ｓ１及びソース配線Ｓ２の直上に配置することによって、画素電極ＰＥと主共通電極ＣＡＬ及び主共通電極ＣＡＲとの間の電極間距離を拡大することが可能となり、より水平に近い横電界を形成することが可能となる。このため、従来の構成であるＩＰＳモード等の利点である広視野角化も維持することが可能となる。 Further, by disposing the main common electrode CAL and the main common electrode CAR directly above the source line S1 and the source line S2, respectively, the interelectrode distance between the pixel electrode PE and the main common electrode CAL and the main common electrode CAR is increased. It becomes possible to form a lateral electric field that is closer to the horizontal. For this reason, it is possible to maintain the wide viewing angle, which is an advantage of the IPS mode, which is a conventional configuration.
また、本実施形態によれば、一画素内に複数のドメインを形成することが可能となる。このため、複数の方向で視野角を光学的に補償することができ、広視野角化が可能となる。 Further, according to the present embodiment, a plurality of domains can be formed in one pixel. Therefore, the viewing angle can be optically compensated in a plurality of directions, and a wide viewing angle can be achieved.
なお、上記の例では、液晶分子ＬＭの初期配向方向が第２方向Ｙと平行である場合について説明したが、液晶分子ＬＭの初期配向方向は、図２に示したように、第２方向Ｙを斜めに交差する斜め方向Ｄであっても良い。ここで、第２方向Ｙに対する初期配向方向Ｄのなす角度θ１は、０°より大きく４５°より小さい角度である。なお、このなす角度θ１については、５°〜３０°程度、より望ましくは２０°以下とすることが液晶分子ＬＭの配向制御の観点で極めて有効である。つまり、液晶分子ＬＭの初期配向方向は、第２方向Ｙに対して０°乃至２０°の範囲内の方向と略平行であることが望ましい。 In the above example, the case where the initial alignment direction of the liquid crystal molecules LM is parallel to the second direction Y has been described. However, the initial alignment direction of the liquid crystal molecules LM is the second direction Y as shown in FIG. May be in a diagonal direction D that crosses diagonally. Here, the angle θ1 formed by the initial alignment direction D with respect to the second direction Y is an angle greater than 0 ° and less than 45 °. Note that it is extremely effective from the viewpoint of controlling the alignment of the liquid crystal molecules LM that the angle θ1 formed is about 5 ° to 30 °, more preferably 20 ° or less. That is, it is desirable that the initial alignment direction of the liquid crystal molecules LM is substantially parallel to the direction in the range of 0 ° to 20 ° with respect to the second direction Y.
また、上記の例では、液晶層ＬＱが正（ポジ型）の誘電率異方性を有する液晶材料によって構成された場合について説明したが、液晶層ＬＱは、誘電率異方性が負（ネガ型）の液晶材料によって構成されていても良い。但し、詳しい説明は省略するが、誘電率異方性が正負逆となる関係上、ネガ型液晶材料の場合、上記したなす角度θ１が４５°〜９０°、望ましくは７０°以上とすることが好ましい。 In the above example, the case where the liquid crystal layer LQ is made of a liquid crystal material having positive (positive type) dielectric anisotropy has been described. However, the liquid crystal layer LQ has a negative dielectric anisotropy (negative). Type) liquid crystal material. However, although detailed explanation is omitted, in the case of a negative type liquid crystal material, the above-mentioned angle θ1 is set to 45 ° to 90 °, preferably 70 ° or more, because the dielectric anisotropy becomes positive and negative. preferable.
なお、ＯＮ時においても、画素電極ＰＥ上あるいは共通電極ＣＥ上では、横電界がほとんど形成されない（あるいは、液晶分子ＬＭを駆動するのに十分な電界が形成されない）ため、液晶分子ＬＭは、ＯＦＦ時と同様に初期配向方向からほとんど動かない。このため、画素電極ＰＥ及び共通電極ＣＥがＩＴＯなどの光透過性の導電材料によって形成されていても、これらの領域ではバックライト光がほとんど透過せず、ＯＮ時において表示にほとんど寄与しない。したがって、画素電極ＰＥ及び共通電極ＣＥは、必ずしも透明な導電材料によって形成される必要はなく、アルミニウムや銀、銅などの導電材料を用いて形成しても良い。 Even when ON, the horizontal electric field is hardly formed on the pixel electrode PE or the common electrode CE (or an electric field sufficient to drive the liquid crystal molecule LM is not formed), so that the liquid crystal molecule LM is OFF. As with time, it hardly moves from the initial orientation direction. For this reason, even if the pixel electrode PE and the common electrode CE are formed of a light-transmitting conductive material such as ITO, the backlight hardly transmits in these regions, and hardly contributes to the display when ON. Therefore, the pixel electrode PE and the common electrode CE are not necessarily formed of a transparent conductive material, and may be formed using a conductive material such as aluminum, silver, or copper.
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。 Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.
ＬＰＮ…液晶表示パネル、ＡＲ…アレイ基板、ＣＴ…対向基板、ＬＱ…液晶層、ＡＣＴ…アクティブエリア、ＰＸ…画素、Ｓ…ソース配線、Ｇ…ゲート配線、Ｃ…補助容量線、ＳＴＭ…幹部、ＢＲＣ…枝部、Ｘ…第１方向、Ｙ…第２方向、ＳＷ…スイッチング素子、ＥＤ…ドレイン配線、ＥＣ…コンタクト電極、ＰＥ…画素電極、ＰＡ…主画素電極、ＰＣ…コンタクト部、ＳＬ１…第１シールド、ＳＬ２…第２シールド、ＣＥ…共通電極、ＣＡ、ＣＡＲ、ＣＡＬ…主共通電極、ＣＢ、ＣＢＵ、ＣＢＢ…副共通電極、ＣＨ…コンタクトホール、ＡＬ１…第１配向膜、ＡＬ２…第２配向膜、Ｄ１…主画素電極長、ＬＭ…液晶分子。 LPN ... liquid crystal display panel, AR ... array substrate, CT ... counter substrate, LQ ... liquid crystal layer, ACT ... active area, PX ... pixel, S ... source wiring, G ... gate wiring, C ... auxiliary capacitance line, STM ... executive, BRC ... branch part, X ... first direction, Y ... second direction, SW ... switching element, ED ... drain wiring, EC ... contact electrode, PE ... pixel electrode, PA ... main pixel electrode, PC ... contact part, SL1 ... First shield, SL2 ... Second shield, CE ... Common electrode, CA, CAR, CAL ... Main common electrode, CB, CBU, CBB ... Sub-common electrode, CH ... Contact hole, AL1 ... First alignment film, AL2 ... First Bi-alignment film, D1 ... main pixel electrode length, LM ... liquid crystal molecule.
Claims (10)
前記主画素電極を挟んだ両側で前記主画素電極と略平行に延びた主共通電極を有する共通電極を備えた対向基板と、
前記アレイ基板と前記対向基板との間に保持された液晶分子を含む液晶層と、を備えた液晶表示装置。 A gate wiring; a source wiring extending in a direction intersecting with the gate wiring; a storage capacitor line including a trunk extending across the source wiring and a branch branched from the trunk; and intersecting the gate wiring. A switching element including a drain wiring extending below the storage capacitor line and facing the trunk and the branch, and electrically connected to the main pixel electrode and the drain wiring extending along the branch and the drain wiring An array substrate including a pixel electrode including a contact portion,
A counter substrate including a common electrode having a main common electrode extending substantially parallel to the main pixel electrode on both sides of the main pixel electrode;
A liquid crystal display device comprising: a liquid crystal layer containing liquid crystal molecules held between the array substrate and the counter substrate.
前記主画素電極は、前記コンタクト部から前記ソース配線と略平行に延びている請求項１乃至請求項３のいずれか１項記載の液晶表示装置。 The contact portion is disposed to face the trunk portion,
4. The liquid crystal display device according to claim 1, wherein the main pixel electrode extends substantially parallel to the source line from the contact portion. 5.
前記主画素電極を挟んだ両側で前記主画素電極と略平行に延びた主共通電極を有する共通電極を備えた対向基板と、
前記アレイ基板と前記対向基板との間に保持された液晶分子を含む液晶層と、を備えた液晶表示装置。 An auxiliary capacitance line including a trunk extending in the first direction and a branch branched from the trunk in the second direction intersecting the first direction; and a switching element including a drain electrode facing the trunk and the branch. An array substrate comprising: a contact portion disposed on an upper layer of the trunk portion and electrically connected to the drain electrode; and a pixel electrode including a main pixel electrode extending from the contact portion along the branch portion;
A counter substrate including a common electrode having a main common electrode extending substantially parallel to the main pixel electrode on both sides of the main pixel electrode;
A liquid crystal display device comprising: a liquid crystal layer containing liquid crystal molecules held between the array substrate and the counter substrate.
前記主共通電極は前記ソース配線と対向して配置されている請求項６記載の液晶表示装置。 The array substrate further includes a gate wiring extending in the first direction and a source wiring extending in the second direction,
The liquid crystal display device according to claim 6, wherein the main common electrode is disposed to face the source line.
前記対向基板は、さらに、前記共通電極を覆う第２配向膜を備え、
前記第１配向膜では第１配向処理方向に前記液晶分子が初期配向し、前記第２配向膜では第２配向処理方向に前記液晶分子が初期配向し、前記第１配向処理方向と前記第２配向処理方向は互いに平行で且つ同じ向きである請求項１乃至請求項８のいずれか１項記載の液晶表示装置。 The array substrate further includes a first alignment film that covers the pixel electrode,
The counter substrate further includes a second alignment film covering the common electrode,
In the first alignment film, the liquid crystal molecules are initially aligned in the first alignment treatment direction, and in the second alignment film, the liquid crystal molecules are initially aligned in the second alignment treatment direction, and the first alignment treatment direction and the second alignment treatment direction. The liquid crystal display device according to claim 1, wherein the alignment treatment directions are parallel to each other and the same direction.
前記第１偏光板の第１偏光軸と前記第２偏光板の第２偏光軸とが直交し、前記第１偏光板の第１偏光軸が前記液晶層の液晶分子の初期配向方向と直交する或いは平行である請求項１乃至請求項９のいずれか１項記載の液晶表示装置。 A first polarizing plate disposed on the outer surface of the array substrate and a second polarizing plate disposed on the outer surface of the counter substrate;
The first polarizing axis of the first polarizing plate and the second polarizing axis of the second polarizing plate are orthogonal to each other, and the first polarizing axis of the first polarizing plate is orthogonal to the initial alignment direction of the liquid crystal molecules of the liquid crystal layer. The liquid crystal display device according to claim 1, which is parallel.
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