JP2014049843A - Multipoint-simultaneous high speed analog/digital conversion device - Google Patents
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Abstract
Description
本発明は、複数のアナログ入力信号を同時に、簡単な回路構成でデジタル信号に変換するための多点同時高速アナログ/デジタル変換装置に関するものである。 The present invention relates to a multipoint simultaneous high-speed analog / digital conversion device for simultaneously converting a plurality of analog input signals into digital signals with a simple circuit configuration.
近年の情報処理装置の高性能化に伴い、より多くの情報を、より高速に処理できるようになってきた。しかしながら、アナログ装置の高速化は、デジタル装置の急激な高速化に十分追従できておらず、アナログ/デジタル変換(以下、A/D変換と略す)装置を含めたアナログ部分が、システム全体のボトルネックとなることも多い。このため、高速なデジタル装置に適応できるアナログ装置の実現が期待されている。 With the recent improvement in performance of information processing apparatuses, more information can be processed at higher speed. However, the increase in the speed of analog devices has not sufficiently followed the rapid increase in the speed of digital devices, and the analog portion including the analog / digital conversion (hereinafter referred to as A / D conversion) device is the bottle of the entire system. Often becomes a bottleneck. Therefore, it is expected to realize an analog device that can be applied to a high-speed digital device.
従来のA/D変換方式の一方式である逐次変換型では、変換対象のアナログ入力信号と、比較対象のデジタル値をアナログ変換した比較信号とを、最上位桁から1bitずつ比較して最下位桁まで繰り返すことで、A/D変換値を計算する方式がとられている。 In the successive approximation type, which is one of the conventional A / D conversion methods, the analog input signal to be converted and the comparison signal obtained by analog conversion of the digital value to be compared are compared bit by bit from the most significant digit, and the lowest order A method of calculating an A / D conversion value by repeating up to a digit is adopted.
また、別のA/D変換方式の一方法である傾斜型および追従型では、変換対象のアナログ入力信号(以下、アナログ入力信号と略す)と、比較対象の一定周期の三角波(以下、比較信号と略す)とを比較し、比較器の出力信号がHレベルまたはLレベルの区間で基準クロック(以下、クロックと略す)を計数することで、A/D変換値を計算する方式がとられている。 In addition, in the tilt type and follow-up type, which are other A / D conversion methods, an analog input signal to be converted (hereinafter abbreviated as an analog input signal) and a triangular wave with a constant period to be compared (hereinafter referred to as a comparison signal) And an A / D conversion value is calculated by counting a reference clock (hereinafter abbreviated as a clock) in a section where the output signal of the comparator is H level or L level. Yes.
また、複数のアナログ入力信号を1つのA/D変換装置で同時に変換する場合は、A/D変換装置の前に切替えスイッチを設け、複数のアナログ入力信号を時分割でA/D変換する方式がとられている。 Further, when a plurality of analog input signals are converted simultaneously by a single A / D converter, a changeover switch is provided in front of the A / D converter and a plurality of analog input signals are A / D converted in a time division manner. Has been taken.
しかしながら、従来技術には、以下のような課題がある。
従来のA/D変換装置においては、複数のアナログ入力信号を同時に変換するために回路を単純に並列化すると、比較信号を出力するデジタル/アナログ変換器(以下、比較信号発生器と略す)がアナログ入力信号の数と同数必要となる。このため、回路が複雑で高価になるという課題があった。
However, the prior art has the following problems.
In a conventional A / D converter, when a circuit is simply parallelized in order to simultaneously convert a plurality of analog input signals, a digital / analog converter (hereinafter abbreviated as a comparison signal generator) that outputs a comparison signal is provided. The same number as the number of analog input signals is required. Therefore, there is a problem that the circuit is complicated and expensive.
また、複数のアナログ入力信号を変換するために、回路を並列化しないでA/D変換装置の前に信号切替えスイッチを設け、複数のアナログ入力信号を、1つのA/D変換で時分割処理する場合でも、各アナログ入力信号の変換タイミングにずれが生じるため、同時には変換できないという課題があった。 In addition, in order to convert a plurality of analog input signals, a signal changeover switch is provided in front of the A / D converter without parallelizing the circuits, and the plurality of analog input signals are time-division processed by one A / D conversion. Even in this case, there is a problem in that conversion cannot be performed at the same time because a shift occurs in the conversion timing of each analog input signal.
また、従来の傾斜型および追従型においては、クロック計数値の読み出し処理とリセット処理が、クロックの計数完了から次の計数開始までに終了しないという課題があった。これは、アナログ入力信号が比較信号の三角波の上限値や下限値に近い場合には、比較信号の立ち下がり完了から立ち上がり開始迄の時間が短いため、処理に必要な時間的余裕が確保できないことが原因である。 Further, in the conventional tilt type and follow-up type, there is a problem that the clock count value reading process and the reset process are not completed from the completion of the clock count to the next count start. This is because when the analog input signal is close to the upper limit or lower limit of the triangular wave of the comparison signal, the time from the completion of falling of the comparison signal to the start of rising is short, so the time margin required for processing cannot be secured. Is the cause.
この課題に対し、従来は、比較信号の上限値に余裕を持たせるため、比較信号の1クロック当たりの単調増加量(以下、傾きと略す)を大きくする等して対応していた。 Conventionally, this problem has been addressed by increasing the monotonically increasing amount of the comparison signal per clock (hereinafter abbreviated as a slope) in order to provide a margin for the upper limit value of the comparison signal.
しかしながら、比較信号発生器のデジタル/アナログ変換の分解能(以下、D/A変換分解能と略す)をx(bit)、三角波の比較信号の立ち上がり開始から立ち下がり完了迄の時間をTsとしたとき、下式(1)で表されるクロックの必要最低周波数Fpは、比較信号の分解能(以下、信号分解能と略す)が一定の場合は、比較信号の傾きに比例する。
Fp=2x/Ts (1)
However, when the digital / analog conversion resolution (hereinafter abbreviated as D / A conversion resolution) of the comparison signal generator is x (bit) and the time from the start of the triangular wave comparison signal to the completion of the fall is Ts, The required minimum frequency Fp of the clock expressed by the following equation (1) is proportional to the slope of the comparison signal when the resolution of the comparison signal (hereinafter abbreviated as signal resolution) is constant.
Fp = 2 x / Ts (1)
したがって、比較信号の信号分解能を維持したまま、比較信号の傾きを大きくするためには、クロックの必要最低周波数Fpをより大きくしなければならない。つまり、比較信号発生器として、より高いD/A変換分解能を持つものを使用しなければならないという課題があった。 Therefore, in order to increase the slope of the comparison signal while maintaining the signal resolution of the comparison signal, the necessary minimum frequency Fp of the clock must be increased. That is, there has been a problem that a comparison signal generator having a higher D / A conversion resolution must be used.
本発明は、上記のような課題を解決するためになされたものであり、複数のアナログ入力信号を同時に、簡単な回路構成でデジタル信号に変換できる、多点同時高速アナログ/デジタル変換装置を得ることを目的とする。 The present invention has been made to solve the above-described problems, and provides a multi-point simultaneous high-speed analog / digital conversion apparatus capable of simultaneously converting a plurality of analog input signals into digital signals with a simple circuit configuration. For the purpose.
本発明に係る多点同時高速アナログ/デジタル変換装置は、複数のアナログ入力信号のそれぞれの大きさに対応する複数のクロック計数値を個別に出力する複数のアナログ/デジタル変換部と、複数のアナログ/デジタル変換部を統括制御し、一定周期ごとに複数のアナログ/デジタル変換部のそれぞれから読み出した複数のクロック計数値に基づいて、複数のアナログ入力信号のそれぞれに対応する複数のデジタル出力信号を一定周期ごとに同時に生成する制御回路とを備え、複数のアナログ/デジタル変換部は、複数のアナログ入力信号のうちの1番目のアナログ入力信号をデジタル変換処理するための基本ブロックと、複数のアナログ入力信号のうちの1番目のアナログ入力信号以外のアナログ入力信号をデジタル変換処理するために入力信号ごとに個別に設けられた追加ブロックとで構成され、基本ブロックは、デジタル変換対象であるアナログ入力信号の大きさを特定するために、一定周期ごとに単調増加または単調減少を繰り返す比較信号を出力する比較信号発生器と、クロックを発生するクロック発生器と、比較信号発生器が出力する比較信号と、1番目のアナログ入力信号との大小関係を比較し、1番目のアナログ入力信号が比較信号以上の場合にはLレベルの信号を出力し、1番目のアナログ入力信号が比較信号未満の場合にはHレベルの信号を出力する比較器と、比較器の出力がHレベルまたはLレベルである期間において、クロック発生器で発生されたクロックを計数し、1番目のアナログ入力信号に対応するクロック計数値を出力する計数器とを有し、追加ブロックのそれぞれは、基本ブロック内の比較信号発生器が出力する比較信号と、1番目のアナログ入力信号以外のデジタル変換対象の1つのアナログ入力信号との大小関係を比較し、デジタル変換対象の1つのアナログ入力信号が比較信号以上の場合にはLレベルの信号を出力し、デジタル変換対象の1つのアナログ入力信号が比較信号未満の場合にはHレベルの信号を出力する比較器と、比較器の出力がHレベルまたはLレベルである期間において、基本ブロック内のクロック発生器で発生されたクロックを計数し、デジタル変換対象の1つのアナログ入力信号に対応するクロック計数値を出力する計数器とを有し、制御回路は、複数のアナログ/デジタル変換部から複数のクロック計数値を読み出して複数のデジタル出力信号を一定周期ごとに同時に生成するように、複数のアナログ/デジタル変換部内の各計数器を統括制御するとともに、制御回路が複数のデジタル出力信号を一定周期ごとに同時に生成する期間が、比較信号が単調増加または単調減少をしない無変化期間となるように、基本ブロック内の比較信号発生器を制御するものである。 A multi-point simultaneous high-speed analog / digital conversion device according to the present invention includes a plurality of analog / digital conversion units that individually output a plurality of clock count values corresponding to respective sizes of a plurality of analog input signals, and a plurality of analogs The digital control unit controls the digital output signal corresponding to each of the plurality of analog input signals based on a plurality of clock count values read from each of the plurality of analog / digital conversion units at regular intervals. A plurality of analog / digital converters, a basic block for digitally converting the first analog input signal of the plurality of analog input signals, and a plurality of analog For digital conversion processing of analog input signals other than the first analog input signal A comparison signal consisting of additional blocks individually provided for each force signal. The basic block repeats monotonically increasing or decreasing monotonically at regular intervals in order to specify the size of the analog input signal to be converted into digital data. The comparison of the magnitude relationship between the comparison signal generator that outputs the clock, the clock generator that generates the clock, the comparison signal output by the comparison signal generator, and the first analog input signal is performed. A comparator that outputs an L level signal when it is equal to or higher than the comparison signal, and outputs an H level signal when the first analog input signal is less than the comparison signal, and the output of the comparator is H level or L level. And a counter that counts the clock generated by the clock generator and outputs a clock count value corresponding to the first analog input signal. Each of the blocks compares the size of the comparison signal output from the comparison signal generator in the basic block with one analog input signal other than the first analog input signal, and the digital conversion target 1 A comparator that outputs an L level signal when one analog input signal is equal to or greater than a comparison signal, and outputs an H level signal when one analog input signal to be digitally converted is less than the comparison signal; A counter that counts clocks generated by a clock generator in a basic block and outputs a clock count value corresponding to one analog input signal to be digitally converted in a period when the output of The control circuit reads out a plurality of clock count values from a plurality of analog / digital converters and rotates a plurality of digital output signals at a constant frequency. The control signal is monotonically increased during the period in which the control circuit simultaneously generates multiple digital output signals at fixed intervals, while controlling the counters in multiple analog / digital converters so that they are generated simultaneously for each period. Alternatively, the comparison signal generator in the basic block is controlled so that there is no change period without monotonously decreasing.
本発明における、多点同時高速アナログ/デジタル変換装置によれば、従来のA/D変換装置において、複数のアナログ入力信号を同時にA/D変換するために、比較信号発生器を1つだけを用いて並列化し、更に、比較信号の立ち下がり開始から立ち上がり完了迄に、クロック計数値の読み出し処理とリセット処理に必要な時間的余裕を確保するための無変化期間を設けることにより、用いる基準クロックの周波数を、比較信号発生器のD/A変換分解能と比較信号の立ち上がり開始から立ち下がり完了迄の時間の逆数の積よりも大きくすることなく、複数のアナログ入力信号を同時に、簡単な回路構成でデジタル信号に変換する、多点同時高速アナログ/デジタル変換装置を得ることができる。 According to the multipoint simultaneous high-speed analog / digital conversion apparatus of the present invention, in the conventional A / D conversion apparatus, only one comparison signal generator is used to simultaneously A / D convert a plurality of analog input signals. The reference clock to be used by providing a non-change period for securing the time margin required for the clock count value reading process and the reset process from the start of falling of the comparison signal to the completion of rising. A simple circuit configuration that allows multiple analog input signals to be simultaneously processed without increasing the frequency of the analog signal to be greater than the product of the D / A conversion resolution of the comparison signal generator and the reciprocal of the time from the start to the end of the comparison signal. Thus, it is possible to obtain a multipoint simultaneous high-speed analog / digital conversion device that converts into a digital signal.
以下、本発明における、多点同時高速アナログ/デジタル変換装置の好適な実施の形態につき図面を用いて説明する。 Hereinafter, preferred embodiments of a multipoint simultaneous high-speed analog / digital conversion device according to the present invention will be described with reference to the drawings.
実施の形態1.
図1は、傾斜型および追従型A/D変換方式の基本動作原理を説明するための例示図である。まず、この図1を用いて、本発明の多点同時高速アナログ/デジタル変換装置で用いる傾斜型および追従型A/D変換方式の基本動作原理を簡単に説明する。
FIG. 1 is an exemplary diagram for explaining the basic operation principle of the inclined type and follow-up type A / D conversion method. First, the basic operation principle of the tilt type and follow-up type A / D conversion system used in the multipoint simultaneous high speed analog / digital conversion apparatus of the present invention will be briefly described with reference to FIG.
図1において、本A/D変換装置が求めようとするアナログ入力信号のA/D変換値Vは、アナログ入力信号と比較信号の交点の高さで示される。この交点の高さは、三角波の立ち上がり開始から交点迄の時間Tkに比例し、この比例定数は、比較信号の傾きSである。したがって、アナログ入力信号のA/D変換値Vは、下式(2)のように計算することができる。
V=S×Tk (2)
In FIG. 1, the A / D conversion value V of the analog input signal to be obtained by the A / D converter is indicated by the height of the intersection of the analog input signal and the comparison signal. The height of this intersection is proportional to the time Tk from the start of rising of the triangular wave to the intersection, and this proportionality constant is the slope S of the comparison signal. Therefore, the A / D conversion value V of the analog input signal can be calculated as in the following equation (2).
V = S × Tk (2)
以上の説明では、三角波の立ち上がり開始から交点までの時間Tkを測定する方式(傾斜型)を用いたが、代わりに三角波の交点から立下り完了迄の時間Ttを測定する方式(追従型)を用いることもできる。この場合、立ち上がり開始から立ち下がり完了迄の時間をTsとすると、Ttは下式(3)のように計算することができる。
Tt=Ts−Tk (3)
In the above description, the method of measuring the time Tk from the start of rising of the triangular wave to the intersection (tilt type) is used. Instead, the method of measuring the time Tt from the intersection of the triangular wave to the completion of falling (following type) is used. It can also be used. In this case, if the time from the start of rising to the completion of falling is Ts, Tt can be calculated as in the following equation (3).
Tt = Ts−Tk (3)
以上が、傾斜型および追従型A/D変換方式の基本動作原理である。なお、本発明の実施の形態1の説明では、追従型のA/D変換方式を仮定するが、基本的な考え方は、傾斜型の場合と同じである。例えば、求めるアナログ入力信号のA/D変換値Vは、上式(3)の関係を用いて、下式(4)のように計算することができる。
V=S×(Ts−Tt) (4)
The above is the basic operation principle of the tilt type and follow-up type A / D conversion method. In the description of the first embodiment of the present invention, a follow-up A / D conversion method is assumed, but the basic idea is the same as that of the tilt type. For example, the A / D conversion value V of the analog input signal to be calculated can be calculated as in the following equation (4) using the relationship in the above equation (3).
V = S × (Ts−Tt) (4)
ここからは、本発明の実施の形態1における、各構成要件の動作を説明する。なお、各図において同一、または相当する部分については、同一符号を付して説明する。
From here, the operation | movement of each component in
図2は、本発明の実施の形態1における、多点同時高速アナログ/デジタル変換装置の基本ブロックの動作を説明するための例示図である。図2が示す基本ブロックは、比較信号発生器1、クロック発生器2、制御回路3、比較器4、および計数器5を各1つ備えている。このような基本ブロックの構成により、図2の基本ブロックは、1つのアナログ入力信号105をA/D変換することができる。
FIG. 2 is an exemplary diagram for explaining the operation of the basic block of the multipoint simultaneous high-speed analog / digital conversion device in
以下、図2と図3を用いて基本ブロックの動作を説明する。図3は、図2の回路においての、タイミングチャート図である。比較信号発生器1は、立ち上がりが、1クロックごとに一定の単調増加量で単調増加し、立ち下りが垂直に変化する一定周期の三角波を、比較信号101として出力する。このとき、比較信号101の傾き(1クロック当たりの単調増加量)と上限値は、制御回路3が出力する制御信号104によって制御される。
Hereinafter, the operation of the basic block will be described with reference to FIGS. FIG. 3 is a timing chart in the circuit of FIG. The
比較信号発生器1は、制御回路3がリセット信号103を出力するタイミング(正確には、HレベルからLレベルに変化するタイミング)で、比較信号101の出力を開始する。したがって、比較信号101の傾きだけでなく、比較信号発生器1が比較信号101の出力を開始するタイミングも、制御回路3によって制御されることとなる。
The
比較器4は、比較信号101とアナログ入力信号105の大小を比較し、アナログ入力信号105が比較信号101以上の場合にはLレベルの信号を、アナログ入力信号105が比較信号101未満の場合にはHレベルの信号を、比較器出力信号106として出力する。
The comparator 4 compares the size of the
計数器5は、比較器出力信号106がHレベルに維持されている期間を、クロック発生器2が出力するクロック102を用いて計数し、クロック計数値107として出力する。このとき、計数器5の計数開始タイミングは、制御回路3が出力するリセット信号103によって制御される
The
制御回路3は、比較信号101の無変化期間にクロック計数値107を読み出して、A/D変換値を計算する。ここで無変化期間とは、比較信号発生器1が、比較信号101の立下がり完了後に、1クロック当たりの変化量が0の比較信号101を出力し続ける期間のことである。
The
以上の手順により1周期分のアナログ入力信号105のA/D変換値が得られる。この後、制御回路3は、次周期のA/D変換を開始するために、比較信号発生器1と計数器5にリセット信号103を出力する。比較信号発生器1は、次周期の比較信号101の出力を開始し、計数器5は、次周期の計数を開始する。
The A / D conversion value of the analog input signal 105 for one cycle is obtained by the above procedure. Thereafter, the
以上の手順を繰り返すことにより、制御回路3は、アナログ入力信号105のA/D変換値を、比較信号101の周期で得ることができる。
By repeating the above procedure, the
以上の説明では、1つのアナログ入力信号105をA/D変換する場合の動作を説明したが、ここからは、本願の主題である複数のアナログ入力信号105を同時にA/D変換する場合を説明する。 In the above description, the operation in the case of A / D converting one analog input signal 105 has been described. From here, the case in which a plurality of analog input signals 105 which are the subject of the present application are simultaneously A / D converted will be described. To do.
図4は、本発明の実施の形態1における、多点同時高速アナログ/デジタル変換装置の全体の動作を説明する例示図である。図4は、3つのブロック、A、BおよびCで構成され、各ブロックは、それぞれ、アナログ入力信号105a、105b、105cをA/D変換する。
FIG. 4 is an exemplary diagram for explaining the overall operation of the multipoint simultaneous high-speed analog / digital conversion apparatus according to
図4のブロックAは、図2の基本ブロックに対応し、複数のアナログ入力信号105a、105b、105cのうちの1番目のアナログ入力信号105aをA/D変換する。また、ブロックB、Cは追加ブロックであり、2つめのアナログ入力信号105bおよび3つめのアナログ入力信号105cをA/D変換する。これらの追加ブロックB、Cは、比較器4b、4cと、計数器5b、5cを各1つ備えるとともに、比較信号発生器1、クロック発生器2、および制御回路3をブロックAと共用化している。
A block A in FIG. 4 corresponds to the basic block in FIG. 2 and performs A / D conversion on the first analog input signal 105a among the plurality of analog input signals 105a, 105b, and 105c. Blocks B and C are additional blocks, and A / D convert the second analog input signal 105b and the third analog input signal 105c. These additional blocks B and C include one
ブロックA、B、Cは、それぞれ1つのアナログ入力信号105を並列にA/D変換する。したがって、図4の構成回路は、全部で3つのアナログ入力信号105a、105b、105cを同時にA/D変換することができる。 Each of the blocks A, B, and C performs A / D conversion on one analog input signal 105 in parallel. Therefore, the configuration circuit of FIG. 4 can simultaneously A / D convert three analog input signals 105a, 105b, and 105c in total.
図4の構成回路は、従来の単純に回路を並列化させたものと比較して、比較信号発生器1、クロック発生器2、および制御回路3を、3つのブロックA〜Cで共用化している点に特徴がある。つまり、図4の構成回路は、各ブロック共用の比較信号101を出力する比較信号発生器1が、制御回路3によって統括制御される、簡単な回路構成となっている。
In the configuration circuit of FIG. 4, the
これにより、複数のアナログ入力信号105を同時に変換するために回路を単純に並列化すると、比較信号発生器1もアナログ入力信号105の数と同数必要になり、回路が複雑で高価になるという従来の課題が解決される。
Thus, if the circuits are simply parallelized in order to simultaneously convert a plurality of analog input signals 105, the number of
また、前述のように、比較信号発生器1が発生する比較信号101の立ち下がり完了後には、無変化期間が設けられているので、制御回路3は、複数のアナログ入力信号105a、105b、105cに対応したクロック計数値107の読み出し、およびリセット信号103の出力を、この無変化期間において行うことができる。
Further, as described above, since the non-change period is provided after the completion of the falling edge of the
これにより、従来の傾斜型および追従型における課題であった、比較信号101の立ち下がり完了から立ち上がり開始迄の時間が短いため、処理に必要な時間的余裕が確保できないという課題が解決される。
This solves the problem that the time from the completion of the falling edge of the
また、同時に、従来の課題であった、比較信号101の傾きを大きくするために、クロックの必要最低周波数を大きくしなければならないという課題も解決される。したがって、クロックの必要最低周波数は上式(1)より大きくする必要がない。
At the same time, the problem that the required minimum frequency of the clock must be increased in order to increase the slope of the
以上のように、実施の形態1によれば、従来のA/D変換装置において、複数のアナログ入力信号を同時にA/D変換するために、比較信号発生器を1つだけを用いて並列化し、更に、比較信号の立ち下がり開始から立ち上がり完了迄に、クロック計数値の読み出し処理とリセット処理に必要な時間的余裕を確保するための無変化期間を設けることにより、用いる基準クロックの周波数を、比較信号発生器のD/A変換分解能と比較信号の立ち上がり開始から立ち下がり完了迄の時間の逆数の積よりも大きくすることなく、複数のアナログ入力信号を同時に、簡単な回路構成でデジタル信号に変換する、多点同時高速アナログ/デジタル変換装置を得ることができる。 As described above, according to the first embodiment, in the conventional A / D converter, in order to simultaneously A / D convert a plurality of analog input signals, only one comparison signal generator is used in parallel. Furthermore, the frequency of the reference clock to be used is set by providing a non-change period for securing a time margin necessary for the read processing and reset processing of the clock count value from the start of falling of the comparison signal to the completion of rising. Multiple analog input signals can be converted into digital signals simultaneously with a simple circuit configuration without increasing the D / A conversion resolution of the comparison signal generator and the product of the reciprocal of the time from the start to the end of the comparison signal. A multipoint simultaneous high-speed analog / digital conversion device for conversion can be obtained.
また、比較信号101は、立ち下りを垂直に変化させているので、立ち下りが傾きを持って1デジットずつ階段状に変化する場合と比較して、この階段1段分中の誤差がなくなる分、より高精度かつ高速に動作させることが可能である。
Further, since the falling edge of the
なお、以上の説明では、追従型のA/D変換方式を用いることを仮定した。しかしながら、本発明は、この方式に限定されることはない。例えば、傾斜型方式を用いる場合でも基本的な考え方は、傾斜型の場合と同じである。アナログ入力信号105のA/D変換値は、S×Tkとして計算することができる。 In the above description, it is assumed that a follow-up A / D conversion method is used. However, the present invention is not limited to this method. For example, the basic idea is the same as in the case of the inclined type even when the inclined type method is used. The A / D conversion value of the analog input signal 105 can be calculated as S × Tk.
また、以上の説明では、比較信号101がアナログ入力信号105以上のときはHレベルを、比較信号101がアナログ入力信号105よりも低いときはLレベルをそれぞれ出力するものとした。しかしながら、本発明は、この組合せに限定されることはない。例えば、比較器出力信号106と、計数器5が計数するレベルを同時に逆にしても同様の効果が得られる。
In the above description, the H level is output when the
また、以上の説明では、変換対象のアナログ入力信号105は、105a、105b、105cの3つとした。しかしながら、本発明では、アナログ入力信号105の数を2つ、もしくは4つ以上としても同様の効果が得られる。 In the above description, the analog input signals 105 to be converted are assumed to be three of 105a, 105b, and 105c. However, in the present invention, the same effect can be obtained even when the number of analog input signals 105 is two, or four or more.
また、以上の説明では、比較信号発生器1は、立ち上がりが、1クロックごとに一定の単調増加量で単調増加し、立ち下りが垂直に変化する一定周期の三角波を出力するものとしたが、本発明は、この組合せに限定されることはない。例えば、立ち下がりが1クロックごとに一定の単調減少量で単調減少し、立ち上がりが垂直に変化する三角波を出力しても同等の効果が得られる。
In the above description, the
実施の形態2.
先の実施の形態1では、比較信号101の立ち下がり完了後に、無変化期間を設ける方法について説明した。しかしながら、無変化期間を設けると、この期間分だけA/D変換が遅れることとなる。そこで、本実施の形態2では、アナログ入力信号105の領域を、必要とされる信号分解能に応じて複数の領域に分割し、複数の領域のそれぞれに対して比較信号101の傾きを個別設定するという方法を、先の実施の形態1と組合せることにより、この遅れを改善したうえで、A/D変換を高速化する場合について説明する。
In the first embodiment, the method of providing the non-change period after the falling edge of the
本実施の形態2における、多点同時高速アナログ/デジタル変換装置の構成は、先の実施の形態1と同じである。 The configuration of the multipoint simultaneous high-speed analog / digital conversion apparatus in the second embodiment is the same as that in the first embodiment.
まず、A/D変換を高速に行うために、比較信号発生器1が出力する比較信号101の傾きを変化させることを考える。図5aは、本発明の実施の形態2における、比較信号101の傾きを変化させたときの波形を示す例示図である。変化させた後の傾き(先の図3で示した比較信号101に相当)は、変化させる前の4倍となっている。
First, consider changing the slope of the
図5bは、図5aの比較信号101とクロック102との関係を示す例示図である。図5bでは、比較信号101の傾きは、1(デジット/クロック)となっている。
FIG. 5B is an exemplary diagram showing a relationship between the
一方、図5cは、図5bの比較信号101の傾きを4倍に変化させたときの動作を説明する例示図である。変化させる前は、比較信号101の傾きは、1(デジット/クロック)であったが、変化後は4(デジット/クロック)となっている。つまり、傾きを4倍にすることで、信号分解能は4倍低下したが、A/D変換速度は、無変化期間分を無視すれば4倍向上している。
On the other hand, FIG. 5c is an exemplary diagram for explaining the operation when the inclination of the comparison signal 101 of FIG. 5b is changed four times. Before the change, the slope of the
このように、比較信号発生器1のD/A変換分解能が一定の場合は、傾きをn倍にすると、信号分解能はn倍低下するが、A/D変換速度は無変化期間分を無視すればn倍向上する。
As described above, when the D / A conversion resolution of the
したがって、この関係を利用して、必要とされる信号分解能に応じて比較信号101の傾きを最適化させることで、所望の信号分解能を達成したうえで、A/D変換を高速化することが可能である。更に、このようにして高速化を図ることで、無変化期間分の遅れをカバーすることができる。
Therefore, by utilizing this relationship, the slope of the
例えば、高い信号分解能が必要とされる場合は、図5bのように、比較信号101の傾きを1(デジット/クロック)とすればよい。こうすることで、所望の信号分解能を達成したうえで、A/D変換を高速に最適化できる。
For example, when high signal resolution is required, the slope of the
一方、必要とされる信号分解能が4倍低くてもよい場合は、図5cのように、比較信号101の傾きを4(デジット/クロック)とすればよい。こうすることで、所望の信号分解能を達成したうえで、図5bのように傾きを1(デジット/クロック)とした場合と比較して、A/D変換速度は無変化期間分を無視すれば4倍高速化することができる。
On the other hand, when the required signal resolution may be four times lower, the slope of the
以上の説明では、比較信号101の傾きが、1周期内で一定としたが、ここからは、本願の主題である、アナログ入力信号105の領域を、必要とされる信号分解能に応じて複数の領域に分割し、それぞれの領域において、比較信号101の傾きを個別設定することを考える。
In the above description, the slope of the
図6は、本発明の実施の形態2における、比較信号101の傾きを1周期内で3段階変化させたときの、比較信号101とアナログ入力信号105の関係を示す。
FIG. 6 shows the relationship between the
図6では、比較信号101の傾きを、1周期内で3段階変化させている。ここで、アナログ入力信号105が0〜V1、V1〜V2、V2〜Vmaxである場合の、各領域の比較信号101の傾きを、それぞれS1、S2、S3とおく。
In FIG. 6, the inclination of the
この場合でも、傾きが1つである場合の考え方が、そのまま適用できる。つまり、分割した各領域内において、必要とされる信号分解能に応じて、比較信号101の傾きを個別最適化すればよい。
Even in this case, the idea in the case of one inclination can be applied as it is. That is, in each divided area, the inclination of the
例えば、図6で、アナログ入力信号105の値が0〜V1、V1〜V2、V2〜Vmax、として分割した各領域において、必要とされる比較信号101の信号分解能がそれぞれ2、1、4倍低くてもよいとする。この場合、各領域の比較信号101の傾きをそれぞれ2、1、4(デジット/クロック)と個別設定することで、所望の信号分解能を達成したうえで、全領域の傾きを1とした場合と比較して、A/D変換を高速化することができる。
For example, in FIG. 6, the required signal resolution of the
また、アナログ入力信号105のA/D変換値Vの算出に関しても、同様に、傾きが1つである場合の考え方をそのまま適用できる。例えば、図6において、比較信号101の傾きがS1、S2、S3である領域でのクロック計数値107を、それぞれTk1、Tk2、Tk3とすると、A/D変換値Vは、下式(5)のように計算することができる。
V=S1×Tk1+S2×Tk2+S3×Tk3 (5)
Similarly, for the calculation of the A / D conversion value V of the analog input signal 105, the idea in the case of one slope can be applied as it is. For example, in FIG. 6, assuming that the clock count values 107 in the regions where the slope of the
V = S1 * Tk1 + S2 * Tk2 + S3 * Tk3 (5)
以上のように、実施の形態2によれば、アナログ入力信号の領域を、必要とされる信号分解能に応じて複数の領域に分割し、複数の領域のそれぞれに対して比較信号101の傾きを個別設定するという方法を、先の実施の形態1と組合せることにより、所望の信号分解能を達成したうえで、A/D変換を高速化でき、無変化期間分の遅れをカバーすることが可能となる。
As described above, according to the second embodiment, the area of the analog input signal is divided into a plurality of areas according to the required signal resolution, and the inclination of the
なお、以上の説明では、1周期内での比較信号101の傾きを、3つの領域に分割して個別設定するとした。しかしながら、本発明は、この領域数に限定されることはなく、領域数を2つ、もしくは4つ以上としても同様の効果が得られる。
In the above description, the inclination of the
また、Tsの制限からクロック102の周波数が決まる場合、クロック周波数に余裕があれば、傾きが急な部分もクロック102の周波数を大きくすれば、分解能を落とすことなくA/D変換可能となる。 Further, when the frequency of the clock 102 is determined from the restriction of Ts, if there is a margin in the clock frequency, even if the frequency of the clock 102 is increased even if the slope is steep, A / D conversion can be performed without reducing the resolution.
実施の形態3.
先の実施の形態1、2では、比較信号101は十分な信号分解能を持ち、クロックごとに少なくとも1(デジット)変化すると仮定した。これに対して、本実施の形態3では、比較信号発生器1のD/A変換分解能が低く、比較信号101の波形が複数クロックごとに一定値を維持しながら単調増加するような場合でも、比較信号発生器1の後段にローパスフィルタ6を設けることにより、比較信号101の波形をクロックごとに徐々に変化するアナログ比較信号に改善する方法を考える。
In the first and second embodiments, it is assumed that the
図7は、本発明の実施の形態3における、図2の基本ブロックにローパスフィルタ6を設けたときの動作を説明する例示図である。図7では、図2の比較信号発生器1の後段に更にローパスフィルタ6を設けている。
FIG. 7 is an exemplary diagram for explaining the operation when the low-
図8は、図7の回路においての、比較信号101の波形の変化を説明する例示図である。比較信号101cと101dは、ローパスフィルタ6を設ける前のものであり、それぞれ、クロックごとに1(デジット)変化する信号分解能が十分な波形と、4クロックごとに4(デジット)変化する信号分解能が低い波形を示している。
FIG. 8 is an exemplary diagram for explaining a change in the waveform of the
図8より、比較信号101dのような、信号分解能が4倍低い場合の波形であっても、ローパスフィルタ6を通して比較信号101eとすることで、クロックごとに徐々に変化し、比較信号101cに近い波形にまで改善されていることが分かる。すなわち、高価な高D/A変換分解能の比較信号発生器1を用いる代わりに、低D/A変換分解能の比較信号発生器1とローパスフィルタ6を組合せることでも、等価な結果が得られる。
From FIG. 8, even when the signal resolution is four times lower, such as the comparison signal 101d, the comparison signal 101e is gradually changed by the low-
以上のように、実施の形態3によれば、比較信号発生器1のD/A変換分解能が低く、比較信号101の波形が複数クロックごとに一定値を維持しながら単調増加するような場合でも、比較信号発生器1の後段にローパスフィルタ6を設けることにより、比較信号101の波形をクロックごとに徐々に変化するアナログ比較信号に改善する、多点同時高速アナログ/デジタル変換装置を得ることができる。
As described above, according to the third embodiment, even when the D / A conversion resolution of the
なお、このままでは、比較信号101の立ち下がりも遅れることになる。そこで、ローパスフィルタ6の回路内に放電回路を設けることで、信号の立ち下がり時は垂直になるように比較信号101を変化させることができる。
In this case, the falling edge of the
また、以上の説明では、比較信号101dを出力する比較信号発生器1のD/A変換分解能は、比較信号101cを出力する比較信号発生器1のD/A変換分解能よりも4倍低いものとした。しかしながら、本発明は、この値に限定されることはなく、他の分解能のものを用いても同様の効果が得られる。
In the above description, the D / A conversion resolution of the
実施の形態4.
先の実施の形態1では、比較信号101の立ち下がり完了後に、無変化期間を設ける方法について説明した。しかしながら、無変化期間を設けると、この期間分だけA/D変換が遅れることとなる。そこで、本実施の形態3では、計数器5を、パッケージ化されたPLD(Programmable Logic Device)またはASIC(Appl−ication Specific Integrated Circuit)で構成することにより、デジタル出力信号を一定周期ごとに高速に生成し、先の実施の形態1と組合せることにより、この遅れを改善したうえで、A/D変換を高速化することを考える。
Embodiment 4 FIG.
In the first embodiment, the method of providing the non-change period after the falling edge of the
先の実施の形態1〜3では、多点同時高速アナログ/デジタル変換装置は、計数器5を独立な回路として持つことを前提とした。これに対して、計数器5を、パッケージ化されたPLDで構成し、クロック計数値107を、PLDの内部に設けられたレジスタ領域に置き、更に制御回路3は、レジスタ領域を一括して読み書きするようにすれば、複数のデジタル出力信号を一定周期ごとに高速に生成することができる。
In the first to third embodiments, it is assumed that the multipoint simultaneous high-speed analog / digital conversion apparatus has the
以上のように、実施の形態4によれば、計数器5を、パッケージ化されたPLDで構成することで、デジタル出力信号を一定周期ごとに高速に生成する方法を、先の実施の形態1と組合せることにより、所望の信号分解能を達成したうえで、A/D変換を高速化でき、無変化期間分の遅れをカバーすることが可能となる。
As described above, according to the fourth embodiment, a method of generating a digital output signal at a high speed every fixed period by configuring the
なお,上記説明のPLDには,PAL(Progra−mmable Array Logic),CPLD(Complex PLD),FPGA(Field Programmable Logic)を含んでいる。 The PLDs described above include PAL (Program-mmable Array Logic), CPLD (Complex PLD), and FPGA (Field Programmable Logic).
また、実施の形態1乃至4において、比較信号発生器1の動作方式を特に指定していないが、比較信号発生器1が出力する比較信号101は、制御回路3が出力する制御信号104によって統括制御されるので、比較信号101を出力するための、特別な比較信号発生器1を用意する必要はなく、市販のデジタル/アナログ変換器を用いることができる。
In the first to fourth embodiments, the operation method of the
また、実施の形態1乃至4において、アナログ入力信号105のA/D変換した結果は、制御回路3にて(2)〜(5)式に示されるような演算で算出することを例としたが、予めアナログ入力信号105に対するクロック計数値107の値をテーブル化し,制御回路3に設定しておくことで、演算処理が不要となり,より高速化することができる。
Further, in
1 比較信号発生器、2 クロック発生器、3 制御回路、4 比較器、5 計数器、6 ローパスフィルタ、101 比較信号、102 クロック、103 リセット信号、104 制御信号、105 アナログ入力信号、106 比較器出力信号、107 クロック計数値。 1 comparison signal generator, 2 clock generator, 3 control circuit, 4 comparator, 5 counter, 6 low-pass filter, 101 comparison signal, 102 clock, 103 reset signal, 104 control signal, 105 analog input signal, 106 comparator Output signal, 107 clock count value.
Claims (4)
前記複数のアナログ/デジタル変換部を統括制御し、一定周期ごとに前記複数のアナログ/デジタル変換部のそれぞれから読み出した前記複数のクロック計数値に基づいて、前記複数のアナログ入力信号のそれぞれに対応する複数のデジタル出力信号を前記一定周期ごとに同時に生成する制御回路と
を備え、
前記複数のアナログ/デジタル変換部は、前記複数のアナログ入力信号のうちの1番目のアナログ入力信号をデジタル変換処理するための基本ブロックと、前記複数のアナログ入力信号のうちの前記1番目のアナログ入力信号以外のアナログ入力信号をデジタル変換処理するために入力信号ごとに個別に設けられた追加ブロックとで構成され、
前記基本ブロックは、
デジタル変換対象であるアナログ入力信号の大きさを特定するために、前記一定周期ごとに単調増加または単調減少を繰り返す比較信号を出力する比較信号発生器と、
クロックを発生するクロック発生器と、
前記比較信号発生器が出力する前記比較信号と、前記1番目のアナログ入力信号との大小関係を比較し、前記1番目のアナログ入力信号が前記比較信号以上の場合にはLレベルの信号を出力し、前記1番目のアナログ入力信号が前記比較信号未満の場合にはHレベルの信号を出力する比較器と、
前記比較器の出力が前記Hレベルまたは前記Lレベルである期間において、前記クロック発生器で発生された前記クロックを計数し、前記1番目のアナログ入力信号に対応するクロック計数値を出力する計数器と
を有し、
前記追加ブロックのそれぞれは、
前記基本ブロック内の前記比較信号発生器が出力する前記比較信号と、前記1番目のアナログ入力信号以外のデジタル変換対象の1つのアナログ入力信号との大小関係を比較し、前記デジタル変換対象の1つのアナログ入力信号が前記比較信号以上の場合にはLレベルの信号を出力し、前記デジタル変換対象の1つのアナログ入力信号が前記比較信号未満の場合にはHレベルの信号を出力する比較器と、
前記比較器の出力が前記Hレベルまたは前記Lレベルである期間において、前記基本ブロック内の前記クロック発生器で発生された前記クロックを計数し、前記デジタル変換対象の1つのアナログ入力信号に対応するクロック計数値を出力する計数器と
を有し、
前記制御回路は、前記複数のアナログ/デジタル変換部から前記複数のクロック計数値を読み出して前記複数のデジタル出力信号を前記一定周期ごとに同時に生成するように、前記複数のアナログ/デジタル変換部内の各計数器を統括制御するとともに、前記制御回路が前記複数のデジタル出力信号を前記一定周期ごとに同時に生成する期間が、前記比較信号が前記単調増加または前記単調減少をしない無変化期間となるように、前記基本ブロック内の前記比較信号発生器を制御する
ことを特徴とする多点同時高速アナログ/デジタル変換装置。 A plurality of analog / digital converters for individually outputting a plurality of clock count values corresponding to respective sizes of a plurality of analog input signals;
General control of the plurality of analog / digital conversion units, corresponding to each of the plurality of analog input signals based on the plurality of clock count values read from each of the plurality of analog / digital conversion units at regular intervals And a control circuit for simultaneously generating a plurality of digital output signals at regular intervals,
The plurality of analog / digital conversion units include a basic block for digitally converting a first analog input signal of the plurality of analog input signals, and the first analog of the plurality of analog input signals. Consists of additional blocks individually provided for each input signal in order to digitally convert analog input signals other than input signals,
The basic block is
A comparison signal generator that outputs a comparison signal that repeats monotonic increase or monotonic decrease for each predetermined period in order to specify the magnitude of an analog input signal that is a digital conversion target;
A clock generator for generating a clock;
The comparison signal output from the comparison signal generator is compared with the first analog input signal, and an L level signal is output when the first analog input signal is equal to or greater than the comparison signal. A comparator that outputs an H level signal when the first analog input signal is less than the comparison signal;
A counter that counts the clock generated by the clock generator and outputs a clock count value corresponding to the first analog input signal during a period when the output of the comparator is at the H level or the L level. And
Each of the additional blocks is
The comparison signal output from the comparison signal generator in the basic block is compared with one analog input signal to be digitally converted other than the first analog input signal, and 1 of the digital conversion target is compared. A comparator that outputs an L level signal when one analog input signal is equal to or higher than the comparison signal, and outputs an H level signal when one analog input signal to be digitally converted is less than the comparison signal; ,
In a period in which the output of the comparator is at the H level or the L level, the clock generated by the clock generator in the basic block is counted and corresponds to one analog input signal to be converted to digital. A counter for outputting a clock count value,
The control circuit is configured to read the plurality of clock count values from the plurality of analog / digital conversion units and simultaneously generate the plurality of digital output signals for each predetermined period. In addition to overall control of each counter, a period in which the control circuit simultaneously generates the plurality of digital output signals for each fixed period is a non-change period in which the comparison signal does not monotonously increase or monotonously decrease. And controlling the comparison signal generator in the basic block. A multipoint simultaneous high-speed analog / digital converter.
前記制御回路は、アナログ入力信号の領域を、必要とされる分解能に応じて複数の領域に分割し、前記複数の領域のそれぞれに対して前記比較信号の1クロック当たりの単調増加量または単調減少量を個別設定する制御信号を前記基本ブロック内の前記比較信号発生器に対して出力し、
前記比較信号発生器は、前記制御回路から出力された前記制御信号に基づいて、前記複数の領域のそれぞれにおいて必要とされる分解能に応じて、前記単調増加量または前記単調減少量が一定周期内で個別設定された比較信号を出力する
ことを特徴とする多点同時高速アナログ/デジタル変換装置。 The multipoint simultaneous high-speed analog / digital conversion device according to claim 1,
The control circuit divides the area of the analog input signal into a plurality of areas according to a required resolution, and the monotonously increasing amount or the monotonic decreasing per one clock of the comparison signal for each of the plurality of areas. Output a control signal for individually setting the amount to the comparison signal generator in the basic block;
Based on the control signal output from the control circuit, the comparison signal generator determines whether the monotonically increasing amount or the monotonically decreasing amount is within a certain period according to the resolution required in each of the plurality of regions. A multi-point simultaneous high-speed analog / digital conversion device that outputs a comparison signal set individually in.
前記基本ブロックは、前記比較信号発生器の後段に設けられたローパスフィルタを更に有し、
前記比較信号発生器は、前記比較信号として、複数クロックごとに一定値を維持しながら前記単調増加または前記単調減少を行う信号を出力し、
前記ローパスフィルタは、前記比較信号発生器が出力する前記比較信号を、前記複数クロック内のクロックごとに徐々に変化するアナログ比較信号にフィルタリング処理し、前記基本ブロック内の比較器ならびに前記追加ブロック内の比較器のそれぞれに出力する
ことを特徴とする多点同時高速アナログ/デジタル変換装置。 In the multipoint simultaneous high-speed analog / digital conversion device according to claim 1 or 2,
The basic block further includes a low-pass filter provided at a subsequent stage of the comparison signal generator,
The comparison signal generator outputs, as the comparison signal, a signal that performs the monotone increase or the monotone decrease while maintaining a constant value for each of a plurality of clocks,
The low-pass filter filters the comparison signal output from the comparison signal generator into an analog comparison signal that gradually changes for each clock in the plurality of clocks, and the comparator in the basic block and the additional block A multi-point simultaneous high-speed analog / digital converter characterized by output to each of the comparators.
前記計数器は、パッケージ化されたPLDまたはASICで構成され、
前記クロック計数値は、前記PLDまたはASICの内部に設けられたレジスタ領域に置かれ、
前記制御回路は、前記レジスタ領域を一括して読み書きすることで、前記複数のデジタル出力信号を前記一定周期ごとに高速に生成する
ことを特徴とする多点同時高速アナログ/デジタル変換装置。 The multipoint simultaneous high-speed analog / digital conversion device according to any one of claims 1 to 3,
The counter is composed of a packaged PLD or ASIC,
The clock count value is placed in a register area provided in the PLD or ASIC,
The multi-point simultaneous high-speed analog / digital conversion device, wherein the control circuit generates the plurality of digital output signals at high speed for each of the predetermined periods by collectively reading and writing the register area.
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