JP7040572B2 - Delay circuit, count value generation circuit and physical quantity sensor - Google Patents
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Description
本発明は、遅延回路、カウント値生成回路および物理量センサーに関するものである。 The present invention relates to a delay circuit, a count value generation circuit, and a physical quantity sensor.
基準信号（基準クロック）の周波数と被測定信号の周波数との比に対応する信号であるデルタシグマ変調信号を生成する周波数デルタシグマ変調信号出力装置が知られている。 A frequency delta-sigma-modulated signal output device that generates a delta-sigma-modulated signal, which is a signal corresponding to the ratio of the frequency of a reference signal (reference clock) to the frequency of a signal under test, is known.
周波数デルタシグマ変調信号出力装置は、周波数デルタシグマ変調部（以下、「ＦＤＳＭ（Frequency Delta Sigma Modulator）」と言う）を有し、そのＦＤＳＭにより、基準信号を用いて被測定信号を周波数デルタシグマ変調し、デルタシグマ変調信号を生成し、出力する。 The frequency delta sigma modulation signal output device has a frequency delta sigma modulator (hereinafter referred to as "FDSM (Frequency Delta Sigma Modulator)"), and the frequency delta sigma modulation of the signal to be measured using the reference signal by the FDSM. Then, a delta-sigma modulated signal is generated and output.
この周波数デルタシグマ変調信号出力装置では、アイドルトーンと呼ばれる周期的な量子化雑音が発生する。すなわち、ＦＤＳＭの出力信号は、被測定信号のベースバンド信号成分にアイドルトーンが重畳した信号となる。 In this frequency delta-sigma modulation signal output device, periodic quantization noise called idle tone is generated. That is, the output signal of the FDSM is a signal in which an idle tone is superimposed on the baseband signal component of the signal to be measured.
特許文献１には、デルタシグマ変調信号におけるアイドルトーンを抑制するため、電気的に並列に接続された複数のＦＤＳＭを備える周波数デルタシグマ変調信号出力装置が開示されている。この装置では、複数のＦＤＳＭに、互いに位相のずれた被測定信号を入力することにより、各ＦＤＳＭの出力信号に重畳されるアイドルトーンを時間的に分散させる。これにより、デルタシグマ変調信号に重畳されるアイドルトーンに起因する量子化雑音が抑制され、デルタシグマ変調信号のＳＮ比を向上させることができる。なお、特許文献１に記載の装置では、互いに位相のずれた複数の被測定信号を生成するために、その被測定信号の数と同数の遅延素子を設けている。
特許文献１に記載の装置では、位相をずらして生成する被測定信号の数の分だけ、遅延素子と、ＦＤＳＭとを必要とするので、回路規模が大きくなるという問題がある。また、動作周波数を高めることにより精度が向上するが、動作周波数を高めることで消費電力が増大するという問題がある。
The apparatus described in
本発明の目的は、回路規模を小さくすることができる遅延回路、カウント値生成回路および物理量センサーを提供することにある。 An object of the present invention is to provide a delay circuit, a count value generation circuit, and a physical quantity sensor capable of reducing the circuit scale.
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。 The present invention has been made to solve at least a part of the above-mentioned problems, and can be realized as the following form or application example.
本発明の遅延回路は、トリガー信号に基づいて生成される第１の信号と、第２の信号とに基づいて第３の信号を生成する巡回数制御回路と、
複数の遅延素子が電気的に直列に接続され、前記複数の遅延素子の出力のうちのいずれか１つの出力をフィードバックすることでループを形成し、前記第３の信号を初段の前記遅延素子に入力するループ回路と、
ラッチ信号で前記複数の遅延素子の出力値をラッチするラッチ回路と、を備え、
前記第２の信号は、前記複数の遅延素子の出力のうちのいずれかの出力であり、
前記ループ回路は、前記ループの巡回数が規定の巡回数に達すると、前記フィードバックを停止することを特徴とする。
The delay circuit of the present invention includes a cyclic number control circuit that generates a third signal based on a first signal generated based on a trigger signal and a second signal.
A plurality of delay elements are electrically connected in series, and a loop is formed by feeding back the output of any one of the outputs of the plurality of delay elements, and the third signal is sent to the delay element of the first stage. The loop circuit to input and
A latch circuit that latches the output values of the plurality of delay elements with a latch signal is provided.
The second signal is the output of any one of the plurality of delay elements.
The loop circuit is characterized in that the feedback is stopped when the number of cycles of the loop reaches a predetermined number of cycles.
この発明では、回路規模を小さくすることができる。すなわち、ループ回路のループを複数回、巡回させることにより、回路規模を増大させずに、その巡回数倍の機能を発揮することができる。 In the present invention, the circuit scale can be reduced. That is, by cycling the loop of the loop circuit a plurality of times, the function of multiplying the number of cycles can be exhibited without increasing the circuit scale.
本発明の遅延回路では、前記巡回数制御回路は、バイナリカウンターと、マルチプレクサーと、排他的論理和回路と、論理積回路と、を備えていることが好ましい。
これにより、２のべき乗の巡回数を簡易に実現することができる。
In the delay circuit of the present invention, it is preferable that the cyclic number control circuit includes a binary counter, a multiplexer, an exclusive OR circuit, and a AND circuit.
This makes it possible to easily realize the number of cycles of powers of 2.
本発明の遅延回路では、前記複数の遅延素子の出力のうちの所定の前記出力を選択する選択部を備え、
前記ループ回路は、前記選択部により選択された前記出力をフィードバックすることが好ましい。
これにより、遅延量を微細に調整することができる。
The delay circuit of the present invention includes a selection unit that selects a predetermined output among the outputs of the plurality of delay elements.
The loop circuit preferably feeds back the output selected by the selection unit.
Thereby, the delay amount can be finely adjusted.
本発明の遅延回路では、前記ループを１巡するのに要する時間は、前記ラッチ回路のラッチ間隔よりも長いことが好ましい。 In the delay circuit of the present invention, it is preferable that the time required to make one round of the loop is longer than the latch interval of the latch circuit.
これにより、ラッチ回路のラッチ時の位相が３６０°以上進むことが無く、これによって、後段の処理を簡素化することができる。 As a result, the phase of the latch circuit at the time of latching does not advance by 360 ° or more, which can simplify the processing of the subsequent stage.
本発明のカウント値生成回路は、被測定信号で規定されるタイミングで基準クロックをカウントするカウント値生成回路であって、
電気的に並列に接続され、位相の異なる複数の前記被測定信号がそれぞれ入力され、前記基準クロックを用いて、前記複数の被測定信号のレベルの反転を表す反転エッジを検出する複数のカウンターと、
前記複数のカウンターの出力に基づいて、カウント値を生成するカウント値生成部と、
本発明の遅延回路と、を備え、
前記遅延回路により、前記位相の異なる複数の被測定信号を生成することを特徴とする。
The count value generation circuit of the present invention is a count value generation circuit that counts a reference clock at a timing specified by a signal to be measured.
A plurality of counters that are electrically connected in parallel, input a plurality of the measured signals having different phases, and detect an inverted edge representing an inversion of the level of the plurality of measured signals using the reference clock. ,
A count value generator that generates a count value based on the outputs of the plurality of counters,
With the delay circuit of the present invention,
The delay circuit is characterized in that a plurality of measured signals having different phases are generated.
この発明では、回路規模を小さくすることができる。すなわち、ループ回路のループを複数回、巡回させることにより、回路規模を増大させずに、その巡回数倍の機能を発揮することができる。 In the present invention, the circuit scale can be reduced. That is, by cycling the loop of the loop circuit a plurality of times, the function of multiplying the number of cycles can be exhibited without increasing the circuit scale.
また、複数の被測定信号の位相を異ならせるので、複数の基準クロックの位相を異ならせる場合に比べて、消費電力を低減することができる。 Further, since the phases of the plurality of measured signals are different from each other, the power consumption can be reduced as compared with the case where the phases of the plurality of reference clocks are different from each other.
また、各カウンターに互いに位相の異なる被測定信号を入力することにより、アイドルトーンに起因する量子化雑音を抑制することができ、これによって、精度を向上させることができる。 Further, by inputting the measured signals having different phases to each counter, the quantization noise caused by the idle tone can be suppressed, thereby improving the accuracy.
本発明のカウント値生成回路では、前記カウント値は、レシプロカルカウント値であることが好ましい。
これにより、精度を向上させることができる。
In the count value generation circuit of the present invention, the count value is preferably a reciprocal count value.
Thereby, the accuracy can be improved.
本発明の物理量センサーは、物理量を検出する検出部と、
前記検出部から出力された被測定信号が入力される本発明のカウント値生成回路と、を備えることを特徴とする。
The physical quantity sensor of the present invention includes a detection unit that detects a physical quantity and
It is characterized by comprising a count value generation circuit of the present invention in which a signal to be measured output output from the detection unit is input.
この発明では、回路規模を小さくすることができる。すなわち、ループ回路のループを複数回、巡回させることにより、回路規模を増大させずに、その巡回数倍の機能を発揮することができる。 In the present invention, the circuit scale can be reduced. That is, by cycling the loop of the loop circuit a plurality of times, the function of multiplying the number of cycles can be exhibited without increasing the circuit scale.
また、複数の被測定信号の位相を異ならせるので、複数の基準クロックの位相を異ならせる場合に比べて、消費電力を低減することができる。 Further, since the phases of the plurality of measured signals are different from each other, the power consumption can be reduced as compared with the case where the phases of the plurality of reference clocks are different from each other.
また、各カウンターに互いに位相の異なる被測定信号を入力することにより、アイドルトーンに起因する量子化雑音を抑制することができ、これによって、精度を向上させることができる。 Further, by inputting the measured signals having different phases to each counter, the quantization noise caused by the idle tone can be suppressed, thereby improving the accuracy.
本発明の物理量センサーでは、前記物理量は振動に関する物理量であることが好ましい。
これにより、振動に関する物理量を精度良く検出することができる。
In the physical quantity sensor of the present invention, the physical quantity is preferably a physical quantity related to vibration.
As a result, the physical quantity related to vibration can be detected with high accuracy.
以下、本発明の遅延回路、カウント値生成回路および物理量センサーを添付図面に示す実施形態に基づいて詳細に説明する。 Hereinafter, the delay circuit, the count value generation circuit, and the physical quantity sensor of the present invention will be described in detail based on the embodiments shown in the accompanying drawings.
なお、遅延回路の用途は、特に限定されず、遅延回路は、各種の回路や装置に適用することができるが、以下の実施形態では、遅延回路を、レシプロカルカウント値生成回路（カウント値生成回路）に適用した場合を例に挙げて説明する。 The application of the delay circuit is not particularly limited, and the delay circuit can be applied to various circuits and devices. However, in the following embodiments, the delay circuit is a reciprocal count value generation circuit (count value generation circuit). ) Will be described as an example.
＜第１実施形態＞
図１は、本発明のカウント値生成回路の１例であるレシプロカルカウント値生成回路の第１実施形態を示すブロック図である。図２は、図１に示すレシプロカルカウント値生成回路の遅延回路を示すブロック図である。
<First Embodiment>
FIG. 1 is a block diagram showing a first embodiment of a reciprocal count value generation circuit, which is an example of the count value generation circuit of the present invention. FIG. 2 is a block diagram showing a delay circuit of the reciprocal count value generation circuit shown in FIG.
なお、図面には、被測定信号を「Ｆｘ」と記載し、論理積回路５７から出力される被測定信号（ラッチ３１に入力される直前の被測定信号）を「Ｄ」と記載し、ラッチ３１から出力される信号を「Ｓ」と記載する。また、基準クロック（基準信号）を「Ｆｓ」と記載する。また、複数のＤおよび複数のＳは、それぞれ、添え字を付して区別する（他の実施形態の図面も同様）。 In the drawing, the signal to be measured is described as "Fx", the signal to be measured output from the logical product circuit 57 (the signal to be measured immediately before being input to the latch 31) is described as "D", and the latch is described. The signal output from 31 is described as "S". Further, the reference clock (reference signal) is described as "Fs". Further, the plurality of Ds and the plurality of Ss are distinguished by adding a subscript (the same applies to the drawings of other embodiments).
また、以下の説明では、被測定信号の位相を異ならせた信号も「被測定信号」と言う。
また、信号のレベルが「ロー（Ｌｏｗ）」の場合を「０」、信号のレベルが「ハイ（Ｈｉｇｈ）」の場合を「１」とも言う。
Further, in the following description, a signal having a different phase of the measured signal is also referred to as a “measured signal”.
Further, the case where the signal level is "Low" is also referred to as "0", and the case where the signal level is "High" is also referred to as "1".
また、信号の反転には、信号の立ち上がり、すなわち、信号が「０」から「１」になる場合のみを表す場合と、信号の立ち下がり、すなわち、信号が「１」から「０」になる場合のみを表す場合と、信号の立ち上がりおよび立ち下がりの両方、すなわち、信号が「０」から「１」になる場合および信号が「１」から「０」になる場合の両方を表す場合とが含まれる。 Further, the inversion of the signal represents only the rising edge of the signal, that is, the case where the signal changes from "0" to "1", and the falling edge of the signal, that is, the signal changes from "1" to "0". There are cases where only the case is represented and cases where the signal rises and falls, that is, both when the signal changes from "0" to "1" and when the signal changes from "1" to "0". included.
また、信号の反転エッジは、信号のレベルの反転を表す部分であり、前記の通り、信号の反転エッジには、信号の立ち上がりエッジのみを表す場合と、信号の立ち下がりエッジのみを表す場合と、信号の立ち上がりエッジおよび立ち下がりエッジの両方（両エッジ）を表す場合とが含まれる。 Further, the inverting edge of the signal is a portion representing the inverting of the signal level, and as described above, the inverting edge of the signal may represent only the rising edge of the signal or only the falling edge of the signal. , The case of representing both the rising edge and the falling edge (both edges) of the signal is included.
但し、以下の説明では、基準クロック（基準信号）および被測定信号のそれぞれについて、前記のうちの１つを例に挙げて説明を行う。本実施形態では、基準クロックについては、信号の反転は、信号の立ち上がりとし、被測定信号については、信号の反転は、信号の立ち上がりおよび立ち下がりの両方とする。 However, in the following description, each of the reference clock (reference signal) and the signal to be measured will be described by taking one of the above as an example. In the present embodiment, for the reference clock, the inversion of the signal is the rising edge of the signal, and for the signal under test, the inversion of the signal is both the rising edge and the falling edge of the signal.
図１に示すカウント値生成回路の１例であるレシプロカルカウント値生成回路１（レシプロカルカウント値生成装置）は、周波数が既知である基準クロック（基準信号）Ｆｓの周波数と被測定信号Ｆｘの周波数との比に対応する値（または前記値を生成するために用いられる値）であるレシプロカルカウント値（レシプロカルカウント値を示す信号）を生成する回路（装置）である。レシプロカルカウント値生成回路１では、レシプロカルカウント方式を採用しており、被測定信号を動作クロックとして用い、その被測定信号の周波数は、基準クロックの周波数よりも低い。
In the reciprocal count value generation circuit 1 (reciprocal count value generation device), which is an example of the count value generation circuit shown in FIG. 1, the frequency of the reference clock (reference signal) Fs whose frequency is known and the frequency of the measured signal Fx are used. It is a circuit (device) which generates a reciprocal count value (a signal indicating a reciprocal count value) which is a value corresponding to the ratio of (or a value used to generate the above value). The reciprocal count
まず、レシプロカルカウント値生成回路１の概要について、特許請求の範囲に対応させて簡単に説明し、その後で詳細に説明する。
First, the outline of the reciprocal count
カウント値生成回路の１例であるレシプロカルカウント値生成回路１は、被測定信号（Ｆｘ）で規定されるタイミングで基準クロック（Ｆｓ）をカウントする回路（レシプロカルカウント値生成回路）である。このレシプロカルカウント値生成回路１は、電気的に並列に接続され、位相の異なる複数の被測定信号（Ｆｘ）がそれぞれ入力され、基準クロック（Ｆｓ）を用いて、複数の被測定信号（Ｆｘ）のレベルの反転を表す反転エッジを検出する複数のカウンター３と、複数のカウンター３の出力に基づいて、カウント値を生成するカウント値生成部の１例であるレシプロカルカウント値生成部１０と、遅延回路５０とを備えている。遅延回路５０により、位相の異なる複数の被測定信号（Ｆｘ）を生成する。以下、「電気的に接続」を単に「接続」とも言う。
The reciprocal count
このレシプロカルカウント値生成回路１によれば、回路規模を小さくすることができる。すなわち、後述する遅延回路５０のループ回路５８のループを複数回、巡回させることにより、回路規模を増大させずに、その巡回数倍の機能を発揮することができる。
According to this reciprocal count
また、複数の被測定信号の位相を異ならせるので、複数の基準クロックの位相を異ならせる場合に比べて、消費電力を低減することができる。 Further, since the phases of the plurality of measured signals are different from each other, the power consumption can be reduced as compared with the case where the phases of the plurality of reference clocks are different from each other.
また、各カウンターに互いに位相の異なる被測定信号を入力することにより、アイドルトーンに起因する量子化雑音を抑制することができ、これによって、精度を向上させることができる。 Further, by inputting the measured signals having different phases to each counter, the quantization noise caused by the idle tone can be suppressed, thereby improving the accuracy.
また、前述したように、本実施形態では、カウント値生成回路としてレシプロカルカウント値生成回路１を例に挙げて説明するので、カウント値生成部により生成されるカウント値は、レシプロカルカウント値生成部１０により生成されるレシプロカルカウント値である。このため、精度を向上させることができる。以下、具体的に説明する。
Further, as described above, in the present embodiment, the reciprocal count
図１および図２に示すように、レシプロカルカウント値生成回路１は、遅延回路５０と、複数の第１のカウンターの１例である複数のカウンター３と、加算器４と、第２のカウンターの１例であるカウンター５と、乗算器６と、積分器７と、差分演算器８とを備えている。各カウンター３は、電気的に並列に接続されている。なお、カウンター３の数は、複数であれば特に限定されないが、その上限は、例えば、１０００程度とすることができる。
As shown in FIGS. 1 and 2, the reciprocal count
また、各カウンター３と、加算器４と、乗算器６と、積分器７と、差分演算器８とは、入力側から出力側に向って、この順序で接続されている。
Further, each
カウンター３は、本実施形態では、周波数デルタシグマ変調部（以下、「ＦＤＳＭ（Frequency Delta Sigma Modulator）」と言う）で構成されている。
In the present embodiment, the
すなわち、カウンター３は、基準クロック（基準信号）Ｆｓの立ち上がりエッジに同期して被測定信号Ｆｘをラッチして第１データを出力するラッチ３１（第１ラッチ）（図２参照）と、基準クロックの立ち上がりエッジに同期して前記第１データをラッチして第２データを出力するラッチ３２（第２ラッチ）（図１参照）と、前記第１データと前記第２データの排他的論理和を演算して出力データを生成する排他的論理和回路３３（図１参照）とを備えている。なお、ラッチ３１、ラッチ３２としては、それぞれ、例えば、Ｄラッチ等を用いることができ、ラッチ３１およびラッチ３２は、例えば、Ｄフリップフロップ回路等で構成される。
That is, the
また、遅延回路５０は、被測定信号を遅延し、位相の異なる複数の被測定信号を生成する機能を有している。この遅延回路５０については、後で詳述する。
Further, the
また、カウンター５の入力端子には、基準クロックが入力され、カウンター５の出力端子は、乗算器６の一方の入力端子に接続されている。また、カウンター５としては、例えば、フリーランカウンター等を用いることができる。また、加算器４の出力端子は、乗算器６の他方の入力端子に接続されている。
A reference clock is input to the input terminal of the
また、積分器７は、加算器７１と、加算器７１の出力側に電気的に接続されたラッチ７２とを備えている。ラッチ７２としては、例えば、Ｄラッチ等を用いることができる。
Further, the
また、差分演算器８は、ラッチ８１と、減算器８２とを備えている。ラッチ８１の出力端子は、減算器８２のマイナス側の入力端子に接続されている。ラッチ８１としては、例えば、Ｄラッチ等を用いることができる。
Further, the difference calculator 8 includes a
また、積分器７のラッチ７２の出力端子は、差分演算器８の減算器８２のプラス側の入力端子およびラッチ８１の入力端子と、加算器７１の一方の入力端子とに、それぞれ、接続されている。また、乗算器６の出力端子は、加算器７１の他方の入力端子に接続されている。
Further, the output terminal of the
なお、加算器４、乗算器６、積分器７および差分演算器８により、レシプロカルカウント値生成部１０（カウント値生成部）の主要部が構成される。
The
次に、遅延回路５０について説明する。
遅延回路５０は、トリガー信号の１例である被検出信号（Ｆｘ）に基づいて生成される第１の信号と、第２の信号とに基づいて第３の信号を生成する巡回数制御回路５９と、複数の遅延素子５１が電気的に直列に接続され、複数の遅延素子５１の出力のうちのいずれか１つの出力をフィードバックすることでループを形成し、第３の信号を初段の遅延素子５１に入力するループ回路５８と、ラッチ信号の１例であるクロック信号（Ｆｓ）で複数の遅延素子５１の出力値をラッチするラッチ回路３１０とを備えている（図２参照）。第２の信号は、複数の遅延素子５１の出力のうちのいずれかの出力、すなわち、インバーター５３への入力信号（またはインバーター５３の出力信号）である。また、ループ回路５８は、そのループ回路５８のループの巡回数が規定の巡回数に達すると、フィードバックを停止する。このような構成により、回路規模を小さくすることができる。すなわち、ループ回路５８のループを複数回、巡回させることにより、回路規模を増大させずに、その巡回数倍の機能を発揮することができる。なお、排他的論理和回路５６から出力される信号は、第１の信号の１例であり、論理積回路５７から出力される信号は、第３の信号の１例である。
Next, the
The
また、巡回数制御回路５９は、カウンター１１（バイナリカウンター）と、マルチプレクサー５５と、排他的論理和回路５６と、論理積回路５７とを備えている。これにより、２のべき乗の巡回数を簡易に実現することができる。
Further, the cyclic
また、遅延回路５０は、複数の遅延素子５１の出力のうちの所定の出力（以下、「遅延出力」とも言う）を選択する選択部５２０を備えており、ループ回路５８は、選択部５２０により選択された出力をフィードバックする。これにより、遅延量を微細に調整することができる。
Further, the
また、ループ回路５８のループを１巡するのに要する時間は、ラッチ回路３１０のラッチ間隔よりも長い。これにより、ラッチ回路３１０のラッチ時の位相が３６０°以上進むことが無く、これによって、後段の処理を簡素化することができる。以下、具体的に説明する。
Further, the time required to make one cycle of the loop of the
図２に示すように、遅延回路５０は、複数の遅延素子５１と、複数のラッチ３１を有するラッチ回路３１０と、複数のスイッチ５２と、インバーター５３と、カウンター５４と、マルチプレクサー５５と、排他的論理和回路５６と、論理積回路５７（アンド回路）とを備えている。なお、カウンター５４と、マルチプレクサー５５と、排他的論理和回路５６と、論理積回路５７と、各遅延素子５１と、各スイッチ５２と、インバーター５３とにより、ループ回路５８の主要部が構成される。また、カウンター５４と、マルチプレクサー５５と、排他的論理和回路５６と、論理積回路５７とにより、巡回数制御回路５９の主要部が構成される。
As shown in FIG. 2, the
また、各遅延素子５１は、電気的に直列に接続されており、それぞれ、被測定信号を遅延する機能を有している。したがって、各遅延素子５１により、被測定信号は、順次遅延される。また、遅延素子５１としては、本実施形態では、バッファーが用いられている。
Further, the
また、遅延素子５１の数は、ラッチ３１（カウンター３）の数よりも１つ少ない。また、本実施形態では、遅延素子５１の数を３１とし、ラッチ３１の数、すなわち、カウンター３の数を３２とする。なお、各ラッチ３１は、遅延回路５０と各カウンター３とに属するものとする。
Further, the number of
また、各スイッチ５２は、電気的に並列に接続されている。また、スイッチ５２の数は、ラッチ３１（カウンター３）の数と同じである。また、本実施形態では、スイッチ５２の数を３２とする。この３２個のスイッチ５２により、選択部５２０の主要部が構成される。
Further, the
また、カウンター５４としては、特に限定されず、例えば、バイナリカウンター等を用いることができる。このカウンター５４の出力端子は、マルチプレクサー５５の入力端子に接続されている。また、マルチプレクサー５５には、遅延回路繰り返し回数が設定されている。遅延回路繰り返し回数は、遅延回路５０におけるループを巡回させる回数である。本実施形態では、カウンター５４からマルチプレクサー５５に入力されるカウント値は、８ビットの信号で表されており、マルチプレクサー５５は、そのカウンター５４から入力される８ビットの信号の所定のビットの値を出力する。このマルチプレクサー５５が出力する所定のビットは、マルチプレクサー５５のセレクター（Ｓｅｌ）に入力される信号で設定される。本実施形態では、１例として、セレクターで設定されている所定のビットは、２ビットとする。この場合は、遅延回路繰り返し回数は、４回であり、被測定信号の反転をトリガーとしてハイとローが２回出力される。
The
また、排他的論理和回路５６の一方の入力端子には、被測定信号が入力されており、マルチプレクサー５５の出力端子は、排他的論理和回路５６の他方の入力端子に接続されている。
Further, a signal to be measured is input to one input terminal of the exclusive OR
また、排他的論理和回路５６の出力端子は、論理積回路５７の一方の入力端子に接続され、インバーター５３の出力端子は、カウンター５４の入力端子と、論理積回路５７の他方の入力端子とに、それぞれ、接続されている。
Further, the output terminal of the exclusive OR
また、論理積回路５７の出力端子は、複数の遅延素子５１のうちの初段の遅延素子５１の入力端子と、対応するラッチ３１の入力端子と、対応するスイッチ５２とに、それぞれ、接続されている。
Further, the output terminal of the AND
また、各遅延素子５１のそれぞれの出力端子は、対応するラッチ３１の入力端子と、対応するスイッチ５２とに、それぞれ、接続されている。
Further, each output terminal of each
また、被測定信号は、遅延回路５０の排他的論理和回路５６の一方の入力端子と、積分器７の加算器７１のリセット端子と、差分演算器８のラッチ８１のクロック入力端子および減算器８２のクロック入力端子とに、それぞれ、入力されている。
Further, the signal to be measured includes one input terminal of the exclusive
また、基準クロックは、各カウンター３のラッチ３１のクロック入力端子およびラッチ３２のクロック入力端子と、カウンター５の入力端子と、積分器７のラッチ７２のクロック入力端子とに、それぞれ、入力されている。
Further, the reference clock is input to the clock input terminal of the
次に、レシプロカルカウント値生成回路１の動作について説明する。
なお、本実施形態では、１例として、遅延回路繰り返し回数を「４」とした場合について説明する。
Next, the operation of the reciprocal count
In this embodiment, as an example, a case where the number of times the delay circuit is repeated is set to "4" will be described.
図１、図２に示すように、被測定信号（トリガー信号）は、遅延回路５０と、積分器７の加算器７１のリセット端子と、差分演算器８のラッチ８１のクロック入力端子および減算器８２のクロック入力端子とに、それぞれ、入力される。
As shown in FIGS. 1 and 2, the measured signal (trigger signal) includes the
また、ラッチ信号の１例である基準クロックは、遅延回路５０に入力される。そして、基準クロックは、各カウンター３のラッチ３１のクロック入力端子およびラッチ３２のクロック入力端子と、カウンター５の入力端子と、積分器７のラッチ７２のクロック入力端子とに、それぞれ、入力される。
Further, the reference clock, which is an example of the latch signal, is input to the
まず、遅延回路５０の動作について説明する。
図２に示すように、被測定信号は、排他的論理和回路５６の一方の入力端子に入力される。また、初期状態では、例えば、カウンター５４のカウント値出力は「０」であり、マルチプレクサー５５から排他的論理和回路５６の他方の入力端子に入力される信号は、下位２ビット目の値である「０」とする。
First, the operation of the
As shown in FIG. 2, the measured signal is input to one input terminal of the exclusive OR
まず、被測定信号が「１」である場合は、排他的論理和回路５６から信号「１」が出力され、信号「１」が論理積回路５７の一方の入力端子に入力される。なお、排他的論理和回路５６から出力される信号は、第１の信号の１例である。
First, when the signal to be measured is "1", the signal "1" is output from the exclusive OR
また、初期状態では、例えば、論理積回路５７の他方の入力端子に入力される信号は、「１」とする。この場合は、論理積回路５７から信号「１」が出力される。なお、論理積回路５７から出力される信号は、第３の信号の１例である。
Further, in the initial state, for example, the signal input to the other input terminal of the AND
また、複数のスイッチ５２のうちの１つは、オンし（閉じ）、その他は、オフしている（開いている）。このスイッチ５２のオン、オフの選択（いずれのスイッチをオンさせるか）は、図示しない操作部を操作して行うことができる。このスイッチ５２のオン、オフの選択により、ループ回路５８のループを１巡するのに要する時間を設定することができる。すなわち、オンさせるスイッチ５２を選択することより、位相の異なる複数の被測定信号（複数の遅延出力）のうちから所定の被測定信号（遅延出力）が選択され、フィードバックされる。
Further, one of the plurality of
なお、ループ回路５８のループを１巡するのに要する時間は、ラッチ回路３１０のラッチ間隔よりも長く設定することが好ましい。これにより、ラッチ回路３１０のラッチ時の位相が３６０°以上進むことが防止され、これによって、後段の処理を簡素化することができる。
It is preferable that the time required to make one round of the loop of the
次に、論理積回路５７から出力された信号「１」は、複数のスイッチ５２のうちのオンしているスイッチ５２を経由し、インバーター５３で反転して、「０」となり、カウンター５４に入力される。また、論理積回路５７から出力されてインバーター５３に入力される信号は、論理積回路５７とインバーター５３との間に配置されている遅延素子５１により遅延され、その遅延量は、遅延素子５１の数に応じた値となる。なお、インバーター５３で反転してなる信号は、第２の信号の１例である。
Next, the signal "1" output from the AND
次に、カウンター５４は、カウントを行い、そのカウント値を８ビットの信号でマルチプレクサー５５に出力するが、カウンター５４に入力される信号は、「０」であるため、カウント値は、「０」である。
Next, the
マルチプレクサー５５は、入力された信号の下位２ビット目の値を出力するので、ここでは、排他的論理和回路５６の他方の入力端子に、信号「０」を出力する。これにより、排他的論理和回路５６から信号「１」が出力され、論理積回路５７の一方の入力端子に入力される。
Since the
また、インバーター５３から出力された信号「０」は、論理積回路５７の他方の入力端子に入力される。これにより、論理積回路５７から信号「０」が出力される。
Further, the signal "0" output from the
次に、論理積回路５７から出力された信号「０」は、複数のスイッチ５２のうちのオンしているスイッチ５２を経由し、インバーター５３で反転して、「１」となり、カウンター５４に入力される。カウンター５４は、カウントを行い、カウント値「１」を８ビットの信号でマルチプレクサー５５に出力する。
Next, the signal "0" output from the AND
マルチプレクサー５５は、入力された信号の下位２ビット目の値、すなわち、信号「０」を出力する。これにより、排他的論理和回路５６から信号「１」が出力され、論理積回路５７の一方の入力端子に入力される。
The
また、インバーター５３から出力された信号「１」は、論理積回路５７の他方の入力端子に入力される。これにより、論理積回路５７から信号「１」が出力される。
Further, the signal "1" output from the
次に、論理積回路５７から出力された信号「１」は、複数のスイッチ５２のうちのオンしているスイッチ５２を経由し、インバーター５３で反転して、「０」となり、カウンター５４に入力される。カウンター５４は、カウントを行なうが、カウンター５４に入力される信号は、「０」であるため、カウント値は、「１」のまま変化しない。すなわち、カウンター５４は、カウント値「１」を８ビットの信号でマルチプレクサー５５に出力する。
Next, the signal "1" output from the AND
マルチプレクサー５５は、入力された信号の下位２ビット目の値、すなわち、信号「０」を出力する。これにより、排他的論理和回路５６から信号「１」が出力され、論理積回路５７の一方の入力端子に入力される。
The
また、インバーター５３から出力された信号「０」は、論理積回路５７の他方の入力端子に入力される。これにより、論理積回路５７から信号「０」が出力される。
Further, the signal "0" output from the
次に、論理積回路５７から出力された信号「０」は、複数のスイッチ５２のうちのオンしているスイッチ５２を経由し、インバーター５３で反転して、「１」となり、カウンター５４に入力される。カウンター５４は、カウントを行い、カウント値「２」を８ビットの信号でマルチプレクサー５５に出力する。
Next, the signal "0" output from the AND
マルチプレクサー５５は、入力された信号の下位２ビット目の値、すなわち、信号「１」を出力する。これにより、排他的論理和回路５６から信号「０」が出力される。以上で、ループ回路５８のループの巡回数が、規定の巡回数である「４」となり、被測定信号（遅延出力）のフィードバックを停止し、動作を終了する。
The
なお、本実施形態では、遅延回路５０は、遅延回路繰り返し回数が、２のべき乗のいずれかの値に設定可能に構成されているが、これに限らず、任意の値に設定可能に構成してもよい。
In the present embodiment, the
一方、ループ回路５８のループを巡回している間は、論理積回路５７から出力される被測定信号は、複数のカウンター３のうちの所定（初段）のカウンター３のラッチ３１の入力端子と、複数の遅延素子５１のうちの初段の遅延素子５１の入力端子とに、それぞれ、入力される。また、被測定信号は、前述したように各遅延素子５１で遅延され、別の各カウンター３のラッチ３１の入力端子に入力される。
On the other hand, while circling the loop of the
これにより、各カウンター３のラッチ３１の入力端子には、周波数が同一で位相の異なる被測定信号（Ｄ０～Ｄ３１）が入力される。ループ回路５８のループを１回、巡回させることにより、周波数が同一で位相の異なる３２個の被測定信号が得られる。また、本実施形態では、ループ回路５８のループを４回、巡回させることにより、周波数が同一で位相の異なる１２８個（半周期を１個とした場合の個数）の被測定信号が得られる。なお、遅延回路繰り返し回数は、前述したように任意に設定することが可能であり、ループ回路５８のループをＮ回（Ｎは、１以上の整数）、巡回させることにより、周波数が同一で位相の異なる（３２×Ｎ）個の被測定信号が得られる。
As a result, the measured signals (D0 to D31) having the same frequency but different phases are input to the input terminals of the
各カウンター３では、それぞれ、ラッチ３１は、基準クロックの立ち上がりエッジに同期して被測定信号をラッチして第１データを出力し、ラッチ３２は、基準クロックの立ち上がりエッジに同期して前記第１データをラッチして第２データを出力し、排他的論理和回路３３は、前記第１データと前記第２データの排他的論理和を演算して出力データを生成し、出力する。なお、基準クロックの立ち上がりエッジは、ラッチ信号の１例である。すなわち、排他的論理和回路３３は、基準クロックが１周期推移する間の被測定信号の反転回数が偶数であれば「０」、奇数であれば「１」を出力する。これにより、各カウンター３からは、被測定信号の立ち上がりおよび立ち下がりに対応してそれぞれ「１」が出力され、その他は「０」が出力される。
At each
各カウンター３から出力された信号は、それぞれ、加算器４に入力される。加算器４は、各カウンター３から出力された信号が示す数値を加算し、出力する。
The signals output from each
また、カウンター５は、基準クロックをカウントし、その基準クロックのカウント値を出力する。
Further, the
次に、乗算器６は、加算器４から出力された数値と、カウンター５から出力されたカウント値とを乗算し、その乗算値を出力する。
Next, the multiplier 6 multiplies the numerical value output from the
次に、積分器７では、加算器７１は、現在の乗算値と、ラッチ７２にラッチされている１つ前の乗算値とを加算し、出力する。この出力は、積算されたレシプロカルカウント値の総和である。
Next, in the
次に、差分演算器８では、減算器８２は、現在の積分器７から出力された信号が示す値から、ラッチ８１にラッチされている１つ前の信号が示す値を減算し、出力する。この出力は、レシプロカルカウント値の総和である。このレシプロカルカウント値の総和をカウンター３の数で除算すると、１つのカウンター３に対応するレシプロカルカウント値が得られる。
Next, in the difference calculator 8, the
ここで、本実施形態におけるレシプロカルカウント値は、複数のカウンター３の１つ分の出力に相当する値であり、被測定信号の立ち上がりエッジと立ち下がりエッジとの間に含まれる基準クロックの立ち上がりエッジの数である。
Here, the reciprocal count value in the present embodiment is a value corresponding to the output of one of the plurality of
また、レシプロカルカウント値の総和は、すべてのカウンター３の出力から得られたレシプロカルカウント値を合計した値である。
The sum of the reciprocal count values is the sum of the reciprocal count values obtained from the outputs of all the
また、本発明におけるレシプロカルカウント値とは、本実施形態における狭義のレシプロカルカウント値に限らず、レシプロカルカウント値の総和、積算されたレシプロカルカウント値、積算されたレシプロカルカウント値の総和等を含む。 Further, the reciprocal count value in the present invention is not limited to the reciprocal count value in the narrow sense in the present invention, and includes the total sum of the reciprocal count values, the integrated reciprocal count value, the total sum of the integrated reciprocal count values, and the like.
以降の動作については詳細な説明を省略するが、例えば、差分演算器８の出力側にローパスフィルター（フィルター）（図示せず）を設け、そのローパスフィルターで、差分演算器８から出力された信号に対して処理を行う。これにより、ローパスフィルターで、所定の遮断周波数以上の周波数成分が遮断または低減される。また、例えば、移動平均フィルター等を設けてもよい。 Although detailed description of the subsequent operations will be omitted, for example, a low-pass filter (filter) (not shown) is provided on the output side of the difference calculator 8, and the signal output from the difference calculator 8 by the low-pass filter. Is processed. As a result, the low-pass filter cuts off or reduces frequency components above the predetermined cutoff frequency. Further, for example, a moving average filter or the like may be provided.
また、以上では、遅延回路５０の遅延回路繰り返し回数を「４」とした場合について説明したが、遅延回路繰り返し回数をより多くすることで、精度を向上させることができる。すなわち、同等の回路規模の回路に比べて、精度を高くすることができる。
Further, in the above, the case where the delay circuit repeat count of the
以上説明したように、レシプロカルカウント値生成回路１によれば、複数の被測定信号の位相を異ならせるので、周波数の高い複数の基準クロックの位相を異ならせる場合に比べて、消費電力を低減することができる。
As described above, according to the reciprocal count
また、各カウンター３に互いに位相の異なる被測定信号を入力することにより、アイドルトーンに起因する量子化雑音を抑制することができる。これにより、精度を向上させることができる。
Further, by inputting the measured signals having different phases to each
また、不感期間無く漏れずにカウントすることができ、１次のノイズシェーピング効果が得られ、ノイズを高周波側に効果的にシフトすることができる。これによって、例えば、出力側にローパスフィルターを設けることにより、ノイズ成分を低減することができ、精度を向上させることができる。また、例えば、出力側に移動平均フィルターを設ける場合、その移動平均フィルターの構成や移動平均フィルター処理を簡素化することができる。 In addition, it is possible to count without omission without a dead period, a first-order noise shaping effect can be obtained, and noise can be effectively shifted to the high frequency side. Thereby, for example, by providing a low-pass filter on the output side, the noise component can be reduced and the accuracy can be improved. Further, for example, when a moving average filter is provided on the output side, the configuration of the moving average filter and the moving average filter processing can be simplified.
また、遅延回路５０を設けることにより、同等の精度を達成する場合において、回路規模を小さくすることができる。すなわち、ループ回路５８のループを複数回、巡回させることにより、回路規模を増大させずに、その巡回数倍の機能を発揮することができる。
Further, by providing the
また、以下に変形例を説明する。
（１）カウンター３およびカウンター５としては、それぞれ、前記の構成に限定されず、他の構成のカウンターを用いることができる。他のカウンターとしては、例えば、リプルカウンター等が挙げられる。
Further, a modified example will be described below.
(1) The
（２）被測定信号の周波数は、基準クロックの周波数よりも高くてもよい。
（３）差分演算器８（エッジ検出数演算回路）よりも後段（出力側）の回路については、動作クロックとして、基準クロックを用いてもよく、また、被測定信号を用いてもよい。
(2) The frequency of the signal under test may be higher than the frequency of the reference clock.
(3) For the circuit in the stage (output side) after the difference calculator 8 (edge detection number calculation circuit), a reference clock may be used as the operation clock, or a signal to be measured may be used.
（３－１）差分演算器８（エッジ検出数演算回路）よりも後段の回路について、動作クロックとして基準クロックを用いる。 (3-1) A reference clock is used as the operation clock for the circuit after the difference calculator 8 (edge detection number calculation circuit).
これにより、被測定信号の周波数よりも基準クロックの周波数の方が高い場合、処理を分散させつつ、適確に時間内に演算を終了させることができる。 As a result, when the frequency of the reference clock is higher than the frequency of the signal to be measured, the calculation can be appropriately completed in time while distributing the processing.
（３－２）差分演算器８（エッジ検出数演算回路）よりも後段の回路について、動作クロックとして被測定信号を用いる。 (3-2) The measured signal is used as the operation clock for the circuit after the difference calculator 8 (edge detection number calculation circuit).
これにより、被測定信号の周波数よりも基準クロックの周波数の方が低い場合、低周波数のクロックでのパイプライン処理により消費電力を低減することができる。 As a result, when the frequency of the reference clock is lower than the frequency of the signal to be measured, the power consumption can be reduced by the pipeline processing with the low frequency clock.
＜第２実施形態＞
図３は、本発明のカウント値生成回路の１例であるレシプロカルカウント値生成回路の第２実施形態を示すブロック図である。図４は、図３に示すレシプロカルカウント値生成回路の遅延回路を示すブロック図である。図５は、図３に示すレシプロカルカウント値生成回路の動作を説明するためのタイミングチャートである。なお、図３では、回路中のバスを太線で示す（他の図も同様）。
<Second Embodiment>
FIG. 3 is a block diagram showing a second embodiment of the reciprocal count value generation circuit, which is an example of the count value generation circuit of the present invention. FIG. 4 is a block diagram showing a delay circuit of the reciprocal count value generation circuit shown in FIG. FIG. 5 is a timing chart for explaining the operation of the reciprocal count value generation circuit shown in FIG. In FIG. 3, the bus in the circuit is shown by a thick line (the same applies to other figures).
なお、図面には、位相の異なる各被測定信号を区別するために、「Ｆｘ」に、添え字（０、１、・・・、３１）を付す（他の実施形態の図面も同様）。また、基準クロックを「Ｆｓ」と記載し、基準クロックの立ち上がりエッジに同期したパルスおよび基準クロックの立ち下がりエッジに同期したパルスを有するパルス信号を「Ｐ」と記載する（他の実施形態の図面も同様）。 In the drawings, subscripts (0, 1, ..., 31) are added to "Fx" in order to distinguish the signals to be measured having different phases (the same applies to the drawings of other embodiments). Further, the reference clock is described as "Fs", and a pulse signal having a pulse synchronized with the rising edge of the reference clock and a pulse synchronized with the falling edge of the reference clock is described as "P" (drawings of other embodiments). The same applies).
以下、第２実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。 Hereinafter, the second embodiment will be described mainly on the differences from the above-described embodiment, and the description thereof will be omitted for the same matters.
なお、第２実施形態では、基準クロックおよび被測定信号のそれぞれについて、信号の反転は、信号の立ち上がりおよび立ち下がりの両方とする。 In the second embodiment, for each of the reference clock and the signal to be measured, the signal inversion is both the rising edge and the falling edge of the signal.
すなわち、第２実施形態では、カウンター３（第１のカウンター）は、基準クロック（Ｆｓ）の立ち上がりエッジおよび立ち下がりエッジを用いて、反転エッジの検出を行い、カウンター１１（第２のカウンター）は、基準クロック（Ｆｓ）の立ち上がりエッジおよび立ち下がりエッジを用いて、基準クロック（Ｆｓ）のカウントを行う。 That is, in the second embodiment, the counter 3 (first counter) detects the inverted edge using the rising edge and the falling edge of the reference clock (Fs), and the counter 11 (second counter) detects the inverted edge. , The reference clock (Fs) is counted using the rising edge and the falling edge of the reference clock (Fs).
これにより実効的に２倍の周波数をカウントすることになり、ＳＮ比を向上させることができる。 As a result, the frequency is effectively doubled, and the SN ratio can be improved.
より詳細には、第２実施形態のレシプロカルカウント値生成回路１は、基準クロック（Ｆｓ）の立ち上がりおよび立ち下がりを検出し、基準クロック（Ｆｓ）の立ち上がりおよび立ち下がりに同期するパルス信号（Ｐ）を生成する検出回路の１例であるエッジ検出部９を備えている。そして、カウンター３（第１のカウンター）は、エッジ検出部９で生成されたパルス信号（Ｐ）を用いて、反転エッジの検出を行い、カウンター１１（第２のカウンター）は、エッジ検出部９で生成されたパルス信号（Ｐ）を用いて、基準クロック（Ｆｓ）のカウントを行う。
More specifically, the reciprocal count
これにより、簡易な構成で実効的に２倍の周波数をカウントすることになり、ＳＮ比を向上させることができる。以下、具体的に説明する。 As a result, the frequency can be effectively doubled with a simple configuration, and the SN ratio can be improved. Hereinafter, a specific description will be given.
図３および図４に示すように、第２実施形態のレシプロカルカウント値生成回路１は、エッジ検出部９と、第２のカウンターの１例であるカウンター１１と、遅延回路５０と、複数の第１のカウンターの１例である複数のカウンター３と、複数のラッチ１３と、複数のラッチ１４と、加算器４とを備えている。各カウンター３は、電気的に並列に接続されている。
As shown in FIGS. 3 and 4, the reciprocal count
また、エッジ検出部９と、カウンター１１と、各ラッチ１４と、加算器４とは、入力側から出力側に向って、この順序で接続されている。
Further, the edge detection unit 9, the
また、エッジ検出部９は、遅延素子９１と、排他的論理和回路９２とを備えている。遅延素子９１の出力端子は、排他的論理和回路９２の一方の入力端子に接続されている。また、遅延素子９１としては、本実施形態では、バッファーが用いられている。
Further, the edge detection unit 9 includes a
このエッジ検出部９の出力端子は、カウンター１１の入力端子に接続され、カウンター１１の出力端子は、各ラッチ１４の入力端子に接続されている。そして、ラッチ１４の出力端子は、加算器４の入力端子に接続されている。また、カウンター１１としては、例えば、アップカウンター等を用いることができる。
The output terminal of the edge detection unit 9 is connected to the input terminal of the
また、エッジ検出部９の出力端子は、各カウンター３のラッチ３１のクロック入力端子およびラッチ３２のクロック入力端子と、各ラッチ１３のクロック入力端子とに、それぞれ、接続されている。また、各ラッチ１３の出力端子は、各ラッチ１４のクロック入力端子に接続されている。
Further, the output terminal of the edge detection unit 9 is connected to the clock input terminal of the
また、各カウンター３の出力端子は、それぞれ、そのカウンター３に対応するラッチ１３の入力端子に接続されている。また、各ラッチ１３の出力端子は、それぞれ、そのラッチ１３に対応するラッチ１４のクロック入力端子に接続されている。また、ラッチ１３およびラッチ１４としては、それぞれ、例えば、Ｄラッチ等を用いることができる。
Further, the output terminal of each
図４に示すように、遅延回路５０は、複数の遅延素子５１と、複数のラッチ３１と、複数のスイッチ５２と、インバーター５３と、カウンター５４と、マルチプレクサー５５と、排他的論理和回路５６と、論理積回路５７とを備えている。遅延回路５０については、第１実施形態と同様であるので、その説明は省略する。
As shown in FIG. 4, the
また、被測定信号は、遅延回路５０の排他的論理和回路５６の一方の入力端子に入力されている。
Further, the measured signal is input to one input terminal of the exclusive OR
また、基準クロックは、エッジ検出部９の排他的論理和回路９２の一方の入力端子に接続されている遅延素子９１の入力端子と、排他的論理和回路９２の他方の入力端子とに、それぞれ、入力されている。
Further, the reference clock is used for the input terminal of the
次に、レシプロカルカウント値生成回路１の動作について説明する。
なお、遅延回路５０の動作については、第１実施形態と同様であるので、その説明は省略する。
Next, the operation of the reciprocal count
Since the operation of the
図３、図４に示すように、被測定信号は、遅延回路５０の排他的論理和回路５６の一方の入力端子に入力される。また、基準クロックは、エッジ検出部９の排他的論理和回路９２の一方の入力端子に接続されている遅延素子９１の入力端子と、排他的論理和回路９２の他方の入力端子とに、それぞれ、入力される。
As shown in FIGS. 3 and 4, the signal to be measured is input to one input terminal of the exclusive OR
そして、遅延回路５０から各カウンター３のラッチ３１の入力端子に、それぞれ、周波数が同一で位相の異なる被測定信号が入力される（図５参照）。
Then, the measured signals having the same frequency but different phases are input from the
また、エッジ検出部９では、基準クロック（Ｆｓ）の立ち上がりエッジおよび立ち下がりエッジが検出される。すなわち、エッジ検出部９は、基準クロック（Ｆｓ）の立ち上がりエッジに同期したパルスおよび基準クロック（Ｆｓ）の立ち下がりエッジに同期したパルスを有するパルス信号（Ｐ）を出力する。このパルス信号（Ｐ）は、ラッチ信号の１例である。 Further, the edge detection unit 9 detects the rising edge and the falling edge of the reference clock (Fs). That is, the edge detection unit 9 outputs a pulse signal (P) having a pulse synchronized with the rising edge of the reference clock (Fs) and a pulse synchronized with the falling edge of the reference clock (Fs). This pulse signal (P) is an example of a latch signal.
また、エッジ検出部９から出力されたパルス信号（Ｐ）は、カウンター１１に入力され、カウンター１１は、エッジ検出部９から出力されるパルス信号（Ｐ）のパルスをカウントし、そのパルスのカウント値を出力する。
Further, the pulse signal (P) output from the edge detection unit 9 is input to the
また、パルス信号（Ｐ）は、各カウンター３のラッチ３１のクロック入力端子およびラッチ３２のクロック入力端子と、ラッチ１３のクロック入力端子とに、それぞれ、入力される。
Further, the pulse signal (P) is input to the clock input terminal of the
また、各カウンター３では、それぞれ、ラッチ３１は、基準クロックの立ち上がりエッジ（エッジ検出部９から出力されたパルス信号のパルスの立ち上がりエッジ）に同期して被測定信号（Ｆｘ０～Ｆｘ３１）をラッチして第１データを出力し、ラッチ３２は、基準クロックの立ち上がりエッジに同期して前記第１データをラッチして第２データを出力し、排他的論理和回路３３は、前記第１データと前記第２データの排他的論理和を演算して出力データを生成し、出力する。また、各カウンター３では、それぞれ、ラッチ３１は、基準クロックの立ち下がりエッジに同期して被測定信号をラッチして第１データを出力し、ラッチ３２は、基準クロックの立ち下がりエッジに同期して前記第１データをラッチして第２データを出力し、排他的論理和回路３３は、前記第１データと前記第２データの排他的論理和を演算して出力データを生成し、出力する。すなわち、各カウンター３からは、被測定信号の立ち上がりおよび立ち下がりに対応してそれぞれ「１」が出力され、その他は「０」が出力される。
Further, in each
また、各カウンター３から出力された信号は、それぞれ、ラッチ１３により、基準クロックの立ち上がりエッジおよび立ち下がりエッジに同期してラッチされ、出力される。
Further, the signals output from each
また、カウンター１１から出力されたカウント値は、各ラッチ１４に入力される。各ラッチ１４は、それぞれ、ラッチ１３から出力された信号の立ち上がりエッジに同期して前記カウント値をラッチし、出力する。
Further, the count value output from the
図５に示す例では、各カウンター３のうちの所定のカウンター３のラッチ１４から出力されたカウント値は、被測定信号の立ち上がりで、「６」、立ち下がりで、「３４」である。すなわち、このカウンター３のみに着目すると、積算されたレシプロカルカウント値は、「６」と「３４」であり、レシプロカルカウント値は、２８（＝３４－６）である。
In the example shown in FIG. 5, the count value output from the
また、他のカウンター３のラッチ１４から出力されたカウント値は、被測定信号の立ち上がりで、「７」、立ち下がりで、「３４」である。すなわち、このカウンター３のみに着目すると、積算されたレシプロカルカウント値は、「７」と「３４」であり、レシプロカルカウント値は、２７（＝３４－７）である。
The count value output from the
また、他のカウンター３のラッチ１４から出力されたカウント値は、被測定信号の立ち上がりで、「７」、立ち下がりで、「３５」である。すなわち、このカウンター３のみに着目すると、積算されたレシプロカルカウント値は、「７」と「３５」であり、レシプロカルカウント値は、２８（＝３５－７）である。
The count value output from the
また、他のカウンター３のラッチ１４から出力されたカウント値は、被測定信号の立ち上がりで、「１０」、立ち下がりで、「３７」である。すなわち、このカウンター３のみに着目すると、積算されたレシプロカルカウント値は、「１０」と「３７」であり、レシプロカルカウント値は、２７（＝３７－１０）である。
The count value output from the
次に、加算器４は、各ラッチ１４から出力されたカウント値を加算し、出力する。この出力は、積算されたレシプロカルカウント値の総和である。
Next, the
ここで、本実施形態におけるレシプロカルカウント値は、複数のカウンター３のうちの１つの出力に相当する値であり、被測定信号の立ち上がりエッジと立ち下がりエッジとの間に含まれる基準クロックの立ち上がりエッジおよび立ち下がりエッジの数である。
Here, the reciprocal count value in the present embodiment is a value corresponding to the output of one of the plurality of
また、レシプロカルカウント値の総和は、すべてのカウンター３の出力から得られた前記レシプロカルカウント値を合計した値である。
The sum of the reciprocal count values is the sum of the reciprocal count values obtained from the outputs of all the
以降の動作については詳細な説明を省略するが、例えば、現在の積算されたレシプロカルカウント値の総和と、１つ前の積算されたレシプロカルカウント値の総和との差を求め、出力する。この出力は、レシプロカルカウント値の総和である。なお、レシプロカルカウント値の総和を求める方法としては、この方法に限定されず、他の方法を用いてもよい。また、第１実施形態で説明したように、例えば、ローパスフィルター、移動平均フィルター等のフィルター等を設けてもよい。 Although detailed description of the subsequent operations will be omitted, for example, the difference between the total sum of the current integrated reciprocal count values and the sum of the previous integrated reciprocal count values is obtained and output. This output is the sum of the reciprocal count values. The method for obtaining the sum of the reciprocal count values is not limited to this method, and other methods may be used. Further, as described in the first embodiment, for example, a filter such as a low-pass filter or a moving average filter may be provided.
以上のような第２実施形態によっても、前述した実施形態と同様の効果を発揮することができる。 The second embodiment as described above can also exert the same effect as the above-described embodiment.
また、第２実施形態では、被測定信号だけでなく、基準クロックについても、信号の反転を、信号の立ち上がりおよび立ち下がりの両方と規定しているので、さらに精度を向上させることができる。 Further, in the second embodiment, not only the signal to be measured but also the reference clock is defined as the inversion of the signal as both the rising edge and the falling edge of the signal, so that the accuracy can be further improved.
＜第３実施形態＞
図６は、本発明のカウント値生成回路の１例であるレシプロカルカウント値生成回路１の第３実施形態を示すブロック図である。
<Third Embodiment>
FIG. 6 is a block diagram showing a third embodiment of the reciprocal count
以下、第３実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。 Hereinafter, the third embodiment will be described mainly on the differences from the above-described embodiment, and the description thereof will be omitted for the same matters.
なお、第３実施形態では、基準クロックおよび被測定信号のそれぞれについて、信号の反転は、信号の立ち上がりおよび立ち下がりの両方とする。 In the third embodiment, for each of the reference clock and the signal to be measured, the signal inversion is both the rising edge and the falling edge of the signal.
図６に示すように、第３実施形態のレシプロカルカウント値生成回路１は、エッジ検出部９と、遅延回路５０と、第２のカウンターの１例であるカウンター１１と、ラッチ１８と、複数の第１のカウンターの１例であるカウンター３０（図示は１つ）と、複数のラッチ１７（図示は１つ）と、数え上げ部１９と、乗算器２５と、カウンター２０と、ラッチ２４と、ラッチ２６と、加算器２７とを備えている。エッジ検出部９および遅延回路５０については、それぞれ、第１実施形態または第２実施形態と同様であるので、その説明は省略する。
As shown in FIG. 6, the reciprocal count
本実施形態では、カウンター３０は、第２実施形態の３２個分のカウンター３と同様であり、１個で、３２個分のカウンター３を示している（３２個分のカウンター３の機能を有している）。
In the present embodiment, the
すなわち、ラッチ３２は、第２実施形態の３２個分のラッチ３２と同様であり、１個で、３２個分のラッチ３２を示している。なお、３２個のラッチ３１は、図４に示されている。
That is, the
同様に、排他的論理和回路３３０は、第２実施形態の３２個分の排他的論理和回路３３と同様であり、１個で、３２個分の排他的論理和回路３３を示している。
Similarly, the exclusive OR
同様に、ラッチ１７は、第２実施形態の３２個分のラッチ１４と同様であり、１個で、３２個分のラッチ１４を示している。したがって、カウンター３０およびラッチ１７については、その説明は省略する。
Similarly, the
また、カウンター３０と、ラッチ１７と、数え上げ部１９と、乗算器２５と、加算器２７とは、入力側から出力側に向って、この順序で接続されている。また、数え上げ部１９は、「１」ビットの数え上げを行う機能を有している。
Further, the
また、エッジ検出部９と、カウンター１１と、ラッチ１８と、乗算器２５とは、入力側から出力側に向って、この順序で接続されている。
Further, the edge detection unit 9, the
また、カウンター２０と、ラッチ２４とは、入力側から出力側に向って、この順序で接続されている。
Further, the
また、カウンター２０は、ラッチ２１、ラッチ２２および排他的論理和回路２３を備えており、前記第１実施形態および第２実施形態のカウンター３と同様に構成されている。そして、被測定信号は、このカウンター２０のラッチ２１の入力端子に入力されている。
Further, the
また、前記ラッチ１７、ラッチ１８、ラッチ２１、ラッチ２２およびラッチ２６としては、それぞれ、例えば、Ｄラッチ等を用いることができる。
Further, as the
また、エッジ検出部９の出力端子は、カウンター３０の各ラッチ３１のクロック入力端子および各ラッチ３２のクロック入力端子と、カウンター１１の入力端子と、ラッチ１８のクロック入力端子と、ラッチ２６のクロック入力端子と、各ラッチ１７のクロック入力端子と、カウンター２０のラッチ２１のクロック入力端子およびラッチ２２のクロック入力端子と、ラッチ２４のクロック入力端子とに、それぞれ、接続されている（図４、図６参照）。
Further, the output terminals of the edge detection unit 9 are the clock input terminal of each
また、エッジ検出部９の出力端子は、カウンター３０の第２実施形態の各ラッチ３１に相当する図示しない各ラッチのクロック入力端子および各ラッチ３２のクロック入力端子と、カウンター１１の入力端子と、ラッチ１８のクロック入力端子と、ラッチ２６のクロック入力端子と、各ラッチ１７のクロック入力端子と、カウンター２０のラッチ２１のクロック入力端子およびラッチ２２のクロック入力端子と、ラッチ２４のクロック入力端子とに、それぞれ、接続されている。
Further, the output terminals of the edge detection unit 9 include a clock input terminal of each latch (not shown) corresponding to each
また、乗算器２５の出力端子は、加算器２７の一方の入力端子に接続されている。また、加算器２７の出力端子は、ラッチ２６の入力端子に接続され、ラッチ２６の出力端子は、加算器２７の他方の入力端子に接続されている。また、ラッチ２４の出力端子は、加算器２７のリセット端子に接続されている。
Further, the output terminal of the
また、被測定信号は、遅延回路５０の排他的論理和回路５６の一方の入力端子に入力されている（図４参照）。
Further, the signal to be measured is input to one input terminal of the exclusive OR
また、基準クロックは、エッジ検出部９の排他的論理和回路９２の一方の入力端子に接続されている遅延素子９１の入力端子と、排他的論理和回路９２の他方の入力端子とに、それぞれ、入力されている。
Further, the reference clock is used for the input terminal of the
次に、レシプロカルカウント値生成回路１の動作について説明する。
図６に示すように、途中までは、第２実施形態と同様であり、カウンター３０の排他的論理和回路３３０からは、被測定信号の立ち上がりおよび立ち下がりに対応してそれぞれ「１」が出力され、その他は「０」が出力される。
Next, the operation of the reciprocal count
As shown in FIG. 6, it is the same as the second embodiment up to the middle, and “1” is output from the exclusive OR
また、エッジ検出部９から出力され、基準クロックの立ち上がりエッジに同期したパルスおよび基準クロックの立ち下がりエッジに同期したパルスを有するパルス信号は、カウンター１１と、ラッチ１８のクロック入力端子と、ラッチ２６のクロック入力端子と、ラッチ１７のクロック入力端子と、カウンター２０のラッチ２１のクロック入力端子およびラッチ２２のクロック入力端子と、ラッチ２４のクロック入力端子とに、それぞれ、入力される。
Further, the pulse signal output from the edge detection unit 9 and having a pulse synchronized with the rising edge of the reference clock and a pulse synchronized with the falling edge of the reference clock includes the
また、カウンター３０から出力された信号は、それぞれ、ラッチ１７により、基準クロックの立ち上がりエッジ（エッジ検出部９から出力されたパルス信号のパルスの立ち上がりエッジ）に同期してラッチされ、出力される。
Further, each of the signals output from the
次に、数え上げ部１９は、カウンター３０から出力された信号の「１」ビットの数え上げを行う。すなわち、カウンター１１の各カウント値のときのカウンター３０から出力された信号の「１」の数を数える。
Next, the
また、カウンター１１から出力されたカウント値は、ラッチ１８に入力される。ラッチ１８は、基準クロックの立ち上がりエッジ（エッジ検出部９から出力されたパルス信号のパルスの立ち上がりエッジ）に同期して前記カウント値をラッチし、出力する。
Further, the count value output from the
次に、乗算器２５は、数え上げ部１９から出力された数値と、ラッチ１８から出力されたカウンター１１のカウント値とを乗算し、その乗算値を出力する。この乗算値は、加算器２７の一方の入力端子に入力される。
Next, the
また、カウンター２０では、ラッチ２１は、基準クロックの立ち上がりエッジ（エッジ検出部９から出力されたパルス信号のパルスの立ち上がりエッジ）に同期して被測定信号をラッチして第１データを出力し、ラッチ２２は、基準クロックの立ち上がりエッジおよび立ち下がりエッジに同期して前記第１データをラッチして第２データを出力し、排他的論理和回路２３は、前記第１データと前記第２データの排他的論理和を演算して出力データを生成し、出力する。すなわち、カウンター２０からは、被測定信号の立ち上がりおよび立ち下がりに対応してそれぞれ「１」が出力され、その他は「０」が出力される。
Further, in the
カウンター２０から出力された信号は、ラッチ２４により、基準クロックの立ち上がりエッジおよび立ち下がりエッジに同期してラッチされ、出力され、加算器２７のリセット端子に入力される。
The signal output from the
乗算器２５から出力された乗算値は、加算器２７の一方の入力端子に入力される。また、加算器２７の出力は、ラッチ２６により、基準クロックの立ち上がりエッジおよび立ち下がりエッジに同期してラッチされ、出力され、加算器２７の他方の入力端子に入力される。
The multiplication value output from the
加算器２７は、現在の乗算値と、ラッチ２６にラッチされている１つ前の乗算値とを加算し、出力する。この出力は、積算されたレシプロカルカウント値の総和である。
The
以降の動作については詳細な説明を省略するが、例えば、現在の積算されたレシプロカルカウント値の総和と、１つ前の積算されたレシプロカルカウント値の総和との差を求め、出力する。この出力は、レシプロカルカウント値の総和である。なお、レシプロカルカウント値の総和を求める方法としては、この方法に限定されず、他の方法を用いてもよい。また、第１実施形態で説明したように、例えば、ローパスフィルター、移動平均フィルター等のフィルター等を設けてもよい。 Although detailed description of the subsequent operations will be omitted, for example, the difference between the total sum of the current integrated reciprocal count values and the sum of the previous integrated reciprocal count values is obtained and output. This output is the sum of the reciprocal count values. The method for obtaining the sum of the reciprocal count values is not limited to this method, and other methods may be used. Further, as described in the first embodiment, for example, a filter such as a low-pass filter or a moving average filter may be provided.
以上のような第３実施形態によっても、前述した実施形態と同様の効果を発揮することができる。 The third embodiment as described above can also exert the same effect as the above-described embodiment.
＜第４実施形態＞
図７は、本発明のカウント値生成回路の１例であるレシプロカルカウント値生成回路の第４実施形態を示すブロック図である。
<Fourth Embodiment>
FIG. 7 is a block diagram showing a fourth embodiment of a reciprocal count value generation circuit, which is an example of the count value generation circuit of the present invention.
以下、第４実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。 Hereinafter, the fourth embodiment will be described mainly on the differences from the above-described embodiment, and the description thereof will be omitted for the same matters.
なお、第４実施形態では、基準クロックおよび被測定信号のそれぞれについて、信号の反転は、信号の立ち上がりおよび立ち下がりの両方とする。 In the fourth embodiment, for each of the reference clock and the signal to be measured, the signal inversion is both the rising edge and the falling edge of the signal.
第４実施形態のレシプロカルカウント値生成回路１は、基準クロック（Ｆｓ）の立ち上がりおよび立ち下がりを検出し、基準クロック（Ｆｓ）の立ち上がりおよび立ち下がりに同期するパルス信号（Ｐ）を生成する検出回路の１例であるエッジ検出部９を備えている。また、第２のカウンターの１例であるカウンター１１０は、基準クロック（Ｆｓ）の立ち上がりをカウントする第１のカウント部１１１と、基準クロック（Ｆｓ）の立ち下がりをカウントする第２のカウント部１１２とを備えている。そして、カウンター３（第１のカウンター）は、エッジ検出部９で検出されたパルス信号（Ｐ）を用いて、反転エッジの検出を行い、カウンター１１０（第２のカウンター）は、基準クロック（Ｆｓ）のカウントにおいて、第１のカウント部１１１により基準クロック（Ｆｓ）の立ち上がりをカウントし、第２のカウント部１１２により基準クロック（Ｆｓ）の立ち下がりをカウントする。
The reciprocal count
これにより、簡易な構成で実効的に２倍の周波数をカウントすることになり、ＳＮ比を向上させることができる。以下、具体的に説明する。 As a result, the frequency can be effectively doubled with a simple configuration, and the SN ratio can be improved. Hereinafter, a specific description will be given.
図７に示すように、第４実施形態のレシプロカルカウント値生成回路１は、エッジ検出部９と、第２のカウンターの１例であるカウンター１１０と、遅延回路５０と、複数の第１のカウンターの１例である複数のカウンター３と、複数のラッチ１３と、複数のラッチ１４１と、複数のラッチ１４２と、加算器４とを備えている。
As shown in FIG. 7, the reciprocal count
なお、エッジ検出部９、遅延回路５０および各カウンター３については、それぞれ、第１実施形態または第２実施形態と同様であるので、その説明は省略する。
Since the edge detection unit 9, the
カウンター１１０は、第１のカウント部１１１と、第２のカウント部１１２と、インバーター１１３（位相反転回路）とを備えている。第２のカウント部１１２は、インバーター１１３の出力側に接続されている。そして、インバーター１１３と第２のカウント部１１２とで構成される直列回路と、第１のカウント部１１１とは、並列に接続されている。また、第１のカウント部１１１の出力端子は、各ラッチ１４１の入力端子に接続され、第２のカウント部１１２の出力端子は、各ラッチ１４２の入力端子に接続されている。そして、各ラッチ１４１の出力端子および各ラッチ１４２の出力端子は、それぞれ、加算器４の入力端子に接続されている。また、第１のカウント部１１１および第２のカウント部１１２としては、それぞれ、例えば、アップカウンター等を用いることができる。
The
また、エッジ検出部９の出力端子は、各カウンター３のラッチ３１のクロック入力端子およびラッチ３２のクロック入力端子と、各ラッチ１３のクロック入力端子とに、それぞれ、接続されている（図４、図７参照）。
Further, the output terminal of the edge detection unit 9 is connected to the clock input terminal of the
また、各カウンター３の出力端子は、それぞれ、そのカウンター３に対応するラッチ１３の入力端子に接続されている。また、各ラッチ１３の出力端子は、それぞれ、そのラッチ１３に対応するラッチ１４１のクロック入力端子およびラッチ１４２のクロック入力端子に接続されている。また、ラッチ１３、ラッチ１４１およびラッチ１４２としては、それぞれ、例えば、Ｄラッチ等を用いることができる。
Further, the output terminal of each
また、被測定信号は、遅延回路５０の排他的論理和回路５６の一方の入力端子に入力されている（図４参照）。
Further, the signal to be measured is input to one input terminal of the exclusive OR
また、基準クロックは、エッジ検出部９の排他的論理和回路９２の一方の入力端子に接続されている遅延素子９１の入力端子と、排他的論理和回路９２の他方の入力端子と、カウンター１１０の第１のカウント部１１１の入力端子およびインバーター１１３の入力端子とに、それぞれ、入力されている。
Further, the reference clock includes the input terminal of the
次に、レシプロカルカウント値生成回路１の動作について説明する。
図７に示すように、途中までは、第２実施形態と同様であり、各カウンター３からは、被測定信号の立ち上がりおよび立ち下がりに対応してそれぞれ「１」が出力され、その他は「０」が出力される。
Next, the operation of the reciprocal count
As shown in FIG. 7, it is the same as the second embodiment up to the middle, and "1" is output from each
一方、基準クロックは、カウンター１１０に入力される。第１のカウント部１１１は、基準クロックの立ち上がりエッジをカウントし、その基準クロックの立ち上がりエッジのカウント値を出力する。
On the other hand, the reference clock is input to the
また、基準クロックは、インバーター１１３で、その位相が反転され、第２のカウント部１１２に入力される。第２のカウント部１１２は、基準クロックの位相を反転してなる反転基準クロックの立ち上がりエッジ、すなわち、基準クロックの立ち下がりエッジをカウントし、その基準クロックの立ち下がりエッジのカウント値を出力する。
Further, the phase of the reference clock is inverted by the inverter 113, and the reference clock is input to the
各カウンター３から出力された信号は、それぞれ、ラッチ１３により、基準クロックの立ち上がりエッジおよび立ち下がりエッジに同期してラッチされ、出力される。
The signal output from each
また、第１のカウント部１１１から出力されたカウント値は、各ラッチ１４１に入力される。各ラッチ１４１は、それぞれ、ラッチ１３から出力された信号の立ち上がりエッジに同期して前記カウント値をラッチし、出力する。
Further, the count value output from the
同様に、第２のカウント部１１２から出力されたカウント値は、各ラッチ１４２に入力される。各ラッチ１４２は、それぞれ、ラッチ１３から出力された信号の立ち上がりエッジに同期して前記カウント値をラッチし、出力する。
Similarly, the count value output from the
次に、加算器４は、各ラッチ１４１および各ラッチ１４２から出力されたカウント値を加算し、出力する。この出力は、積算されたレシプロカルカウント値の総和である。
Next, the
以降の動作については詳細な説明を省略するが、例えば、現在の積算されたレシプロカルカウント値の総和と、１つ前の積算されたレシプロカルカウント値の総和との差を求め、出力する。この出力は、レシプロカルカウント値の総和である。なお、レシプロカルカウント値の総和を求める方法としては、この方法に限定されず、他の方法を用いてもよい。また、第１実施形態で説明したように、例えば、ローパスフィルター、移動平均フィルター等のフィルター等を設けてもよい。 Although detailed description of the subsequent operations will be omitted, for example, the difference between the total sum of the current integrated reciprocal count values and the sum of the previous integrated reciprocal count values is obtained and output. This output is the sum of the reciprocal count values. The method for obtaining the sum of the reciprocal count values is not limited to this method, and other methods may be used. Further, as described in the first embodiment, for example, a filter such as a low-pass filter or a moving average filter may be provided.
以上のような第４実施形態によっても、前述した実施形態と同様の効果を発揮することができる。 The fourth embodiment as described above can also exert the same effect as the above-described embodiment.
＜物理量センサーの実施形態＞
図８は、本発明の物理量センサーの１例である加速度センサーの実施形態における検出部の内部構造を示す図である。図９は、図８中のＡ－Ａ線での断面図である。
<Physical quantity sensor embodiment>
FIG. 8 is a diagram showing an internal structure of a detection unit in an embodiment of an accelerometer, which is an example of a physical quantity sensor of the present invention. FIG. 9 is a cross-sectional view taken along the line AA in FIG.
以下、物理量センサーの１例である加速度センサーの実施形態について、前述した実施形態との相違点を中心に説明し、同様の事項については、その説明を省略する。 Hereinafter, an embodiment of an acceleration sensor, which is an example of a physical quantity sensor, will be described focusing on differences from the above-described embodiment, and the same matters will be omitted.
図８および図９に示すように、本実施形態の加速度センサー１００（物理量センサー）は、振動に関する物理量の１例である加速度を検出する検出部２００と、検出部２００から出力された被測定信号が入力されるレシプロカルカウント値生成回路１（レシプロカルカウント値生成回路１については、図１等を参照）とを備えている。検出部２００とレシプロカルカウント値生成回路１とは電気的に接続されている。なお、レシプロカルカウント値生成回路１については、既に説明したので、その説明は省略する。
As shown in FIGS. 8 and 9, the acceleration sensor 100 (physical quantity sensor) of the present embodiment has a
検出部２００は、平板状のベース部２１０と、ベース部２１０に継ぎ手部２１１を介して接続された略矩形平板状の可動部２１２と、ベース部２１０と可動部２１２とに掛け渡された物理量検出素子の１例である加速度検出素子２１３と、少なくとも上記各構成要素を内部に収納するパッケージ２２０とを備えている。
The
この検出部２００は、外部端子２２７、２２８、内部端子２２４、２２５、外部接続端子２１４ｅ、２１４ｆ、接続端子２１０ｂ、２１０ｃ等を経由して加速度検出素子２１３の励振電極に印加される駆動信号によって、加速度検出素子２１３の振動梁２１３ａ、２１３ｂが所定の周波数で発振（共振）する。そして、検出部２００は、加わる加速度に応じて変化する加速度検出素子２１３の共振周波数を被測定信号（検出信号）として出力する。
The
この被測定信号は、レシプロカルカウント値生成回路１に入力され、レシプロカルカウント値生成回路１は、前記実施形態で説明したように動作する。
This measured signal is input to the reciprocal count
また、検出部２００の数は、本実施形態では１つであるが、これに限らず、例えば、２つ、または３つでもよい。検出部２００を３つ設け、各検出部２００の検出軸を互いに直交（交差）させることにより、互いに直交する３つの検出軸のそれぞれの軸方向の加速度を検出することが可能である。
Further, the number of the
以上のような加速度センサー１００によっても、その加速度センサー１００が備えるレシプロカルカウント値生成回路１は、前述した実施形態と同様の効果を発揮することができる。これにより、加速度センサー１００は、加速度を精度良く検出することができる。
Even with the
以上、本発明の遅延回路、カウント値生成回路および物理量センサーを、図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、他の任意の構成物が付加されていてもよい。 The delay circuit, the count value generation circuit, and the physical quantity sensor of the present invention have been described above based on the illustrated embodiment, but the present invention is not limited thereto, and the configurations of each part have the same functions. It can be replaced with any configuration. Further, any other component may be added.
また、本発明は、前記各実施形態のうちの、任意の２以上の構成（特徴）を組み合わせたものであってもよい。 Further, the present invention may be a combination of any two or more configurations (features) in each of the above embodiments.
また、前記実施形態では、遅延回路を、レシプロカルカウント値生成回路（カウント値生成回路）に適用した場合を例に挙げて説明したが、本発明では、遅延回路の用途は、これに限定されず、各種の回路や装置に適用することができる。 Further, in the above embodiment, the case where the delay circuit is applied to the reciprocal count value generation circuit (count value generation circuit) has been described as an example, but in the present invention, the use of the delay circuit is not limited to this. , Can be applied to various circuits and devices.
また、前記実施形態では、物理量センサーとして、加速度センサーを例に挙げて説明したが、本発明では、物理量センサーは、物理量の変化を周波数変化として検出することが可能なものであれば、これに限定されず、この他、例えば、質量センサー、超音波センサー、角加速度センサー、容量センサー等が挙げられる。 Further, in the above embodiment, the acceleration sensor has been described as an example as the physical quantity sensor, but in the present invention, the physical quantity sensor can be used as long as it can detect the change in the physical quantity as the frequency change. In addition, the present invention includes, for example, a mass sensor, an ultrasonic sensor, an angular acceleration sensor, a capacitance sensor, and the like.
また、本発明の物理量センサーは、例えば、傾斜計、地震計、ナビゲーション装置、姿勢制御装置、ゲームコントローラー、携帯電話、スマートフォン、デジタルスチルカメラ等の各種の電子機器や、自動車等の各種の移動体等に適用することが可能である。すなわち、本発明では、本発明の物理量センサーを備えた電子機器、本発明の物理量センサーを備えた移動体等を提供することが可能である。 Further, the physical quantity sensor of the present invention is, for example, various electronic devices such as an inclinometer, a seismometer, a navigation device, an attitude control device, a game controller, a mobile phone, a smartphone, a digital still camera, and various moving objects such as an automobile. Etc. can be applied. That is, in the present invention, it is possible to provide an electronic device provided with the physical quantity sensor of the present invention, a moving body provided with the physical quantity sensor of the present invention, and the like.
１…レシプロカルカウント値生成回路、３…カウンター、４…加算器、５…カウンター、６…乗算器、７…積分器、８…差分演算器、９…エッジ検出部、１０…レシプロカルカウント値生成部、１１…カウンター、１３…ラッチ、１４…ラッチ、１７…ラッチ、１８…ラッチ、１９…数え上げ部、２０…カウンター、２１…ラッチ、２２…ラッチ、２３…排他的論理和回路、２４…ラッチ、２５…乗算器、２６…ラッチ、２７…加算器、３０…カウンター、３１…ラッチ、３１０…ラッチ回路、３２…ラッチ、３３…排他的論理和回路、５０…遅延回路、５１…遅延素子、５２…スイッチ、５２０…選択部、５３…インバーター、５４…カウンター、５５…マルチプレクサー、５６…排他的論理和回路、５７…論理積回路、５８…ループ回路、５９…巡回数制御回路、７１…加算器、７２…ラッチ、８１…ラッチ、８２…減算器、９１…遅延素子、９２…排他的論理和回路、１００…加速度センサー、１１０…カウンター、１１１…第１のカウント部、１１２…第２のカウント部、１１３…インバーター、１４１…ラッチ、１４２…ラッチ、２００…検出部、２１０…ベース部、２１０ｂ…接続端子、２１０ｃ…接続端子、２１１…継ぎ手部、２１２…可動部、２１３…加速度検出素子、２１３ａ…振動梁、２１３ｂ…振動梁、２１４ｅ…外部接続端子、２１４ｆ…外部接続端子、２２０…パッケージ、２２４…内部端子、２２５…内部端子、２２７…外部端子、２２８…外部端子、３３０…排他的論理和回路 1 ... Reciprocal count value generation circuit, 3 ... Counter, 4 ... Adder, 5 ... Counter, 6 ... Multiplier, 7 ... Integrator, 8 ... Difference calculator, 9 ... Edge detector, 10 ... Reciprocal count value generator , 11 ... counter, 13 ... latch, 14 ... latch, 17 ... latch, 18 ... latch, 19 ... counting part, 20 ... counter, 21 ... latch, 22 ... latch, 23 ... exclusive logic sum circuit, 24 ... latch, 25 ... Multiplier, 26 ... Latch, 27 ... Adder, 30 ... Counter, 31 ... Latch, 310 ... Latch circuit, 32 ... Latch, 33 ... Exclusive logic sum circuit, 50 ... Delay circuit, 51 ... Delay element, 52 ... switch, 520 ... selection unit, 53 ... inverter, 54 ... counter, 55 ... multiplexer, 56 ... exclusive logic sum circuit, 57 ... logic product circuit, 58 ... loop circuit, 59 ... cycle count control circuit, 71 ... adder. Instrument, 72 ... Latch, 81 ... Latch, 82 ... Subtractor, 91 ... Delay element, 92 ... Exclusive logic sum circuit, 100 ... Acceleration sensor, 110 ... Counter, 111 ... First count unit, 112 ... Second Count part, 113 ... Inverter, 141 ... Latch, 142 ... Latch, 200 ... Detection part, 210 ... Base part, 210b ... Connection terminal, 210c ... Connection terminal, 211 ... Joint part, 212 ... Movable part, 213 ... Acceleration detection element , 213a ... Vibrating beam, 213b ... Vibrating beam, 214e ... External connection terminal, 214f ... External connection terminal, 220 ... Package, 224 ... Internal terminal, 225 ... Internal terminal, 227 ... External terminal, 228 ... External terminal, 330 ... Exclusive Logical sum circuit
Claims (11)
信号と第２の信号とに基づいて第３の信号を生成する回路と、を含む巡回数制御回路と、
電気的に直列に接続された複数の遅延素子の出力のうちのいずれか１つの出力に基づい
て前記第２の信号を生成する回路と、
前記第２の信号を前記複数の遅延素子にフィードバックすることでループを形成し、前記
第３の信号を初段の遅延素子に入力する回路と、
を含むループ回路と、
ラッチ信号で前記複数の遅延素子の出力値をラッチするラッチ回路と、を備え、
前記巡回数制御回路は、前記トリガー信号の反転タイミングに基づいて前記第１の信号
を反転させ、前記トリガー信号の反転タイミングに基づいて前記ループの巡回数の計数を
開始し、前記ループの巡回数が所望の回数に達すると前記第１の信号を再び反転させ、前
記第１の信号の反転タイミングに基づいて前記第３の信号を反転し、前記第１の信号が再
び反転するまでの間、前記第２の信号の反転タイミングに基づいて前記第３の信号を繰り
返し反転させ、
前記ループ回路は、前記複数の遅延素子の出力のうち、いずれか１つの出力の反転のタ
イミングに基づいて前記第２の信号を反転させ、前記第３の信号を前記遅延素子の初段に
入力して前記第２の信号をフィードバックし、
前記ループの巡回数は、前記トリガー信号が反転してから再び反転するまでの間におけ
る前記第２の信号もしくは前記第３の信号の反転回数であることを特徴とする遅延回路。 Circulation control including a circuit that generates a first signal based on a trigger signal and a loop count, and a circuit that generates a third signal based on the first signal and the second signal. Circuit and
A circuit that generates the second signal based on the output of any one of a plurality of delay elements electrically connected in series.
The second signal is fed back to the plurality of delay elements to form a loop, and the loop is formed.
A circuit that inputs a third signal to the delay element of the first stage ,
With a loop circuit including
A latch circuit that latches the output values of the plurality of delay elements with a latch signal is provided.
The cyclic number control circuit inverts the first signal based on the inversion timing of the trigger signal, starts counting the cyclic number of the loop based on the inversion timing of the trigger signal, and starts counting the cyclic number of the loop. When the desired number of times is reached, the first signal is inverted again, the third signal is inverted based on the inversion timing of the first signal, and until the first signal is inverted again. The third signal is repeatedly inverted based on the inversion timing of the second signal, and the third signal is repeatedly inverted.
The loop circuit inverts the output of any one of the outputs of the plurality of delay elements.
The second signal is inverted based on the imming , the third signal is input to the first stage of the delay element, and the second signal is fed back.
The delay circuit, characterized in that the cyclic number of the loop is the number of inversions of the second signal or the third signal between the time when the trigger signal is inverted and the time when the trigger signal is inverted again.
は、基準クロックが１周期推移する間の信号の反転回数が偶数であれば「０」、奇数であ
れば「１」を出力する、排他的論理和回路である、請求項１に記載の遅延回路。 The circuit that generates the first signal based on the trigger signal and the number of cycles of the loop is "0" if the number of signal inversions during one cycle of the reference clock is even, and may be odd. The delay circuit according to claim 1, which is an exclusive-OR circuit that outputs "1".
積回路である、請求項１に記載の遅延回路。 The delay circuit according to claim 1, wherein the circuit that generates the third signal based on the first signal and the second signal is a AND circuit.
て前記第２の信号を生成する回路とはインバーターである、請求項１に記載の遅延回路。 The delay circuit according to claim 1, wherein the circuit that generates the second signal based on the output of any one of the outputs of the plurality of delay elements electrically connected in series is an inverter.
素子の出力から、複数のスイッチを含む選択部により選択された出力をフィードバックす
る回路である、請求項１に記載の遅延回路。 The circuit that feeds back the second signal to the plurality of delay elements is a circuit that feeds back the output selected by the selection unit including the plurality of switches from the outputs of the plurality of delay elements, according to claim 1. The delay circuit described.
いる請求項１に記載の遅延回路。 The delay circuit according to claim 1, wherein the cyclic number control circuit further includes a binary counter and a multiplexer.
項１ないし６のいずれか１項に記載の遅延回路。 The delay circuit according to any one of claims 1 to 6, wherein the time required for the loop to make one cycle is longer than the latch interval of the latch circuit.
であって、
電気的に並列に接続され、位相の異なる複数の前記被測定信号がそれぞれ入力され、前
記基準クロックを用いて、前記複数の被測定信号のレベルの反転を表す反転エッジを検出
する複数のカウンターと、
前記複数のカウンターの出力に基づいて、カウント値を生成するカウント値生成部と、
請求項１ないし７のいずれか１項に記載の遅延回路と、を備え、
前記遅延回路により、前記位相の異なる複数の被測定信号を生成することを特徴とする
カウント値生成回路。 It is a count value generation circuit that counts the reference clock at the timing specified by the signal to be measured.
A plurality of counters that are electrically connected in parallel, input a plurality of the measured signals having different phases, and detect an inverted edge representing an inversion of the level of the plurality of measured signals using the reference clock. ,
A count value generator that generates a count value based on the outputs of the plurality of counters,
The delay circuit according to any one of claims 1 to 7 is provided.
A count value generation circuit, characterized in that a plurality of measured signals having different phases are generated by the delay circuit.
路。 The count value generation circuit according to claim 8, wherein the count value is a reciprocal count value.
前記検出部から出力された被測定信号が入力される請求項８または９に記載のカウント
値生成回路と、を備えることを特徴とする物理量センサー。 A detector that detects physical quantities and
The physical quantity sensor according to claim 8 or 9, wherein the measured signal output from the detection unit is input to the count value generation circuit.
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