JP2014049765A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】安定的な構造のキャパシタを含む半導体装置及びその製造方法が提供される。
【解決手段】半導体装置は２次元的に配列された下部電極、下部電極の表面を覆う誘電膜、及び誘電膜上の上部電極を含むキャパシタ、下部電極の下部側壁と連結され、第１開口部を有する第１支持パターン、及び下部電極の上部側壁と連結され、第２開口部を有する第２支持パターンを含み、第１支持パターンと第２支持パターンとの間の垂直距離は下部電極の底面と第１支持パターンとの間の垂直距離より大きくなり得る。
【選択図】図２

Description

本発明は半導体装置及びその製造方法に関し、より詳細にはキャパシタを含む半導体装置及びその製造方法に関する。

半導体装置が高集積化されることにしたがって、制限された面積内で充分な静電容量（ｃａｐａｃｉｔａｎｃｅ）を有するキャパシタが要求される。キャパシタの静電容量は電極の表面積及び誘電膜の誘電率に比例し、誘電膜の等価酸化膜の厚さと反比例する。これによって、制限された面積内でキャパシタの静電容量を増加させる方法としては、３次元構造のキャパシタを形成して電極の表面積を増加させるか、或いは誘電膜の等価酸化膜の厚さ（ｅｑｕｉｖａｌｅｎｔ ｏｘｉｄｅ ｔｈｉｃｋｎｅｓｓ）を減少させるか、或いは誘電率（ｄｉｅｌｅｃｔｒｉｃ ｃｏｎｓｔａｎｔ）が高い誘電膜を利用する方法がある。

電極の表面積を増加させる方法としては、下部（又はストレージ（ｓｔｏｒａｇｅ））電極の高さを増加させるか、或いはＨＳＧ（Ｈｅｍｉ−Ｓｐｈｅｒｉｃａｌ Ｇｒａｉｎ）を利用して下部電極の有効表面積を広くするか、或いは１つのシリンダー形状のストレージ（ＯＣＳ：Ｏｎｅ Ｃｙｌｉｎｄｅｒ Ｓｔｏｒａｇｅ）電極を使用してシリンダー内外の面積を使用する方法等がある。そして、高誘電率（ｈｉｇｈ ｄｉｅｌｅｃｔｒｉｃ ｃｏｎｓｔａｎｔ）を有する誘電膜としてはＴｉＯ_２、Ｔａ_２Ｏ_５などの金属酸化膜又はＰＺＴ（ＰｂＺｒＴｉＯ_３）、ＢＳＴ（ＢａＳｒＴｉＯ_３）などのペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）構造の強誘電体（ｆｅｒｒｏｅｌｅｃｔｒｉｃ）が利用され得る。

米国特許出願公開第２０１１／００６２５５２号明細書

本発明が解決しようとする課題は、より安定的な構造のキャパシタを含む半導体装置を提供することにある。

本発明が解決しようとする他の課題は、より安定的な構造のキャパシタを含む半導体装置の製造方法を提供することにある。

本発明が解決しようとする課題は以上で言及された課題に制限されなく、言及されないその他の課題は以下の記載から当業者に明確に理解され得る。

前記解決しようとする課題を達成するために、本発明の一実施形態による半導体装置は２次元的に配列された下部電極、下部電極の表面を覆う誘電膜、及び誘電膜上の上部電極を含むキャパシタ、下部電極の下部側壁と連結され、第１開口部を有する第１支持パターン、及び下部電極の上部側壁と連結され、第２開口部を有する第２支持パターンと、を含み、第１支持パターンと第２支持パターンとの間の垂直距離は下部電極の底面と第１支持パターンとの間の垂直的距離より大きいことがあり得る。

前記解決しようとする課題を達成するために、本発明の他の実施形態による半導体装置は２次元的に配列された下部電極、下部電極の表面を覆う誘電膜、及び誘電膜上の上部電極を含むキャパシタ、下部電極の下部側壁と連結され、第１開口部を有する第１支持パターン、下部電極の上部側壁と連結され、第２開口部を有する第２支持パターンを含み、第１支持パターンの第１開口部と、第２支持パターンの第２開口部は平面積観点で互いに重畳され、第１開口部の幅が第２開口部の幅より広いことがあり得る。

前記解決しようとする課題を達成するために、本発明の一実施形態による半導体装置の製造方法は、下部構造体上にモールド膜を形成し、前記モールド膜は半導体物質又は酸化物を含むことと、前記モールド膜上面に前記モールド膜に対してエッチング選択性を有するバッファ膜を形成することと、前記バッファ膜上に前記バッファ膜を露出させる開口部を有する支持膜を形成することと、前記モールド膜、前記バッファ膜及び前記支持膜をパターニングして前記下部構造体を露出させる複数のホールを形成することと、前記ホール内に下部電極を形成することと、前記モールド膜及びバッファ膜を順に除去することと、前記下部電極の表面を覆う誘電膜及び上部電極を順に形成することと、を含む。

前記解決しようとする課題を達成するために、本発明の他の実施形態による半導体装置の製造方法は、下部構造体上に、順に積層された第１モールド膜、第１バッファ膜、及び前記第１バッファ膜を露出させる第１開口部を有する第１支持膜を含む第１モールド構造体を形成することと、前記第１モールド構造体上に、順に積層された第２モールド膜、第２バッファ膜、及び前記第２バッファ膜を露出させる第２開口部を有する第２支持膜を含む第２モールド構造体を形成することと、前記第１及び第２モールド構造体をパターニングして前記下部構造体を露出させる複数のホールを形成することと、前記ホール内に下部電極を形成することと、前記第１及び第２バッファ膜と前記第１及び第２モールド膜を除去することと、前記下部電極の表面を覆う誘電膜及び上部電極を順に形成することと、を含む。

その他の実施形態の具体的な事項は詳細な説明及び図面に含まれている。

本発明の実施形態によれば、下部電極の上部を支持する第２支持パターンを形成する前に、下部電極の下部を支持する第１支持パターンが形成されるので、第１支持パターンと第２支持パターンとの間の垂直間隔が自由に調節され得る。

これに加えて、下部電極を形成する前に、第１及び第２支持パターンを形成するので、第１及び第２支持パターンを形成する間に下部電極が損傷することを、或いは副生成物（例えば、不揮発性ポリマー）が発生することを防止することができる。また、シリコン系列のモールド膜の表面にバッファ膜を形成することによって、第１及び第２支持パターンを形成するための異方性エッチング工程によってモールド膜が損傷することを防止することができる。即ち、第１及び第２支持パターンを形成の時、副生成物が発生するか、或いはモールド膜が損傷することを防止することができるので、下部電極を形成するのに利用されたモールド膜を除去する工程が容易になることができる。

本発明の一実施形態による半導体装置の平面図である。 発明の一実施形態による半導体装置の断面図であって、図１のＩ−Ｉ’線に沿って切断した断面である。 本発明の一実施形態による半導体装置の斜視図である。 本発明の実施形態による半導体装置で下部電極の変形例を説明するための平面図である。 本発明の実施形態による半導体装置で下部電極の変形例を説明するための断面図である。 本発明の実施形態による半導体装置で支持パターンの変形例を示す平面図である。 本発明の他の実施形態による半導体装置の平面図である。 本発明の他の実施形態による半導体装置の斜視図である。 本発明のその他の実施形態による半導体装置の平面図である。 本発明のその他の実施形態による半導体装置の斜視図である。 本発明の一実施形態による半導体装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’線に沿って切断した断面を示す。 本発明の一実施形態による半導体装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’線に沿って切断した断面を示す。 本発明の一実施形態による半導体装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’線に沿って切断した断面を示す。 本発明の一実施形態による半導体装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’線に沿って切断した断面を示す。 本発明の一実施形態による半導体装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’線に沿って切断した断面を示す。 本発明の一実施形態による半導体装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’線に沿って切断した断面を示す。 本発明の一実施形態による半導体装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’線に沿って切断した断面を示す。 本発明の一実施形態による半導体装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’線に沿って切断した断面を示す。 本発明の一実施形態による半導体装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’線に沿って切断した断面を示す。 本発明の実施形態による半導体装置の製造方法で支持パターンを形成する方法を説明するための図面である。 本発明の実施形態による半導体装置の製造方法で支持パターンを形成する方法を説明するための図面である。 本発明の他の実施形態による半導体装置の製造方法を説明するための順序図である。 本発明の他の実施形態による半導体装置の製造方法を説明するための断面図である。 本発明の他の実施形態による半導体装置の製造方法を説明するための断面図である。 本発明の他の実施形態による半導体装置の製造方法を説明するための断面図である。 本発明の他の実施形態による半導体装置の製造方法を説明するための断面図である。 本発明の他の実施形態による半導体装置の製造方法を説明するための断面図である。 本発明の他の実施形態による半導体装置の製造方法を説明するための断面図である。 本発明の他の実施形態による半導体装置の製造方法を説明するための断面図である。 本発明のその他の実施形態による半導体装置の製造方法を説明するための順序図である。 本発明のその他の実施形態による半導体装置の製造方法を説明するための断面図である。 本発明のその他の実施形態による半導体装置の製造方法を説明するための断面図である。 本発明のその他の実施形態による半導体装置の製造方法を説明するための断面図である。 本発明のその他の実施形態による半導体装置の製造方法を説明するための断面図である。 本発明のその他の実施形態による半導体装置の製造方法を説明するための断面図である。 本発明のその他の実施形態による半導体装置の製造方法を説明するための断面図である。 本発明の実施形態による半導体装置を含むメモリシステムの一例を示す概略ブロック図である。 本発明の実施形態による半導体装置を含む電子システムのブロック図である。

本発明の長所及び特徴、そしてそれらを達成する方法は、添付される図面と共に詳細に後述されている実施形態を参照すれば明確になる。しかし、本発明は以下で開示される実施形態に限定されることではなく、異なる多様な形態に具現でき、単なる本実施形態は本発明の開示が完全になるようにし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されることであり、本発明は請求項の範疇によって定義されるだけである。明細書の全文に掛けて同一参照符号は同一構成要素を称する。

本明細書で使用された用語は実施形態を説明するためのものであり、本発明を制限しようとするものではない。本明細書で単数形の語句は特別に言及しない限り複数形も含む。明細書で使用される‘含む（ｃｏｍｐｒｉｓｅ）’及び／又は‘含む（ｃｏｍｐｒｉｓｉｎｇ）’は言及された構成要素、段階、動作、及び／又は装置は１つ以上の他の構成要素、段階、動作、及び／又は装置の存在又は追加を排除しない。

また、本明細書で記述する実施形態は本発明の理想的な例示図である断面図及び／又は平面図を参考して説明される。図面において、膜及び領域の厚さは技術的内容の効果的な説明のために誇張されたものである。したがって、製造技術及び／又は許容誤差等によって例示図の形態が変形され得る。したがって、本発明の実施形態は図示された特定形態に制限されることではなく、製造工程によって生成される形態の変化も含むことである。例えば、直角に図示されたエッチング領域はラウンドされるか、或いは所定の曲率を有する形態であり得る。したがって、図面で例示された領域は概略的な属性を有し、図面で例示された領域の模様は素子の領域の特定形態を例示するためのことであり発明の範疇を制限するためのことではない。

以下、図面を参照して本発明の実施形態による半導体装置及びその製造方法に対して詳細に説明する。

図１は本発明の一実施形態による半導体装置の平面図である。図２は発明の一実施形態による半導体装置の断面図であって、図１のＩ−Ｉ’線に沿って切断した断面である。図３は本発明の一実施形態による半導体装置の斜視図である。

図４及び図５は本発明の実施形態による半導体装置で下部電極の変形例を説明するための平面図及び断面図である。図６は本発明の実施形態による半導体装置で支持パターンの変形例を示す平面図である。

図１乃至図３を参照すれば、下部構造体１００上にキャパシタが配置され得る。

下部構造体１００は半導体基板（図示せず）、半導体素子（図示せず）、及び層間絶縁膜（図示せず）を含む。詳細には、半導体基板はメモリセルが形成されるセル領域Ａと、メモリセルを制御する周辺回路が形成される周辺回路領域Ｂを含む。半導体基板上に半導体素子が配置でき、半導体素子は例えば、ＭＯＳトランジスター、ダイオード、及び抵抗を包含することができる。一実施形態によれば、セル領域Ａの半導体基板上にゲートライン及びビットラインが形成でき、ＭＯＳトランジスターのソース／ドレーン電極及びゲート電極と連結されるコンタクトプラグが形成され得る。

下部構造体１００の最上層は平坦化された層間絶縁膜で構成され得り、層間絶縁膜上にキャパシタの下部電極１７０が配置され得る。詳細には、キャパシタは下部電極１７０、誘電膜１８０、及び上部電極１９０を含み、キャパシタの下部電極１７０は下部構造体１００内のスイッチング素子（図示せず）と電気的に連結され得る。

下部電極１７０は、平面的な観点で図１及び図４に示したように、行方向及び列方向に配列され得る。これと異なり、下部電極１７０は平面的な観点で図６に示したように、ジグザグ（ｚｉｇ ｚａｇ）形状に配列されることもあり得る。

下部電極１７０は、図１乃至図３に示したように、底部及び底部から垂直的に延長された側壁部を有するシリンダー（ｃｙｌｉｎｄｅｒ）形状を有することができる。下部電極１７０の底部及び側壁部は実質的に同一の厚さを有することができる。これと異なり、図４及び図５に示したように、下部電極１７０は柱（ｐｉｌｌａｒ）形状を有することができる。下部電極１７０の幅は上部から下部に行くほど、減少され得る。即ち、下部電極１７０の下部幅は下部電極１７０の上部幅より小さいことがあり得る。これに加えて、実施形態によれば、下部電極１７０の上部面は実質的に共通の面（ｃｏｐｌａｎａｒ）をなすことができる。そして、下部電極１７０の上部幅が均一に形成され得る。

下部電極１７０は金属物質、金属窒化膜、及び金属シリサイドの中の少なくともいずれか１つに形成され得る。例えば、下部電極１７０はコバルト、チタニウム、ニッケル、タングステン、及びモリブデンなどの高融点金属膜で形成され得る。そして、下部電極１７０はチタニウム窒化膜ＴｉＮ、チタニウムシリコン窒化膜ＴｉＳｉＮ、チタニウムアルミニウム窒化膜ＴｉＡｌＮ、タンタル窒化膜ＴａＮ、タンタルシリコン窒化膜ＴａＳｉＮ、タンタルアルミニウム窒化膜ＴａＡｌＮ、及びタングステン窒化膜ＷＮなどの金属窒化膜で形成され得る。また、下部電極１７０は白金Ｐｔ、ルテニウムＲｕ及びイリジウムＩｒからなる群から選択された少なくとも１つの貴金属（Ｎｏｂｌｅ Ｍｅｔａｌ）膜で形成され得る。また、下部電極１７０はＰｔＯ、ＲｕＯ_２、又はＩｒＯ_２などの貴金属導電性酸化膜と、ＳＲＯ（ＳｒＲｕＯ_３）、ＢＳＲＯ（（Ｂａ、Ｓｒ）ＲｕＯ_３）、ＣＲＯ（ＣａＲｕＯ_３）、ＬＳＣｏなどの導電性酸化膜で形成されることもあり得る。

実施形態によれば、キャパシタの静電容量（ｃａｐａｃｉｔａｎｃｅ）は下部電極１７０の表面積に比例するので、制限された面積内に形成される下部電極１７０の表面積を増加させるため、下部電極１７０の高さが増加され得る。したがって、キャパシタの静電容量が増加されるほど、下部電極１７０の縦横比（下部電極の幅に対する下部電極の高さの比）が増加され得る。これによって、下部電極１７０の歪み又は倒れることを防止するために下部電極１７０を水平的に支持する第１及び第２支持パターン１３２、１５２が下部電極１７０の側壁一部に連結され得る。言い換えれば、第１及び第２支持パターン１３２、１５２は半導体装置のキャパシタに構造的な安定性を提供することができる。第１及び第２支持パターン１３２、１５２は互いに異なる高さに位置することができる。本発明の実施形態で、下部電極１７０を支持するパターンが２つであると示しているが、下部電極１７０の縦横比が増加することによって、支持パターンは２つ以上形成されることもあり得る。

詳細には、第１支持パターン１３２は下部電極１７０の下部側壁と連結され、所定領域で第１開口部（１３１；ｏｐｅｎｉｎｇｓ）を有することができる。第２支持パターン１５２は下部電極１７０の上部側壁と連結され、所定領域で第２開口部１５１を有することができる。

第１及び第２開口部１３１、１５１はバー（ｂａｒ）形状、長方形状又はライン状であり得る。第１及び第２開口部１３１、１５１の形状は多様に変形されることができ、下部電極１７０の側壁一部分は第１及び第２支持パターン１３２、１５２と連結される。

一実施形態によれば、第１及び第２開口部１３１、１５１は平面的な観点で実質的に同一の位置に配置され得る。言い換えれば、第１及び第２開口部１３１、１５１が平面的に重畳され得る。そして、第１及び第２開口部１３１、１５１の最小幅は下部電極１７０の間の間隔より大きくなり得る。一実施形態で、第１開口部１３１の幅と第２開口部１５１の幅とは実質的に同一であり得る。さらに、第１及び第２開口部１３１、１５１は図１に示したように、行方向及び列方向に配列され得り、これと異なり、第１及び第２開口部１３１、１５１は図６に示したように、行方向及び列方向に対して斜線方向に配列されることもあり得る。

実施形態によれば、第１及び第２支持パターン１３２、１５２の垂直的高さは自由に調節され得る。これによって、下部構造体１００に隣接する下部電極１７０の底部と第１支持パターン１３２との間の垂直距離Ｈ１より第１支持パターン１３２と第２支持パターン１５２との間の垂直距離Ｈ２が大きいか、或いは実質的に同一であり得る。一実施形態によれば、下部構造体１００に隣接する下部電極１７０の底部と第１支持パターン１３２との間の垂直距離Ｈ１と、第１支持パターン１３２と第２支持パターン１５２との間の垂直距離Ｈ２の比率は約１：１乃至１：９であり得る。

さらに、第１支持パターン１３２と第２支持パターン１５２との厚さが異なり得る。例えば、第１支持パターン１３２は第２支持パターン１５２より薄いことがあり得る。これと異なり、第１支持パターン１３２と第２支持パターン１５２との厚さが実質的に同一であることもあり得る。一実施形態で、第１支持パターン１３２の厚さは約１００Å〜５００Åであり、第２支持パターン１５２の厚さは約３００Å〜１５００Åであり得る。このような第１及び第２支持パターン１３２、１５２はＳｉＮ、ＳｉＣＮ、ＴａＯ、及びＴｉＯ_２の中でいずれか１つで形成され得る。

キャパシタの誘電膜１８０は複数個の下部電極１７０の表面上に均一な厚さに形成され得る。また、誘電膜１８０は第１及び第２支持パターン１３２、１５２の表面に均一な厚さに形成され得る。例えば、誘電膜１８０はＨｆＯ_２、ＺｒＯ_２、Ａｌ_２Ｏ_３、Ｌａ_２Ｏ_３、Ｔａ_２Ｏ_３、及びＴｉＯ_２などの金属酸化物とＳｒＴｉＯ_３（ＳＴＯ）、（Ｂａ、Ｓｒ）ＴｉＯ_３（ＢＳＴ）、ＢａＴｉＯ_３、ＰＺＴ、ＰＬＺＴなどのペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）構造の誘電物質からなされた組み合わせから選択されたいずれか１つの単一膜又はこれら膜の組み合わせで形成され得る。そして、誘電膜１８０は約５０Å〜１５０Åの厚さを有することができる。

上部電極１９０は誘電膜１８０上に形成されて複数個の下部電極１７０を覆うことができる。さらに、上部電極１９０はシリンダー形態の下部電極１７０上で誘電膜１８０が形成された下部電極１７０の内部を満たすことができる。例えば、上部電極１９０は不純物がドーピングされたシリコン、金属物質、金属窒化膜、及び金属シリサイドの中の少なくとも１つを包含することができる。例えば、上部電極１９０はコバルト、チタニウム、ニッケル、タングステン、及びモリブデンなどの高融点金属膜で形成され得る。そして、上部電極１９０はチタニウム窒化膜ＴｉＮ、チタニウムシリコン窒化膜ＴｉＳｉＮ、チタニウムアルミニウム窒化膜ＴｉＡｌＮ、タンタル窒化膜ＴａＮ、タンタルシリコン窒化膜ＴａＳｉＮ、タンタルアルミニウム窒化膜ＴａＡｌＮ、及びタングステン窒化膜ＷＮなどの金属窒化膜で形成され得る。また、上部電極１９０は白金Ｐｔ、ルテニウムＲｕ及びイリジウムＩｒからなる群から選択された少なくとも１つの貴金属（Ｎｏｂｌｅ Ｍｅｔａｌ）膜で形成され得る。また、上部電極１９０はＰｔＯ、ＲｕＯ_２、又はＩｒＯ_２などの貴金属導電性酸化膜と、ＳＲＯ（ＳｒＲｕＯ_３）、ＢＳＲＯ（（（Ｂａ、Ｓｒ）ＲｕＯ_３）、ＣＲＯ（ＣａＲｕＯ_３）、ＬＳＣｏなどの導電性酸化膜で形成されることもあり得る。

図７は本発明の他の実施形態による半導体装置の平面図である。図８は本発明の他の実施形態による半導体装置の斜視図である。図７及び図８に示された半導体装置の構成要素の中で図１乃至図３に示された実施形態と実質的に同一の構成要素に対しては同一の図面符号を使用し、該当構成要素に対する説明は省略する。

図７及び図８を参照すれば、下部電極１７０を支持する第１及び第２支持パターン１３２、１５２が互いに異なる高さに位置することができる。第１支持パターン１３２は下部電極１７０の下部部分と連結され、所定領域で第１開口部１３１を有することができる。第２支持パターン１５２は下部電極１７０の上部部分と連結され、所定領域で第２開口部１５１を有することができる。

この実施形態によれば、第１支持パターン１３２の第１開口部１３１と第２支持パターン１５２の第２開口部１５１の幅が互いに異なり得る。例えば、図面に示したように、第１支持パターン１３２の第１開口部１３１の幅Ｗ１が第２支持パターン１５２の第２開口部１５１の幅Ｗ２より大きくなり得る。これと反対に、第１開口部１３１の幅Ｗ１が第２開口部１５１の幅Ｗ２より小さいこともあり得る。ここで、第１及び第２開口部１３１、１５１の最小幅は隣接する下部電極１７０の間の間隔より大きくなり得る。

さらに、図２を参照して説明したように、第１及び第２支持パターン１３２、１５２の垂直的高さは自由に調節され得る。これによって、下部構造体１００と隣接する下部電極１７０の下部と第１支持パターン１３２との間の垂直距離Ｈ１より、第１支持パターン１３２と第２支持パターン１５２との間の垂直距離Ｈ２が大きいか、或いは実質的に同一であり得る。

図９は本発明の他の実施形態による半導体装置の平面図である。図１０は本発明の他の実施形態による半導体装置の斜視図である。図９及び図１０に示された半導体装置の構成要素の中で図１乃至図３に示された実施形態と実質的に同一の構成要素に対しては同一の図面符号を使用し、該当構成要素に対する説明は省略する。

図９及び図１０を参照すれば、下部電極１７０を支持する第１及び第２支持パターン１３２、１５２が互いに異なる高さに位置することができる。第１及び第２支持パターン１３２、１５２は下部電極１７０の側壁一部分と連結され、所定領域で開口部を有することができる。この実施形態によれば、第１支持パターン１３２の第１開口部１３１と第２支持パターン１５２の第２開口部１５１とが、平面的な観点で、互いにずれるように配置され得る。言い換えれば、第１開口部１３１と第２開口部１５１とは、図９及び図１０に示したように、平面的な観点で、互いに重畳（ｏｖｅｒｌａｐ）されないか、或いは一部分がオーバーラップされるように配置され得る。即ち、本発明の実施形態によれば、第１及び第２開口部１３１、１５１を有する第１及び第２支持パターン１３２、１５２は垂直的に互いに異なる高さに位置し、平面的な観点で第１及び第２開口部１３１、１５１の位置は制限されないことができる。

＜製造方法＞
半導体装置のキャパシタを形成することにおいて、下部電極１７０の縦横比が増加することによって、複数の下部電極ホールを有するモールド膜を利用して複数の下部電極を形成する。これによって、キャパシタの容量（ｃａｐａｃｉｔａｎｃｅ）を増加させるため、モールド膜の厚さが増加され得る。一方、モールド膜を厚く形成するほど、下部電極１７０の縦横比が増加されて下部電極１７０が倒れることができる。これによって、下部電極１７０の上部及び下部に第１及び第２支持パターン１３２、１５２を形成して下部電極１７０が倒れることを防止することができる。以下、図１１乃至図２２を参照して、キャパシタを含む半導体装置の製造方法に対して詳細に説明する。

図１１乃至図１９は本発明の一実施形態による半導体装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’線に沿って切断した断面を示す。図２０及び図２１は本発明の実施形態による半導体装置の製造方法で第１及び第２支持パターンを形成する方法を説明するための図面である。

図１１を参照すれば、半導体基板、半導体素子、及び層間絶縁膜を含む下部構造体１００を準備する。

詳細には、半導体基板はメモリセルが形成されるセル領域Ａと、メモリセルを制御する周辺回路が形成される周辺回路領域Ｂを含む。半導体素子は例えば、ＭＯＳトランジスター、ダイオード、及び抵抗を包含することができる。一実施形態によれば、セル領域Ａの半導体基板上にゲートライン及びビットラインが形成でき、ＭＯＳトランジスターのソース／ドレーン電極及びゲート電極と連結されるコンタクトプラグが形成され得る。

下部構造体１００の最上層は平坦化された層間絶縁膜で構成されることができる。層間絶縁膜は高密度プラズマ（ＨＤＰ）酸化膜、ＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ）、ＰＥ−ＴＥＯＳ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ）、Ｏ_３−ＴＥＯＳ（Ｏ_３−Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＳＧ（Ｂｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＦＳＧ（Ｆｌｕｏｒｉｄｅ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）、ＴＯＳＺ（Ｔｏｎｅｎ ＳｉｌａＺｅｎｅ）又はこれらの組み合わせからなされ得る。また、層間絶縁膜はシリコン窒化物、シリコン酸窒化物，又は低い誘電率を有するｌｏｗ−ｋ物質からなされることができる。

続いて、図１１に示したように、下部構造体１００上に、順に積層された第１モールド膜１２０、第１バッファ膜１２１、及び第１開口部１３１を有する第１支持膜１３０を含む第１モールド構造体を形成する。

一実施形態で、第１モールド膜１２０は半導体物質で形成され得る。例えば、第１モールド膜１２０は結晶質シリコン、非晶質シリコン、不純物がドーピングされたシリコン、シリコンゲルマニウム、又は炭素（ｃａｒｂｏｎ）系物質膜で形成され得る。これと異なり、第１モールド膜１２０はシリコン酸化膜で形成されることもあり得る。一実施形態によれば、第１モールド膜１２０は約５０００Å乃至１００００Åの厚さを有することができる。第１モールド膜１２０は化学気相蒸着ＣＶＤ又は物理的気相蒸着ＰＶＤなどの蒸着工程を利用して形成され得る。

これに加えて、第１モールド膜１２０を形成する前に、エッチング停止膜１１０が平坦化された下部構造体１００の上面に形成され得る。エッチング停止膜１１０は平坦化された層間絶縁膜及び第１モールド膜１２０に対してエッチング選択性を有する物質で形成され得る。例えば、エッチング停止膜１１０はシリコン窒化膜又はシリコン酸窒化物で形成され得る。

一実施形態によれば、第１モールド膜１２０の上面に第１バッファ膜１２１が形成され得る。第１バッファ膜１２１は第１モールド膜１２０及び第１支持パターン１３２に対してエッチング選択性を有する物質で形成され得る。例えば、第１バッファ膜１２１は、シリコン酸化膜、シリコン酸窒化物、シリコンカーバイド膜、及びシリコンカーボン窒化膜の中から選択されたいずれか１つに形成され得る。第１バッファ膜１２１は化学気相蒸着ＣＶＤ又は物理的気相蒸着ＰＶＤなどの蒸着工程を利用して形成され得る。第１バッファ膜１２１は約５０Å乃至２００Åの厚さを有することができる。この第１バッファ膜１２１は第１バッファ膜１２１上に第１支持膜１３０を形成する時、エッチング停止膜１１０として利用されることができ、後続する工程（例えば、第１及び第２支持パターン形成工程（図１４参照））で第１及び第２モールド膜１２０、１４０が損傷することを防止することができる。

続いて、第１バッファ膜１２１を露出させる第１開口部１３１を有する第１支持膜（１３０；ｆｉｒｓｔ ｓｕｐｐｏｒｔｉｎｇ ｌａｙｅｒ）が形成され得る。

詳細には、第１支持膜１３０を形成することは、第１バッファ膜１２１上に支持膜を形成することと、支持膜上に開口部を有するマスクパターン（図示せず）を形成することと、マスクパターンを利用して支持膜を異方性エッチングすることと、を包含することができる。

第１支持膜１３０は第１バッファ膜１２１及び第１及び第２モールド膜１２０、１４０に対してエッチング選択性を有する物質で形成され得る。一実施形態によれば、第１支持膜１３０はＳｉＮ、ＳｉＣＮ、ＴａＯ、及びＴｉＯ_２の中でいずれか１つを利用して形成することができる。第１支持膜１３０は約１００Å乃至５００Åの厚さを有することができる。

第１支持膜１３０を形成するための異方性エッチング工程で、プラズマエッチング（ｐｌａｓｍａ ｅｔｃｈｉｎｇ）工程が利用され得る。例えば、第１支持膜１３０がシリコン窒化膜で形成され、第１バッファ膜１２１がシリコンを含有する膜である場合、プラズマエッチング工程の時、ＣｘＦｙ系列又はＣｘＨｙＦｚ系列のエッチングガスが使用され得る。ここで、第１支持膜１３０下の第１バッファ膜１２１はエッチング停止膜として利用され得る。これによって、第１開口部１３１を形成するための異方性エッチング工程によって第１モールド膜１２０が露出されることを防止することができる。第１バッファ膜１２１は高エネルギーのプラズマによって第１モールド膜１２０の表面が損傷することを防止することができる。

このように形成される第１支持膜１３０はセル領域Ａで第１バッファ膜１２１を露出させる第１開口部１３１を有することができる。そして、第１支持膜１３０は周辺回路領域Ｂの第１バッファ膜１２１を露出させ得る。より詳細には、第１支持膜１３０は図１に示したように、バー（ｂａｒ）形状の第１開口部１３１を有することができる。バー形状の第１開口部１３１は行方向及び列方向に配列されるか、或いはジグザグ形状に配列され得る。これと異なり、第１支持膜１３０はライン形状の第１開口部１３１を有することもあり得る。

図１２を参照すれば、第１モールド構造体上に、第２モールド膜１４０、第２バッファ膜１４１、及び第２開口部１５１を有する第２支持膜１５０を含む第２モールド構造体を形成する。

詳細には、第１支持膜１３０上に第１開口部１３１を満たす第２モールド膜１４０を形成する。第２モールド膜１４０は第１モールド膜１２０と同一であるか、或いは下部電極ホールを形成する工程（図１４参照）で１０％以下のエッチング率差異を有する物質で形成され得る。一実施形態で、第２モールド膜１４０は半導体物質で形成され得る。例えば、第２モールド膜１４０は結晶質シリコン、非晶質シリコン、不純物がドーピングされたシリコン、シリコンゲルマニウム、又は炭素（ｃａｒｂｏｎ）系物質膜で形成され得る。これと異なり、第２モールド膜１４０はシリコン酸化膜で形成されることもあり得る。第２モールド膜１４０は化学気相蒸着ＣＶＤ又は物理的気相蒸着ＰＶＤなどの蒸着工程を利用して形成され得る。

さらに、一実施形態によれば、第２モールド膜１４０は第１モールド膜１２０と実質的に同一の厚さを有するか、或いは第１モールド膜１２０より厚くなり得る。一実施形態で、第１モールド膜１２０と第２モールド膜１４０との厚さの比は約１：１乃至１：９であり得る。例えば、第２モールド膜１４０は約５０００Å乃至１５０００Åの厚さを有することができる。

一実施形態によれば、第２モールド膜１４０上に第２バッファ膜１４１が形成され得る。第２バッファ膜１４１は第２モールド膜１４０及び第２支持膜１５０に対してエッチング選択性を有する物質で形成され得る。第２バッファ膜１４１は第１バッファ膜１２１と同一の物質で形成され得る。例えば、第２バッファ膜１４１は、シリコン酸化膜、シリコン酸窒化物、シリコンカーバイド膜、及びシリコンカーボン窒化膜の中から選択されたいずれか１つに形成され得る。第２バッファ膜１４１は化学気相蒸着ＣＶＤ又は物理的気相蒸着ＰＶＤなどの蒸着工程を利用して形成され得る。

一実施形態によれば、第２バッファ膜１４１は第１バッファ膜１２１と実質的に同一の厚さに形成されるか、或いは第１バッファ膜１２１より厚く形成され得る。例えば、第２バッファ膜１４１は約１００Å乃至５００Åの厚さを有することができる。第２バッファ膜１４１は第２支持膜１５０に第２開口部１５１を形成する時、エッチング停止膜として利用されることができ、第２支持膜１５０を異方性エッチングする時、高エネルギープラズマによって、第２モールド膜１４０が損傷することを防止することができる。

続いて、第２バッファ膜１４１を露出させる第２開口部１５１を有する第２支持膜１５０が形成され得る。

詳細には、第２支持膜１５０を形成することは、第２バッファ膜１４１上に支持膜を形成することと、支持膜上に開口部を有するマスクパターン（図示せず）を形成することと、マスクパターンを利用して支持膜を異方性エッチングすることと、を包含することができる。

第２支持膜１５０は後続する第１及び第２モールド膜１２０、１４０を除去する工程でエッチング選択性を有する物質で形成され得る。一実施形態によれば、第２支持膜１５０はＳｉＮ、ＳｉＣＮ、ＴａＯ、及びＴｉＯ_２の中でいずれか１つを利用して形成することができる。さらに、一実施形態によれば、第２支持膜１５０は第１支持膜１３０と実質的に同一の厚さを有するか、或いは第１支持膜１３０より厚くなり得る。具体的に、第１支持膜１３０と第２支持膜１５０との厚さの比は約１：１乃至１：５であり得る。例えば、第２支持膜１５０は約３００Å乃至１５００Åの厚さを有することができる。

第２支持膜１５０を形成するための異方性エッチング工程で、プラズマエッチング（ｐｌａｓｍａ ｅｔｃｈｉｎｇ）工程が利用され得る。例えば、第２支持膜１５０がシリコン窒化膜で形成され、第２バッファ膜１４１がシリコンを含有する膜である場合、プラズマエッチング工程の時、ＣｘＦｙ系列又はＣｘＨｙＦｚ系列のエッチングガスが使用され得る。ここで、第２バッファ膜１４１はエッチング停止膜として利用され得る。これによって、第２開口部１５１を形成するための異方性エッチング工程によって、第２モールド膜１４０が露出されることを防止することができる。

このように形成される第２支持膜１５０はセル領域Ａで第２バッファ膜１４１を露出させる第２開口部１５１を有することができる。そして、第２支持膜１５０は周辺回路領域Ｂの第２バッファ膜１４１を露出させ得る。異方性エッチング工程の時、第２支持膜下の第２バッファ膜１４１はエッチング停止膜１１０として利用され得る。これによって、異方性エッチング工程によって、第２モールド膜１４０が露出されることを防止することができる。

第２支持膜１５０は、図１に示したように、バー（ｂａｒ）形状の第２開口部１５１を有することができる。バー形状の第２開口部１５１は行方向及び列方向に配列されるか、或いはジグザグ形状に配列され得る。これと異なり、第２支持膜１５０はライン形状にパターニングされることもあり得る。一実施形態によれば、第２支持膜１５０の第２開口部１５１は第１支持膜１３０の第１開口部１３１上に配置され得る。言い換えれば、平面的な観点で第１開口部１３１と第２開口部１５１とが重畳され得る。この場合、第２開口部１５１を形成の時、第１開口部１３１形成の時、使用されるマスクパターンと同一のマスクパターンが利用され得る。他の実施形態によれば、第２支持膜１５０の第２開口部１５１の幅は、第１支持パターン１３２の第２開口部１５１の幅と異なり得る。例えば、図２０に示したように、第２開口部１５１の幅Ｗ２が第１開口部１３１の幅Ｗ１より小さいことがあり得る。これと異なり、第２支持膜１５０の第２開口部１５１の幅が第１支持パターン１３２の第１開口部１３１の幅より大きいこともあり得る。その他の実施形態によれば、図２１に示したように、平面的な観点で、第１支持膜１３０の第１開口部１３１と第２支持膜１５０の第２開口部１５１がオーバーラップされないように形成され得る。即ち、実施形態によれば、第２開口部１５１を有する第２支持膜１５０が第１開口部１３１を有する第１支持膜１３０を形成した後に形成されるので、第１開口部１３１と第２開口部１５１の平面的な位置又は大きさは変更されることができる。

一方、第２支持パターン１５２を形成した後に、第１支持パターン１３２を形成することもあり得るが、このような場合、第１支持パターン１３２を形成するための異方性エッチングの時、第２支持パターン１５２の厚さが減少することができ、したがって、第１支持パターン１３２と第２支持パターン１５２との間の垂直間隔を一定の間隔以上に増加させるのに困難がある。即ち、第１支持パターン１３２と第２支持パターン１５２との間の垂直間隔が下部電極１７０の底面と第１支持パターン１３２との間の垂直間隔より小さいことがあり得る。

しかし、実施形態によれば、第２支持パターン１５２を形成する前に、第２支持パターン１５２の下に第１支持パターン１３２が形成されるので、第１支持パターン１３２と第２支持パターン１５２との間の垂直間隔を自由に調節されることができ、第１及び第２支持パターン１３２、１５２を形成するための異方性エッチング工程によって，副生成物が発生すること、或いは下部電極１７０及び第２支持パターン１５２が損傷することを防止することができる。

下部構造体１００上に図１１及び図１２を参照して説明したように、第１及び第２モールド構造体を形成した後、下部電極ホールＨ形成する工程が実施される。

図１３を参照すれば、第２支持膜１５０が形成された第２バッファ膜１４１上に、下部電極ホールＨを形成するためのマスク構造体１６０を形成する。厚い第１及び第２モールド膜１２０、１４０を貫通する下部電極ホールＨを形成するために、第１及び第２モールド膜１２０、１４０をエッチングする間に第１及び第２モールド膜１２０、１４０に対するエッチング選択比が優れたマスク構造体１６０が要求される。マスク構造体１６０は下部電極ホールＨを形成するための異方性エッチング工程の間に第１及び第２モールド膜１２０、１４０と、第１及び第２支持膜１３０、１５０に対してエッチング選択性を有する物質で形成され得る。

下部電極ホールＨを形成するためのマスク構造体１６０は、図１３に示したように、行方向及び列方向に配列された開口部１６９を有することができる。これと異なり、マスク構造体１６０は図６に示したように、斜線方向に配列される言い換えれば、ジグザグ形状に配列された開口部１６９を有することができる。

詳細に説明すれば、マスク構造体１６０は順に積層された犠牲マスク膜１６１、ハードマスク膜１６３、及び有機マスク膜１６５を包含することができる。マスク構造体１６０を形成することは、下部電極ホールＨを形成するためのマスクパターン（図示せず）を利用して有機マスク膜１６５をパターニングし、パターニングされた有機マスク膜１６５を利用してハードマスク膜１６３及び犠牲マスク膜１６１を順に異方性エッチングすることを含む。

犠牲マスク膜１６１は第２支持膜１５０の第２開口部１５１を満たすことができる。犠牲マスク膜１６１は第１及び第２モールド膜１２０、１４０と第１及び第２支持膜１３０、１５０に対してエッチング選択性を有する物質で形成され得る。一実施形態で、犠牲マスク膜１６１は第２バッファ膜１４１と同一の物質で形成され得る。例えば、犠牲マスク膜１６１は高密度プラズマ（ＨＤＰ）酸化膜、ＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ）、ＰＥ−ＴＥＯＳ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ）、Ｏ_３−ＴＥＯＳ（Ｏ_３−Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）、及びＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）などのシリコン酸化膜で形成され得る。

ハードマスク膜１６３は犠牲マスク膜１６１をエッチングする工程で犠牲マスク膜１６１に対してエッチング選択性を有する無機物質で形成され得る。例えば、ハードマスク膜１６３は、ポリシリコン、ＳｉＯＮ、Ｓｉ_３Ｎ_４、ＳｉＣＮ等などのシリコン含有物質の中で選択され得る。

有機マスク膜１６５はハードマスク膜１６３をエッチングする工程でハードマスク膜１６３に対してエッチング選択性を有する有機物質で形成され得る。例えば、有機マスク膜１６５はＳＯＨ膜（ＳＯＨ；ｓｐｉｎ ｏｎ ｈａｒｄｍａｓｋ）又は非晶質炭素膜（ＡＣＬ；ａｍｏｒｐｈｏｕｓ ｃａｒｂｏｎ ｌａｙｅｒ）で形成することができる。ＳＯＨ膜（ＳＯＨ ｌａｙｅｒ）は炭素含有ＳＯＨ膜（ｃａｒｂｏｎ−ｂａｓｅｄ ＳＯＨ ｌａｙｅｒ）又はシリコン含有ＳＯＨ膜（ｓｉｌｉｃｏｎ−ｂａｓｅｄ ＳＯＨ ｌａｙｅｒ）を包含することができる。

続いて、開口部１６９が形成されたマスク構造体１６０を利用して第２支持膜及び第２バッファ膜１４１を異方性エッチングする。これによって、第２開口部及びホールが形成された第２支持パターン１５２が形成され得る。第２支持膜を異方性エッチングする時、オーバーエッチ（ｏｖｅｒ ｅｔｃｈ）によって、第２モールド膜１４０の上面が露出され得る。さらに、一実施形態によれば、第２支持パターン１５２を形成した後、有機マスク膜１６５はアッシング工程によって除去されることができる。

図１４を参照すれば、第１及び第２モールド構造体を貫通して下部構造体１００を露出させる下部電極ホールＨを形成する。

詳細には、マスク構造体１６０を利用して第２モールド膜１４０、第１支持パターン１３２、及び第１モールド膜１２０を順次的に異方性エッチングして、下部電極ホールＨを形成することができる。

下部電極ホールＨを形成する異方性エッチング工程は、第１及び第２モールド膜１２０、１４０と第１及び第２支持膜１３０、１５０とに対するエッチング率差異が１０％以下であるエッチングレシピが利用され得る。また、下部電極ホールＨを形成する異方性エッチング工程は、第１及び第２モールド膜１２０、１４０をエッチングするエッチングガスと、第１支持パターン１３２をエッチングするエッチングガスとが利用され得る。

具体的に、下部電極ホールＨを形成することは、第２モールド膜１４０をプラズマ異方性エッチングして第１支持膜１３０を露出させることと、第１支持膜１３０をプラズマ異方性エッチングすることと、第１モールド膜１２０をプラズマ異方性エッチングすることを含む。ここで、第２モールド膜１４０をプラズマ異方性エッチングした後、第１支持膜１３０を異方性エッチングする時、第１支持膜１３０をエッチングするためのエッチングガスは露出された第２モールド膜１４０の側壁を損傷させるか、或いはポリマーを発生させ得る。これによって、第１支持膜１３０を異方性エッチングする前に第２モールド膜１４０の側壁にパッシベーション膜（図示せず）を形成することもあり得る。例えば、第１支持パターン１３２をエッチングする前に露出された第２モールド膜１４０の側壁に対する酸素Ｏ_２プラズマ処理が実施されることができる。

縦横比が大きい下部電極ホールＨを形成する間、ハードマスク膜（図１３の１６３参照）が除去され得り、犠牲マスク膜１６１の上部面がリセスされ得る。そして、第２支持パターン１３２上に残留する犠牲マスク膜１６１は下部電極を形成の時、モールドとして利用され得る。

このように形成された下部電極ホールＨは、図１に示された下部電極１７０の配列のように、平面的な観点で行方向及び列方向に配列され得る。これと異なり、下部電極ホールＨは図６に示したように、平面的な観点で斜線方向に、言い換えればジグザグ形状に配列され得る。また、下部電極ホールＨは、異方性エッチング工程によって下部電極ホールＨの下部幅が上部幅より小さいことがあり得る。また、下部電極ホールＨを形成する時に、オーバーエッチング（ｏｖｅｒ ｅｔｃｈ）によってエッチング停止膜１１０が除去されて下部構造体１００の上面が露出され得る。

図１５を参照すれば、下部電極ホールＨ内に下部電極１７０を形成する。

下部電極１７０を形成することは、下部電極ホールＨ内に導電膜を蒸着し、平坦化工程を実施して犠牲マスク膜１６１上に蒸着された導電膜を除去することによって、下部電極１７０を互いに分離させることを含む。

導電膜を蒸着することは、化学気相蒸着ＣＶＤ、物理的気相蒸着ＰＶＤ、又は原子層蒸着ＡＬＤ等などの段差塗布性（ａ ｐｒｏｐｅｒｔｙ ｏｆ ｓｔｅｐ ｃｏｖｅｒａｇｅ）に優れた膜形成技術が使用され得る。一実施形態によれば、導電膜は下部電極ホールＨの幅の半分以上の厚さに蒸着されて、下部電極ホールＨを完全に満たすことができる。これによって、図面に示したようにピラー（ｐｉｌｌａｒ）形状の下部電極１７０が形成され得る。他の実施形態によれば、導電膜は下部電極ホールＨの幅の半分以下の厚さに下部電極ホールＨの内壁をコンフォーマルに覆うことができる。このような場合、導電膜を蒸着した後、導電膜上に、下部電極ホールＨを満たす犠牲膜が形成されることもあり得り、図２に示したように、シリンダー形状の下部電極１７０が形成され得る。

一実施形態で、導電膜は金属物質、金属窒化膜、及び金属シリサイドの中の少なくとも１つを包含することができる。例えば、導電膜はコバルト、チタニウム、ニッケル、タングステン、及びモリブデンなどの高融点金属（ｒｅｆｒａｃｔｏｒｙ ｍｅｔａｌ）物質で形成され得る。他の例として、導電膜はチタニウム窒化膜ＴｉＮ、チタニウムシリコン窒化膜ＴｉＳｉＮ、チタニウムアルミニウム窒化膜ＴｉＡｌＮ、タンタル窒化膜ＴａＮ、タンタルシリコン窒化膜ＴａＳｉＮ、タンタルアルミニウム窒化膜ＴａＡｌＮ、及びタングステン窒化膜ＷＮなどの金属窒化膜で形成され得る。また、導電膜は白金Ｐｔ、ルテニウムＲｕ、及びイリジウムＩｒからなる群から選択された少なくとも１つの貴金属（Ｎｏｂｌｅ Ｍｅｔａｌ）膜で形成され得る。また、導電膜はＰｔＯ、ＲｕＯ_２、又はＩｒＯ_２などの貴金属導電性酸化膜と、ＳＲＯ（ＳｒＲｕＯ_３）、ＢＳＲＯ（（Ｂａ、Ｓｒ）ＲｕＯ_３）、ＣＲＯ（ＣａＲｕＯ_３）、ＬＳＣｏなどの導電性酸化膜で形成されることもあり得る。

一方、導電膜を蒸着した後には、導電膜蒸着の時に発生する不純物を除去するためのプラズマ処理及び熱処理工程が実施されることもできる。プラズマ処理工程の時、Ｎ_２及びＨ_２プラズマが使用され得る。

導電膜を蒸着した後、実施される平坦化工程は例えば、化学的機械的研磨工程又はドライエッチバック工程（Ｄｒｙ Ｅｔｃｈ Ｂａｃｋ）であり得る。平坦化工程によって、下部電極の上部面と犠牲マスク膜の上部面は共通の面を成し得る。

本発明の実施形態によれば、下部電極１７０を形成する前に、第１及び第２支持パターン１３２、１５２が形成されるので、第１及び第２支持パターン１３２、１５２を形成するためのエッチングガスに下部電極１７０が露出されることが防止され得る。また、第１及び第２支持パターン１３２、１５２を形成するためのエッチングガスに下部電極１７０が露出されて発生された副生成物（例えば、ＴｉＦｘなどの不揮発性ポリマー）が第１及び第２モールド膜１２０、１４０一部分に残留しないので、後続工程で進行される第１及び第２モールド膜１２０、１４０を除去することが容易になり得る。

図１６乃至図１８を参照すれば、第１及び第２モールド膜１２０、１４０及び第１及び第２バッファ膜１２１、１４１を除去する工程を実施する。

図１６を参照すれば、平坦化工程によって露出された犠牲マスク膜１６１を除去して第２支持パターン１５２を露出させる。

一実施形態によれば、犠牲マスク膜１６１を除去する前に、第２開口部（図１２の１５１参照）を有する第２支持パターン１５２が形成されているので、犠牲マスク膜１６１を除去する工程によって、周辺回路領域Ｂと第２支持パターン１５２の第２開口部１５１で第２バッファ膜１４１の上面が露出され得る。

一実施形態によれば、犠牲マスク膜１６１を除去する工程で、第２バッファ膜１４１と犠牲マスク膜１６１はエッチング率差異が１０％以下であり得り、第２支持パターン１５２に対してエッチング選択性を有するエッチングレシピが利用され得る。これによって、第２支持パターン１５２の第２開口部（図１の１５１参照）に露出された第２バッファ膜１４１が共に除去されることができる。これによって、犠牲マスク膜１６１及び第２バッファ膜１４１が同時に除去されて第２モールド膜１４０の上面が露出されることができ、第２支持パターン１５２の下部面が露出されることができる。

犠牲マスク膜１６１及び第２バッファ膜１４１を除去するために湿式エッチング工程が利用され得る。一実施形態で、犠牲マスク膜１６１及び第２バッファ膜１４１がシリコン酸化膜からなされた場合、ＬＡＬ（Ｌｉｍｕｌｕｓ ａｍｏｅｂｏｃｙｔｅ ｌｙｓａｔｅ）溶液を利用する湿式エッチング工程が実施されることができる。

一実施形態によれば、犠牲マスク膜１６１を除去する前に、第２開口部（図１２の１５１参照）を有する第２支持パターン１５２が形成されているので、第２支持パターン１５２を形成するためのエッチング工程によって、第２モールド膜１４０の上部面が損傷することを防止することができる。

続いて、第２モールド膜１４０を除去して図１７に示したように、下部電極１７０の上部側壁を露出させる。第２モールド膜１４０を除去する工程は第１支持パターン１３２及び第１バッファ膜１２１に対してエッチング選択性を有するエッチングレシピが利用され得る。第２モールド膜１４０を除去することは、第２支持パターン１５２の第２開口部（図１の１５１参照）及び周辺回路領域Ｂに露出された第２モールド膜１４０へ湿式エッチング液を提供して実施されることができる。一実施形態で、第２モールド膜１４０がシリコン系列の物質からなされた場合、水酸化カリウムＫＯＨ、水酸化アンモニウムＮＨ_４ＯＨ、水酸化ナトリウムＮａＯＨ、又はＴＭＡＨ（ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍｈｙｄｒｏｘｉｄｅ）がエッチング液として利用され得る。

一実施形態によれば、第２モールド膜１４０を除去する前に、第１開口部（図１２の１３１参照）を有する第１支持パターン１３２が形成されているので、第２モールド膜１４０を除去する工程によって周辺回路領域Ｂと第１支持パターン１３２の第１開口部１３１で第１バッファ膜１２１の上面が露出されることができる。

続いて、第１支持パターン１３２によって露出された第１バッファ膜１２１を除去する工程が実施される。

第１バッファ膜１２１を除去することは、第１及び第２支持パターン１３２、１５２と第１モールド膜１２０に対してエッチング選択性を有するエッチングレシピが利用され得る。第１バッファ膜１２１は湿式エッチング工程によって除去され得り、第１バッファ膜１２１がシリコン酸化膜からなされた場合、第１支持パターン１３２に露出された第１バッファ膜１２１の上面にＬＡＬ（Ｌｉｍｕｌｕｓ ａｍｏｅｂｏｃｙｔｅ ｌｙｓａｔｅ）溶液を供給することによって、第１バッファ膜１２１が除去されることができる。これによって、図１８に示したように、第１支持パターン１３２によって第１モールド膜１２０の上面が露出され得る。

一実施形態によれば、第１モールド膜１２０を除去する前に、第１開口部（図１２の１３１参照）を有する第１支持パターン１３２が形成されているので、第１支持パターン１３２を形成するためのエッチング工程によって下部電極１７０及び第２支持パターン１５２が損失されることを防止することができる。

続いて、図１９を参照すれば、第１モールド膜１２０を除去して、下部電極１７０の下部側壁を露出させる。第１モールド膜１２０を除去する工程は第１及び第２支持パターン１３２、１５２とエッチング停止膜１１２に対してエッチング選択性を有するエッチングレシピが利用され得る。

一実施形態で、第１モールド膜１２０がシリコン系列の物質からなされた場合、水酸化カリウムＫＯＨ、水酸化アンモニウムＮＨ_４ＯＨ、水酸化ナトリウムＮａＯＨ、又はＴＭＡＨ（ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍｈｙｄｒｏｘｉｄｅ）がエッチング液として利用され得る。

第１モールド膜１２０を除去することによって、下部構造体１００上に側壁が露出された下部電極１７０が形成され得る。また、大きい縦横比（ａｓｐｅｃｔ ｒａｔｉｏ）を有する下部電極１７０は第１及び第２支持パターン１３２、１５２によって水平的に互いに連結されて倒れることが防止され得る。

続いて、下部電極１７０上に図２に示したように、誘電膜１８０及び上部電極１９０を順に形成する。

誘電膜１８０及び上部電極１９０は化学気相蒸着ＣＶＤ、物理的気相蒸着ＰＶＤ、又は原子層蒸着ＡＬＤ等などの段差塗布性（ａ ｐｒｏｐｅｒｔｙ ｏｆ ｓｔｅｐ ｃｏｖｅｒａｇｅ）が優れた膜−形成技術を使用して形成され得る。

誘電膜１８０は例えば、ＨｆＯ_２、ＺｒＯ_２、Ａｌ_２Ｏ_３、Ｌａ_２Ｏ_３、Ｔａ_２Ｏ_３、及びＴｉＯ_２などの金属酸化物とＳｒＴｉＯ_３（ＳＴＯ）、（Ｂａ、Ｓｒ）ＴｉＯ_３（ＢＳＴ）、ＢａＴｉＯ_３、ＰＺＴ、ＰＬＺＴなどのペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）構造の誘電物質からなされた組み合わせから選択されたいずれか１つの単一膜又はこれら膜の組み合わせで形成され得る。そして、誘電膜１８０は約５０Å〜１５０Åの厚さを有することができる。

上部電極１９０は不純物がドーピングされたシリコン、金属物質、金属窒化膜、及び金属シリサイドの中の少なくとも１つを包含することができる。例えば、上部電極１９０はコバルト、チタニウム、ニッケル、タングステン、及びモリブデンなどの高融点金属膜で形成され得る。そして、上部電極１９０はチタニウム窒化膜ＴｉＮ、チタニウムシリコン窒化膜ＴｉＳｉＮ、チタニウムアルミニウム窒化膜ＴｉＡｌＮ、タンタル窒化膜ＴａＮ、タンタルシリコン窒化膜ＴａＳｉＮ、タンタルアルミニウム窒化膜ＴａＡｌＮ、及びタングステン窒化膜ＷＮなどの金属窒化膜で形成され得る。また、上部電極１９０は白金Ｐｔ、ルテニウムＲｕ、及びイリジウムＩｒからなる群から選択された少なくとも１つの貴金属（Ｎｏｂｌｅ Ｍｅｔａｌ）膜で形成され得る。また、上部電極１９０はＰｔＯ、ＲｕＯ_２、又はＩｒＯ_２などの貴金属導電性酸化膜と、ＳＲＯ（ＳｒＲｕＯ_３）、ＢＳＲＯ（（Ｂａ、Ｓｒ）ＲｕＯ_３）、ＣＲＯ（ＣａＲｕＯ_３）、ＬＳＣｏなどの導電性酸化膜で形成されることもあり得る。一方、上部電極１９０を形成した後には、上部導電膜蒸着の時に発生する不純物を除去するためのプラズマ処理及び熱処理工程が実施されることができる。プラズマ処理工程の時、Ｎ_２及びＨ_２プラズマが使用され得る。

図２２は本発明の他の実施形態による半導体装置の製造方法を説明するための順序図である。図２３乃至図２９は本発明の他の実施形態による半導体装置の製造方法を説明するための断面図である。

図２２及び図２３を参照すれば、下部構造体上にモールド構造体を形成する（Ｓ１１０）。

下部構造体１００は図１１を参照して説明したように、セル領域Ａと周辺回路領域Ｂを含む半導体基板、セル領域Ａの半導体基板上に形成されたメモリセル、及び周辺回路領域Ｂの半導体基板上に形成された周辺回路を含む。

この実施形態によれば、モールド構造体を形成することは、下部構造体１００上に第１モールド膜１２０、第１支持膜１３５、第２モールド膜１４０、第２支持膜１５５、及び第３モールド膜１５７を順に積層することを含む。第１モールド膜１２０、第１支持膜１３５、第２モールド膜１４０、第２支持膜１５５、及び第３モールド膜１５７はセル領域Ａ及び周辺回路領域Ｂの下部構造体１００を覆うことができる。

この実施形態で、第１モールド膜１２０及び第２モールド膜１４０は結晶質シリコン、非晶質シリコン、不純物がドーピングされたシリコン、シリコンゲルマニウム又は炭素（ｃａｒｂｏｎ）系物質膜で形成され得る。第３モールド膜１５７は第１及び第２モールド膜１２０、１４０と同一の物質で形成されるか、或いは第２支持膜１５５に対してエッチング選択性を有し、第１及び第２モールド膜１２０、１４０と他の物質で形成されることもあり得る。例えば、第３モールド膜１５７は高密度プラズマ（ＨＤＰ）酸化膜、ＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ）、ＰＥ−ＴＥＯＳ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ）、Ｏ_３−ＴＥＯＳ（Ｏ_３−Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）、及びＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）などのシリコン酸化膜で形成され得る。これに加えて、第１モールド膜１２０の厚さは第２モールド膜１４０より薄いか、或いは実質的に同一であり得る。第３モールド膜１５７の厚さは第１及び第２モールド膜１２０、１４０より薄いことがあり得る。

第１及び第２支持膜１３５、１５５は第１乃至第３モールド膜１２０、１４０、１５７に対してエッチング選択性を有する物質で形成され得る。例えば、第１及び第２支持膜１３５、１５５はシリコン窒化膜又はシリコン酸窒化物で形成され得る。これに加えて、第２支持膜１５５は第１支持膜１３５より厚く形成され得る。

図２２及び図２４を参照すれば、モールド構造体をパターニングして下部構造体１００を露出させる下部電極ホールＨを形成する（Ｓ１２０）。

下部電極ホールＨを形成することは、図１３を参照して説明したように、モールド構造体上にマスク構造体を形成することと、マスク構造体をエッチングマスクとして利用して、モールド構造体を異方性エッチングして下部構造体１００を露出させることと、を含む。下部電極ホールＨを形成した後に、マスク構造体が除去されて第３モールド膜１５７の上面が露出され得る。

下部電極ホールＨを形成する異方性エッチング工程は、第１乃至第３モールド膜１２０、１４０、１５７をエッチングするエッチングガスと、第１及び第２支持膜１３５、１５５をエッチングするエッチングガスが利用され得る。

下部電極ホールＨは先に図１及び図６を参照して説明したように、平面的な観点で行方向及び列方向に配列されるか、或いはジグザグ形状に配列され得る。また、下部電極ホールＨは、異方性エッチング工程によって下部電極ホールＨの下部幅が上部幅より小さいことがあり得る。

図２２及び図２５を参照すれば、下部電極ホールＨ内に下部電極１７０を形成する（Ｓ１３０）。

下部電極１７０を形成することは、下部電極ホールＨ内に導電膜を蒸着し、平坦化工程を実施して第３モールド膜上に蒸着された導電膜を除去することによって、下部電極１７０を互いに分離させることを含む。これによって、下部電極１７０の上部面は第３モールド膜１５７の上部面と共通の面を成し得る。

一実施形態で、下部電極１７０は金属物質、金属窒化膜、及び金属シリサイドの中の少なくとも１つを包含することができる。例えば、下部電極１７０はコバルト、チタニウム、ニッケル、タングステン、及びモリブデンなどの高融点金属（ｒｅｆｒａｃｔｏｒｙ ｍｅｔａｌ）物質で形成され得る。他の例として、下部電極１７０はチタニウム窒化膜ＴｉＮ、チタニウムシリコン窒化膜ＴｉＳｉＮ、チタニウムアルミニウム窒化膜ＴｉＡｌＮ、タンタル窒化膜ＴａＮ、タンタルシリコン窒化膜ＴａＳｉＮ、タンタルアルミニウム窒化膜ＴａＡｌＮ、及びタングステン窒化膜ＷＮなどの金属窒化膜で形成され得る。また、下部電極１７０は白金Ｐｔ、ルテニウムＲｕ、及びイリジウムＩｒからなる群から選択された少なくとも１つの貴金属（Ｎｏｂｌｅ Ｍｅｔａｌ）膜で形成され得る。また、下部電極１７０はＰｔＯ、ＲｕＯ_２、又はＩｒＯ_２などの貴金属導電性酸化膜と、ＳＲＯ（ＳｒＲｕＯ_３）、ＢＳＲＯ（（Ｂａ、Ｓｒ）ＲｕＯ_３）、ＣＲＯ（ＣａＲｕＯ_３）、ＬＳＣｏなどの導電性酸化膜で形成されることもあり得る。

このように下部電極１７０を形成した後、第１及び第２支持パターンを形成する工程及び第１乃至第３モールド膜１２０、１４０、１５７を除去する工程が実施されることができる。

図２６を参照すれば、等方性エッチング工程を実施して第３モールド膜１５７を除去する。第３モールド膜１５７は下部電極１７０及び第２支持膜１５５に対してエッチング選択性を有する物質で形成されるので、第３モールド膜１５７を除去する工程によって第２支持膜１５５の上部面が露出され得る。

続いて、第２支持膜１５５上に、下部電極を覆い第２支持膜１５５の一部分を露出させるマスクパターン１７５が形成され得る。ここで、マスクパターン１７５は周辺回路領域Ｂで第２支持膜１５５の上部面を露出させ得り、セル領域Ａで第２支持膜１５５の一部分を露出させ得る。他の実施形態によれば、マスクパターン１７５は第３モールド膜（図２５の１５７参照）を除去しなく、第３モールド膜１５７をパターニングして形成されることもあり得る。

図２７を参照すれば、マスクパターン１７５をエッチングマスクとして利用して第２支持膜１５５を異方性エッチングする。これによって、図１２を参照して説明したように、セル領域Ａで開口部を有する第２支持パターン１５２が形成され得る。即ち、第２支持パターン１５２はセル領域Ａで下部電極１７０の側壁と水平的に連結され、第２支持パターン１５２の開口部に下部電極１７０の側壁一部分が露出され得る。そして、第２支持パターン１５２は周辺回路領域Ｂで第２モールド膜１４０を露出させ得る。

さらに、一実施形態によれば、第２支持パターン１５２を形成するための異方性エッチング工程で、高エネルギー（ｈｉｇｈ ｅｎｅｒｇｙ）のプラズマエッチング（ｐｌａｓｍａ ｅｔｃｈｉｎｇ）工程が利用され得る。例えば、第２支持膜１５５がシリコン窒化膜で形成された場合、プラズマエッチング工程の時、フルオリン系列のエッチングガス（ｆｌｕｏｒｉｎｅ−ｂａｓｅｄ ｅｔｃｈｉｎｇ ｇａｓ）が利用され得る。例えば、シリコン窒化膜で形成された第２支持膜１５５の異方性エッチングのためにＣｘＦｙ系列又はＣｘＨｙＦｚ系列のエッチングガスが使用され得る。

このように高エネルギーのプラズマエッチング工程が実施される時、下部電極１７０の一部分がエッチングガスに露出されて副生成物が発生され得る。例えば、フルオリン系列のエッチングガスのフルオリンと下部電極１７０の金属物質と結合して形成された不揮発性ポリマー（例えば、ＴｉＦｘ）とが発生され得る。また、第２支持パターン１５２を形成の時に利用される高エネルギーのイオン（ｉｏｎ）の入射によって第２支持パターン１５２に露出される第２モールド膜１４０の表面が損傷し得る。例えば、第２モールド膜１４０がシリコン系列の物質で形成された場合、高エネルギーのプラズマによってシリコン表面欠陥が発生され得る。

即ち、プラズマエッチング工程を利用して第２支持パターン１５２を形成した後、第２支持パターン１５２によって露出される第２モールド膜１４０の表面に上部損傷層１４２が形成され得る。このような上部損傷層１４２は第２モールド膜１４０を除去するための等方性エッチング工程で上部損傷層１４２のエッチング率が第２モールド膜１２０のエッチング率より低下され得る。

これによって、図２２を参照すれば、第２支持パターン１５２を形成した後に、上部損傷層１４２及び第２モールド層１４０を除去する工程が順に実施されることができる（Ｓ１４０、Ｓ１５０）。

この実施形態によれば、上部損傷層１４２は等方性乾式エッチング工程を実施して除去され得る（Ｓ１４０）。詳細には、上部損傷層１４２を除去するための等方性乾式エッチング工程でリモートプラズマ（ｒｅｍｏｔｅ ｐｌａｓｍａ）エッチング方法が利用され得る。また、上部損傷層１４２を除去するためのエッチング工程の時、フルオリン系列のエッチングガス、例えば、ＣｘＦｙ系列又はＣｘＨｙＦｚ系列のエッチングガスが利用され得る。

続いて、図２２を参照すれば、湿式エッチング工程を実施して第２モールド膜１４０を除去する工程が実施されることができる（Ｓ１５０）。第２モールド膜１４０を除去する工程は下部電極１７０、第２支持パターン１５２、及び第１支持膜１３５に対してエッチング選択性を有するエッチングレシピが利用され得る。一実施形態で、第２モールド膜１４０がシリコン系列の物質からなされた場合、水酸化カリウムＫＯＨ、水酸化アンモニウムＮＨ_４ＯＨ、水酸化ナトリウムＮａＯＨ、又はＴＭＡＨ（ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍｈｙｄｒｏｘｉｄｅ）がエッチング液として利用され得る。

このように、上部損傷層１４２及び第２モールド膜１４０を順に除去にしたがって、図２８に示したように、下部電極１７０の上部側壁が露出され得る。また、第２モールド膜１４０を除去することにしたがって、第１支持膜１３５の上部面が露出され得る。

続いて、図２９を参照すれば、第１支持膜１３０をパターニングして第１支持パターン１３２を形成する。

一実施形態によれば、第１支持パターン１３２は上部に形成された第２支持パターン１５２をエッチングマスクとして利用して第１支持膜１３５を異方性エッチングして形成され得る。第２支持パターン１５２をエッチングマスクとして利用することにしたがって、第１支持パターン１３２を形成する間に第２支持パターン１５２の厚さが減少されることもあり得る。また、図２７を参照して説明したことと同様に、第１支持膜１３５を異方性エッチングする時、高エネルギー（ｈｉｇｈ ｅｎｅｒｇｙ）のプラズマエッチング（ｐｌａｓｍａ ｅｔｃｈｉｎｇ）工程を利用することによって、第１支持パターン１３２に露出される第１モールド膜１２０の表面に下部損傷層１２２が形成され得る。これによって、第１支持パターン１３２を形成した後に、下部損傷層１２２及び第１モールド膜１２０を除去する工程が順に実施されることができる。ここで、下部損傷層１２２は先に説明したように、リモートプラズマを利用する等方性乾式エッチング工程によって除去されることができる。そして、第１モールド膜１２０は第１及び第２支持パターン１３２、１５２にエッチング選択性を有するエッチング液を利用する等方性湿式エッチング工程によって除去されることができる。このように、第１モールド膜１２０を除去にしたがって、下部電極１７０の下部側壁が露出され得る。以後、側壁が露出された下部電極１７０上に誘電膜（図２の１８０参照）及び上部電極（図２の１９０参照）が順に形成され得る（Ｓ１６０）。

図３０は、本発明のその他の実施形態による半導体装置の製造方法を説明するための順序図である。

図３０を参照すれば、下部電極を形成した後に、等方性乾式エッチング工程を実施して損傷層及びモールド膜を順に除去できる。

詳細には、図２３及び図３０を参照すれば、下部構造体１００上に順に積層された第１モールド膜１２０、第１支持膜１３５、第２モールド膜１４０、第２支持膜１５５、及び第３モールド膜１５７を含むモールド構造体を形成する（Ｓ２１０）。

続いて、図２４及び図３０を参照すれば、モールド構造体をパターニングして下部電極ホールＨを形成する（Ｓ２２０）。続いて、図２５及び図３０を参照すれば、下部電極ホール（図２４のＨ）内に下部電極１７０を形成する（Ｓ２３０）。

続いて、図２６及び図２７を参照して説明したように、第２支持膜１５５をパターニングして第２支持パターン１５２を形成する。ここで、第２支持パターン（図２７の１５２）を形成する間、高エネルギーのプラズマによって第２支持パターン１５２に露出される第２モールド膜１４０の表面に上部損傷層１４２が形成され得る。これによって、図３０を参照すれば、下部電極１７０を及び第２支持パターン１５２を形成した後、上部損傷層１４２及び第２モールド膜１４０を除去する工程が順に実施されることができる（Ｓ２４０、２５０）。

詳細には、図２７及び図３０を参照すれば、上部損傷層１４２は等方性乾式エッチング工程を実施して除去され得る（Ｓ２４０）。この時、等方性乾式エッチング工程でリモートプラズマ（ｒｅｍｏｔｅ ｐｌａｓｍａ）エッチング方法が利用され得る。また、上部損傷層１４２を除去するためのエッチング工程の時、フルオリン系列のエッチングガス、例えば、ＣｘＦｙ系列又はＣｘＨｙＦｚ系列のエッチングガスが利用され得る。

続いて、図２７及び図３０を参照すれば、等方性乾式エッチング工程を実施して第２モールド膜１４０を除去することができる。即ち、上部損傷層１４２及び第２モールド膜１４０が同様にリモートプラズマエッチング方法を利用して除去されることができる。

以後、図２９を参照して説明したように、第１モールド膜１２０上に第１支持パターン１３２が形成でき、第１支持パターンを形成の後、下部損傷層及び第１モールド膜また等方性乾式エッチング工程を実施して順に除去されることができる。続いて、側壁が露出された下部電極１７０上に誘電膜（図２の１８０参照）及び上部電極（図２の１９０参照）が順に形成され得る（Ｓ２６０）。

以下、図３１乃至図３６を参照して、本発明のその他の実施形態による半導体装置の製造方法を説明する。図３１乃至図３６は、本発明のその他の実施形態による半導体装置の製造方法を説明するための断面図である。

図３１を参照すれば、図１１乃至図１３を参照して説明したように、セル領域Ａ及び周辺回路領域Ｂを含む下部構造体１００上にモールド構造体を形成する。ここでモールド構造体は第１及び第２モールド膜１２０、１４０と第１及び第２支持膜１３０、１５０とを含む。

ここで、第１支持膜１３０は図１１を参照して説明したように、パターニング工程によってセル領域Ａで第１開口部１３１を有することができる。一方、第１支持膜１３０を形成するためのパターニング工程の時、高エネルギーのプラズマエッチング工程が実施されることができ、これによって第１開口部１３１に露出された第１モールド膜１２０表面に表面欠陥を発生させることができる。即ち、第１開口部１３１に露出された第１モールド膜１２０表面に下部損傷層１２２が形成され得る。

第１支持膜１３０上に形成された第２モールド膜１４０は下部損傷層１２２の上部面を覆うことができる。そして、第２支持膜１５０は図１２を参照して説明したように、パターニング工程によって第２開口部１５１を有することができる。第２モールド膜１４０の上部面に第２支持膜１５０を形成の時、先に説明したように、第２開口部１５１に露出された第２モールド膜１４０の表面に上部損傷層１４２が形成され得る。

続いて、図３２を参照すれば、モールド構造体をパターニングして下部構造体１００を露出させる下部電極ホールＨを形成する。

下部電極ホールＨを形成することは、図１３を参照して説明したように、モールド構造体上にマスク構造体を形成することと、マスク構造体をエッチングマスクとして利用して、モールド構造体を異方性エッチングして下部構造体１００を露出させることを含む。一方、下部電極ホールＨを形成する前に、第２支持膜１５０の第２開口部１５１を満たす犠牲マスク膜１６１が形成され得る。

このように、下部電極ホールＨを形成するにしたがって、第２開口部とホールが形成された第２支持パターン１５２が形成でき、第１開口部とホールが形成された第１支持パターンが形成され得る。

図３３を参照すれば、下部電極ホールＨ内に下部電極１７０を形成する。図２５を参照して説明したように、下部電極１７０を形成することは、下部電極ホールＨ内に導電膜を蒸着し、平坦化工程を実施して犠牲マスク膜１６１上に蒸着された導電膜を除去することによって、下部電極１７０を互いに分離させることを含む。これによって、下部電極１７０の上部面は犠牲マスク膜１６１の上部面と共通の面を成し得る。

下部電極１７０を形成した後、犠牲マスク膜１６１を除去して第２支持パターン１５２を露出させる。犠牲マスク膜１６１は等方性湿式エッチング工程を利用して除去されることができる。この時、犠牲マスク膜１６１をエッチングする間に第２支持パターン１５２及び上部損傷層１４２のエッチング率が犠牲マスク膜１６１のエッチング率が低下され得る。犠牲マスク膜１６１を除去した後、図３４に示したように、第２支持パターン１５２及び上部損傷層１４２が露出され得る。

続いて、図３５を参照すれば、等方性乾式エッチング工程を実施して上部損傷層１４２を除去する。上部損傷層１４２は、図２２を参照して説明したように、リモートプラズマ（ｒｅｍｏｔｅ ｐｌａｓｍａ）エッチング方法が利用され得る。また、上部損傷層１４２を除去するためのエッチング工程の時、フルオリン系列のエッチングガス、例えば、ＣｘＦｙ系列又はＣｘＨｙＦｚ系列のエッチングガスが利用され得る。

続いて、湿式エッチング工程を実施して第２モールド膜１４０を除去する工程が実施されることができる。第２モールド膜１４０は図２２を参照して説明したように、第２支持パターン１５２及び第１支持パターン１３２に対してエッチング選択性を有するエッチング液を利用して除去されることができる。例えば、第２モールド膜１４０がシリコン系列の物質からなされた場合、水酸化カリウムＫＯＨ、水酸化アンモニウムＮＨ_４ＯＨ、水酸化ナトリウムＮａＯＨ、又はＴＭＡＨ（ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍｈｙｄｒｏｘｉｄｅ）がエッチング液として利用され得る。この実施形態で、第２モールド膜１４０を除去にしたがって、図３６に示したように、第１支持パターン１３２及び下部損傷層１２２が露出され得る。

一方、第２モールド膜１４０を除去する工程は上部損傷層１４２を除去する工程と同様に、等方性乾式エッチング工程が利用されることもあり得る。即ち、第２モールド膜１４０はフルオリン系列のエッチングガスを利用するリモートプラズマエッチング方法を利用して除去されることができる。

続いて、下部損傷層１２２及び第１モールド膜１２０を除去する工程が順に実施されることができる。下部損傷層１２２及び第１モールド膜１２０は、上部損傷層１４２及び第２モールド膜１４０を除去する方法のように、等方性乾式エッチング工程及び等方性湿式エッチング工程を順に実施して除去されることができる。これと異なり、下部損傷層１２２及び第１モールド膜１２０は等方性乾式エッチング工程によって順に除去され得る。

図３７は本発明の実施形態による半導体装置を含むメモリシステムの一例を示す概略ブロック図である。

図３７を参照すれば、本発明の一実施形態による電子システム１１００はコントローラ１１１０、入出力装置（１１２０、Ｉ／Ｏ）、記憶装置（１１３０、ｍｅｍｏｒｙ ｄｅｖｉｃｅ）、インターフェイス１１４０、及びバス（１１５０、ｂｕｓ）を包含することができる。上記コントローラ１１１０、入出力装置１１２０、記憶装置１１３０、及び／又はインターフェイス１１４０は、バス１１５０を通じて互いに結合されることができる。バス１１５０はデータが移動する通路（ｐａｔｈ）に該当する。コントローラ１１１０、入出力装置（１１２０、Ｉ／Ｏ）、記憶装置（１１３０、ｍｅｍｏｒｙ ｄｅｖｉｃｅ）、及び／又はインターフェイス１１４０は、本発明の実施形態による半導体装置を包含することができる。

コントローラ１１１０は、マイクロプロセッサー、デジタル信号プロセス、マイクロコントローラ、及びこれらと類似な機能を実施できる論理素子の中で少なくとも１つを包含することができる。入出力装置１１２０は、キーパッド（ｋｅｙｐａｄ）、キーボード、及びディスプレー装置等を包含することができる。記憶装置１１３０は、データ及び／又は命令語等を格納することができる。インターフェイス１１４０は、通信ネットワークにデータを伝送するか、或いは通信ネットワークからデータを受信する機能を実施できる。インターフェイス１１４０は、有線又は無線形態であり得る。例えば、インターフェイス１１４０は、アンテナ又は有無線トランシーバー等を包含することができる。図示しないが、電子システム１１００は、コントローラ１１１０の動作を向上するための動作記憶素子として、高速のＤＲＡＭ素子及び／又はＳＲＡＭ素子等をさらに包含することもあり得る。

電子システム１１００は、個人携帯用情報端末機（ＰＤＡ、ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）ポータブルコンピューター（ｐｏｒｔａｂｌｅ ｃｏｍｐｕｔｅｒ）、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、デジタルミュージックプレーヤー（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ ｃａｒｄ）、又は、情報を無線環境で送信及び／又は受信できるすべての電子製品に適用され得る。

図３８は、本発明の実施形態による半導体装置を含む他の電子システムのブロック図である。

図３８を参照すれば、電子システム１２００は本発明の実施形態による半導体装置を少なくとも１つ包含することができる。電子システム１２００は、モバイル機器やコンピューター等を包含することができる。例えば、電子システム１２００は、メモリシステム１２１０、プロセッサー１２２０、ＲＡＭ１２３０、及びユーザーインターフェイス１２４０を包含でき、これらはバス（Ｂｕｓ、１２５０）を利用して互いにデータ通信をすることができる。プロセッサー１２２０は、プログラムを実行し電子システム１２００を制御する役割を果たすことができる。ＲＡＭ１２３０は、プロセッサー１２２０の動作メモリとして使用され得る。例えば、プロセッサー１２２０及びＲＡＭ１２３０はそれぞれ、本発明の実施形態による半導体装置を包含することができる。これと異なり、プロセッサー１２２０とＲＡＭ１２３０が１つのパッケージに包含され得る。ユーザーインターフェイス１２４０は、電子システム１２００にデータを入力又は出力するのに利用され得る。メモリシステム１２１０は、プロセッサー１２２０の動作のためのコード、プロセッサー１２２０によって処理されたデータ又は外部から入力されたデータを格納することができる。メモリシステム１２１０は、制御器及びメモリを包含することができる。

上記電子システム１２００は、モバイルシステム、個人用コンピューター、産業用コンピューター、又は多様な機能を実施するロジックシステム等に具現され得る。例えば、上記モバイルシステムは、個人携帯用情報端末機（ＰＤＡ；Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、携帯用コンピューター、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、無線フォン（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、ラップトップ（ｌａｐｔｏｐ）コンピューター、メモリカード、デジタルミュージックシステム（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｓｙｓｔｅｍ）、及び情報伝送／受信システムの中でいずれか１つであり得る。上記電子システム１２００が無線通信を実施できる装備である場合に、上記電子システム１２００はＣＤＭＡ、ＧＳＭ（登録商標）、ＮＡＤＣ、Ｅ−ＴＤＭＡ、ＷＣＤＭＡ（登録商標）、ＣＤＭＡ２０００などの３世代通信システムなどの通信インターフェイスプロトコルで使用され得る。

以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明がその技術的思想や必須的な特徴を変形せずに、他の具体的な形態に実施できることを理解できる。したがって、以上で記述した実施形態にはすべての面で例示的なことであり限定的なことではない理解しなければならない。

１００・・・下部構造体
１１０・・・エッチング停止膜
１２０、１４０、１５７・・・モールド膜
１２２・・・下部損傷層
１２１、１４１・・・バッファ膜
１３０、１５０、１３５，１５５・・・支持膜
１３１，１５１・・・開口部
１３２，１５２・・・支持パターン
１４２・・・上部損傷層
１６０・・・マスク構造体
１６１・・・犠牲マスク膜
１６３・・・ハードマスク膜
１６５・・・有機マスク膜
１７０・・・下部電極
１７５・・・マスクパターン
１８０・・・誘電膜
１９０・・・上部電極
Ａ・・・セル領域
Ｂ・・・周辺回路領域

Claims (30)

1. 基板と、
   前記基板上の下部電極、前記下部電極の表面を覆う誘電膜、及び前記誘電膜上の上部電極を含む複数個のキャパシタと、
   前記下部電極の下部側壁と連結され、第１開口部を含む第１支持パターンと、
   前記下部電極の上部側壁と連結され、第２開口部を含む第２支持パターンと、を含み、
   前記第１支持パターンと前記第２支持パターンとの間の第１垂直距離は前記基板に隣接する前記下部電極の底部と前記第１支持パターンとの間の第２垂直距離より大きい半導体装置。
2. 前記第１垂直距離と前記第２垂直距離とがの比率は１：１乃至１：９である請求項１に記載の半導体装置。
3. 前記第１支持パターンの厚さは前記第２支持パターンの厚さと実質的に同一であるか、或いは小さい請求項１に記載の半導体装置。
4. 前記第１支持パターンの前記第１開口部は、平面的な観点で、前記第２支持パターンの第２開口部と重畳され、前記第１開口部の幅が前記第２開口部の幅より広い請求項１に記載の半導体装置。
5. 前記第１支持パターンの前記第１開口部は、平面的な観点で、前記第２支持パターンの第２開口部と互いに交差するように配置されて、前記第１及び第２開口部は重畳されない請求項１に記載の半導体装置。
6. 基板と、
   前記基板上の下部電極、前記下部電極の表面を覆う誘電膜、及び前記誘電膜上の上部電極を含む複数個のキャパシタと、
   前記下部電極の下部側壁と連結され、第１開口部を含む第１支持パターンと、
   前記下部電極の上部側壁と連結され、第２開口部を含む第２支持パターンと、を含み、
   前記第２支持パターンの第２開口部の一部分は、平面的な観点で、前記第１支持パターンの第１開口部と重畳され、前記第１開口部の第１幅が前記第２開口部の第２幅より広い半導体装置。
7. 前記第１支持パターンの厚さは前記第２支持パターンの厚さと実質的に同一であるか、或いは薄い請求項６に記載の半導体装置。
8. 前記第１支持パターンと前記第２支持パターンとの間の第１垂直距離は前記基板に隣接する前記下部電極の底部と前記第１支持パターンとの間の第２垂直距離より大きい請求項６に記載の半導体装置。
9. 前記第１垂直距離と前記第２垂直距離とがの比率は１：１乃至１：９である請求項８に記載の半導体装置。
10. 前記下部電極の上面は実質的に共通の面をなす請求項６に記載の半導体装置。
11. 下部構造体上にモールド膜を形成し、前記モールド膜は半導体物質又は酸化物を含むことと、
    前記モールド膜の上面に前記モールド膜に対してエッチング選択性を有するバッファ膜を形成することと、
    前記バッファ膜上に前記バッファ膜を露出させる開口部を有する支持膜を形成することと、
    前記モールド膜、前記バッファ膜及び前記支持膜をパターニングして前記下部構造体を露出させる複数のホールを形成することと、
    前記ホール内に下部電極を形成することと、
    前記モールド膜及びバッファ膜を順に除去することと、
    前記下部電極の表面を覆う誘電膜及び上部電極を順に形成することと、を含む半導体装置の製造方法。
12. 前記支持膜は前記モールド膜及び前記バッファ膜に対してエッチング選択性を有する物質で形成される請求項１１に記載の半導体装置の製造方法。
13. 前記モールド膜は結晶質シリコン、非晶質シリコン、不純物がドーピングされたシリコン、シリコンゲルマニウム、又は炭素（ｃａｒｂｏｎ）系物質膜の中でずれか１つに形成される請求項１１に記載の半導体装置の製造方法。
14. 前記支持膜はＳｉＮ、ＳｉＣＮ、ＴａＯ、及びＴｉＯ_２の中でいずれか１つに形成される請求項１１に記載の半導体装置の製造方法。
15. 前記ホールを形成することは、
    前記支持膜上に前記開口部を満たす犠牲膜を形成することと、
    前記犠牲膜上にマスクパターンを形成することと、
    前記マスクパターンをエッチングマスクとして利用して前記犠牲膜、前記支持膜、前記バッファ膜及び前記モールド膜を順に異方性エッチングすることと、を含む請求項１１に記載の半導体装置の製造方法。
16. 下部構造体上に、順に積層された第１モールド膜、第１バッファ膜、及び前記第１バッファ膜を露出させる第１開口部を有する第１支持膜を含む第１モールド構造体を形成することと、
    前記第１モールド構造体上に、順に積層された第２モールド膜、第２バッファ膜、及び前記第２バッファ膜を露出させる第２開口部を有する第２支持膜を含む第２モールド構造体を形成することと、
    前記第１及び第２モールド構造体をパターニングして前記下部構造体を露出させる複数のホールを形成することと、
    前記ホール内に下部電極を形成することと、
    前記第１及び第２バッファ膜と前記第１及び第２モールド膜を除去することと、
    前記下部電極の表面を覆う誘電膜及び上部電極を順に形成することと、を含む半導体装置の製造方法。
17. 前記第２モールド膜は前記第１モールド膜より厚い請求項１６に記載の半導体装置の製造方法。
18. 前記第１開口部の第１幅は前記第２開口部の第２幅より広い小さい請求項１６に記載の半導体装置の製造方法。
19. 前記第１支持膜の厚さは前記第２支持膜の厚さより薄いか、或いは実質的に同一の請求項１６に記載の半導体装置の製造方法。
20. 前記第２開口部は平面的な観点で前記第１開口部の一部分とオーバーラップされる請求項１６に記載の半導体装置の製造方法。
21. 前記第２開口部は平面的な観点で前記第１開口部と交差するように配置されて前記第１及び第２開口部は重畳されない請求項１６に記載の半導体装置の製造方法。
22. 前記第１及び第２モールド膜は結晶質シリコン、非晶質シリコン、不純物がドーピングされたシリコン、シリコンゲルマニウム又は炭素（ｃａｒｂｏｎ）系物質膜の中でずれか１つに形成される請求項１６に記載の半導体装置の製造方法。
23. 前記第１及び第２支持膜はＳｉＮ、ＳｉＣＮ、ＴａＯ、及びＴｉＯ_２の中でいずれか１つに形成される請求項１６に記載の半導体装置の製造方法。
24. 前記ホールを形成することは、
    前記第２モールド構造体上に前記第２開口部を満たす犠牲膜を形成することと、
    前記犠牲膜上にマスクパターンを形成することと、
    前記マスクパターンをエッチングマスクとして利用して、前記犠牲膜、前記第２モールド構造体及び前記第１モールド構造体を順に異方性エッチングすることと、を含む請求項１６に記載の半導体装置の製造方法。
25. 前記第１及び第２バッファ膜と前記第１及び第２モールド膜を除去することは、
    第１等方性エッチング工程で前記第２バッファ膜を除去して、前記第２開口部を通じて前記第２モールド膜を露出させることと、
    第２等方性エッチング工程で前記第２開口部に露出された前記第２モールド膜を除去して、前記下部電極の上部部分と、前記第１開口部を通じて前記第１バッファ膜を露出させることと、
    第３等方性エッチング工程で前記第１バッファ膜を除去して、前記第１開口部を通じて前記第１モールド膜を露出させることと、
    第４等方性エッチング工程で前記第１モールド膜を除去して、前記下部電極の下部部分を露出させることを含む請求項１６に記載の半導体装置の製造方法。
26. 基板上に第１モールド膜を形成し、前記第１モールド膜は半導体物質又は酸化物を含むことと、
    前記第１モールド膜上に第１支持膜を形成することと、
    前記第１支持膜上に第２モールド膜を形成し、前記第２モールド膜は半導体物質又は酸化物を含むことと、
    前記第２モールド膜上に第２支持膜を形成することと、
    前記第１及び第２モールド膜と前記第１及び第２支持膜をパターニングして、複数個のホールと第１及び第２支持パターンを形成することと、
    複数個の電極を形成した後に、前記第１及び第２モールド膜を除去することと、を含む半導体装置の製造方法。
27. 前記第１及び第２支持膜をパターニングして各々前記第１及び第２支持パターンを形成する前に、前記第１及び第２モールド膜上に各々第１及び第２バッファ膜を形成することをさらに含む請求項２６に記載の半導体装置の製造方法。
28. 前記第２バッファ膜上に犠牲マスク膜を形成することと、
    前記犠牲マスク膜を除去する前に、前記第１及び第２支持膜をパターニングして各々第１及び第２支持パターンを形成することと、をさらに含む請求項２７に記載の半導体装置の製造方法。
29. 前記複数個の電極を形成することは、前記複数個のホール各々に導電形物質を形成することを含むことと、
    前記複数個の電極は複数個の下部電極を含むことと、
    前記複数個の下部電極上に誘電膜及び上部電極を形成することと、をさらに含む請求項２６に記載の半導体装置の製造方法。
30. 前記第１及び第２支持パターンは前記複数個の電極の下部及び上部側壁と隣接する請求項２６に記載の半導体装置の製造方法。

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