JP2014049765A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】安定的な構造のキャパシタを含む半導体装置及びその製造方法が提供される。
【解決手段】半導体装置は2次元的に配列された下部電極、下部電極の表面を覆う誘電膜、及び誘電膜上の上部電極を含むキャパシタ、下部電極の下部側壁と連結され、第1開口部を有する第1支持パターン、及び下部電極の上部側壁と連結され、第2開口部を有する第2支持パターンを含み、第1支持パターンと第2支持パターンとの間の垂直距離は下部電極の底面と第1支持パターンとの間の垂直距離より大きくなり得る。
【選択図】図2
【解決手段】半導体装置は2次元的に配列された下部電極、下部電極の表面を覆う誘電膜、及び誘電膜上の上部電極を含むキャパシタ、下部電極の下部側壁と連結され、第1開口部を有する第1支持パターン、及び下部電極の上部側壁と連結され、第2開口部を有する第2支持パターンを含み、第1支持パターンと第2支持パターンとの間の垂直距離は下部電極の底面と第1支持パターンとの間の垂直距離より大きくなり得る。
【選択図】図2
Description
本発明は半導体装置及びその製造方法に関し、より詳細にはキャパシタを含む半導体装置及びその製造方法に関する。
半導体装置が高集積化されることにしたがって、制限された面積内で充分な静電容量(capacitance)を有するキャパシタが要求される。キャパシタの静電容量は電極の表面積及び誘電膜の誘電率に比例し、誘電膜の等価酸化膜の厚さと反比例する。これによって、制限された面積内でキャパシタの静電容量を増加させる方法としては、3次元構造のキャパシタを形成して電極の表面積を増加させるか、或いは誘電膜の等価酸化膜の厚さ(equivalent oxide thickness)を減少させるか、或いは誘電率(dielectric constant)が高い誘電膜を利用する方法がある。
電極の表面積を増加させる方法としては、下部(又はストレージ(storage))電極の高さを増加させるか、或いはHSG(Hemi−Spherical Grain)を利用して下部電極の有効表面積を広くするか、或いは1つのシリンダー形状のストレージ(OCS:One Cylinder Storage)電極を使用してシリンダー内外の面積を使用する方法等がある。そして、高誘電率(high dielectric constant)を有する誘電膜としてはTiO2、Ta2O5などの金属酸化膜又はPZT(PbZrTiO3)、BST(BaSrTiO3)などのペロブスカイト(perovskite)構造の強誘電体(ferroelectric)が利用され得る。
本発明が解決しようとする課題は、より安定的な構造のキャパシタを含む半導体装置を提供することにある。
本発明が解決しようとする他の課題は、より安定的な構造のキャパシタを含む半導体装置の製造方法を提供することにある。
本発明が解決しようとする課題は以上で言及された課題に制限されなく、言及されないその他の課題は以下の記載から当業者に明確に理解され得る。
前記解決しようとする課題を達成するために、本発明の一実施形態による半導体装置は2次元的に配列された下部電極、下部電極の表面を覆う誘電膜、及び誘電膜上の上部電極を含むキャパシタ、下部電極の下部側壁と連結され、第1開口部を有する第1支持パターン、及び下部電極の上部側壁と連結され、第2開口部を有する第2支持パターンと、を含み、第1支持パターンと第2支持パターンとの間の垂直距離は下部電極の底面と第1支持パターンとの間の垂直的距離より大きいことがあり得る。
前記解決しようとする課題を達成するために、本発明の他の実施形態による半導体装置は2次元的に配列された下部電極、下部電極の表面を覆う誘電膜、及び誘電膜上の上部電極を含むキャパシタ、下部電極の下部側壁と連結され、第1開口部を有する第1支持パターン、下部電極の上部側壁と連結され、第2開口部を有する第2支持パターンを含み、第1支持パターンの第1開口部と、第2支持パターンの第2開口部は平面積観点で互いに重畳され、第1開口部の幅が第2開口部の幅より広いことがあり得る。
前記解決しようとする課題を達成するために、本発明の一実施形態による半導体装置の製造方法は、下部構造体上にモールド膜を形成し、前記モールド膜は半導体物質又は酸化物を含むことと、前記モールド膜上面に前記モールド膜に対してエッチング選択性を有するバッファ膜を形成することと、前記バッファ膜上に前記バッファ膜を露出させる開口部を有する支持膜を形成することと、前記モールド膜、前記バッファ膜及び前記支持膜をパターニングして前記下部構造体を露出させる複数のホールを形成することと、前記ホール内に下部電極を形成することと、前記モールド膜及びバッファ膜を順に除去することと、前記下部電極の表面を覆う誘電膜及び上部電極を順に形成することと、を含む。
前記解決しようとする課題を達成するために、本発明の他の実施形態による半導体装置の製造方法は、下部構造体上に、順に積層された第1モールド膜、第1バッファ膜、及び前記第1バッファ膜を露出させる第1開口部を有する第1支持膜を含む第1モールド構造体を形成することと、前記第1モールド構造体上に、順に積層された第2モールド膜、第2バッファ膜、及び前記第2バッファ膜を露出させる第2開口部を有する第2支持膜を含む第2モールド構造体を形成することと、前記第1及び第2モールド構造体をパターニングして前記下部構造体を露出させる複数のホールを形成することと、前記ホール内に下部電極を形成することと、前記第1及び第2バッファ膜と前記第1及び第2モールド膜を除去することと、前記下部電極の表面を覆う誘電膜及び上部電極を順に形成することと、を含む。
その他の実施形態の具体的な事項は詳細な説明及び図面に含まれている。
本発明の実施形態によれば、下部電極の上部を支持する第2支持パターンを形成する前に、下部電極の下部を支持する第1支持パターンが形成されるので、第1支持パターンと第2支持パターンとの間の垂直間隔が自由に調節され得る。
これに加えて、下部電極を形成する前に、第1及び第2支持パターンを形成するので、第1及び第2支持パターンを形成する間に下部電極が損傷することを、或いは副生成物(例えば、不揮発性ポリマー)が発生することを防止することができる。また、シリコン系列のモールド膜の表面にバッファ膜を形成することによって、第1及び第2支持パターンを形成するための異方性エッチング工程によってモールド膜が損傷することを防止することができる。即ち、第1及び第2支持パターンを形成の時、副生成物が発生するか、或いはモールド膜が損傷することを防止することができるので、下部電極を形成するのに利用されたモールド膜を除去する工程が容易になることができる。
本発明の長所及び特徴、そしてそれらを達成する方法は、添付される図面と共に詳細に後述されている実施形態を参照すれば明確になる。しかし、本発明は以下で開示される実施形態に限定されることではなく、異なる多様な形態に具現でき、単なる本実施形態は本発明の開示が完全になるようにし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されることであり、本発明は請求項の範疇によって定義されるだけである。明細書の全文に掛けて同一参照符号は同一構成要素を称する。
本明細書で使用された用語は実施形態を説明するためのものであり、本発明を制限しようとするものではない。本明細書で単数形の語句は特別に言及しない限り複数形も含む。明細書で使用される‘含む(comprise)’及び/又は‘含む(comprising)’は言及された構成要素、段階、動作、及び/又は装置は1つ以上の他の構成要素、段階、動作、及び/又は装置の存在又は追加を排除しない。
また、本明細書で記述する実施形態は本発明の理想的な例示図である断面図及び/又は平面図を参考して説明される。図面において、膜及び領域の厚さは技術的内容の効果的な説明のために誇張されたものである。したがって、製造技術及び/又は許容誤差等によって例示図の形態が変形され得る。したがって、本発明の実施形態は図示された特定形態に制限されることではなく、製造工程によって生成される形態の変化も含むことである。例えば、直角に図示されたエッチング領域はラウンドされるか、或いは所定の曲率を有する形態であり得る。したがって、図面で例示された領域は概略的な属性を有し、図面で例示された領域の模様は素子の領域の特定形態を例示するためのことであり発明の範疇を制限するためのことではない。
以下、図面を参照して本発明の実施形態による半導体装置及びその製造方法に対して詳細に説明する。
図1は本発明の一実施形態による半導体装置の平面図である。図2は発明の一実施形態による半導体装置の断面図であって、図1のI−I’線に沿って切断した断面である。図3は本発明の一実施形態による半導体装置の斜視図である。
図4及び図5は本発明の実施形態による半導体装置で下部電極の変形例を説明するための平面図及び断面図である。図6は本発明の実施形態による半導体装置で支持パターンの変形例を示す平面図である。
図1乃至図3を参照すれば、下部構造体100上にキャパシタが配置され得る。
下部構造体100は半導体基板(図示せず)、半導体素子(図示せず)、及び層間絶縁膜(図示せず)を含む。詳細には、半導体基板はメモリセルが形成されるセル領域Aと、メモリセルを制御する周辺回路が形成される周辺回路領域Bを含む。半導体基板上に半導体素子が配置でき、半導体素子は例えば、MOSトランジスター、ダイオード、及び抵抗を包含することができる。一実施形態によれば、セル領域Aの半導体基板上にゲートライン及びビットラインが形成でき、MOSトランジスターのソース/ドレーン電極及びゲート電極と連結されるコンタクトプラグが形成され得る。
下部構造体100の最上層は平坦化された層間絶縁膜で構成され得り、層間絶縁膜上にキャパシタの下部電極170が配置され得る。詳細には、キャパシタは下部電極170、誘電膜180、及び上部電極190を含み、キャパシタの下部電極170は下部構造体100内のスイッチング素子(図示せず)と電気的に連結され得る。
下部電極170は、平面的な観点で図1及び図4に示したように、行方向及び列方向に配列され得る。これと異なり、下部電極170は平面的な観点で図6に示したように、ジグザグ(zig zag)形状に配列されることもあり得る。
下部電極170は、図1乃至図3に示したように、底部及び底部から垂直的に延長された側壁部を有するシリンダー(cylinder)形状を有することができる。下部電極170の底部及び側壁部は実質的に同一の厚さを有することができる。これと異なり、図4及び図5に示したように、下部電極170は柱(pillar)形状を有することができる。下部電極170の幅は上部から下部に行くほど、減少され得る。即ち、下部電極170の下部幅は下部電極170の上部幅より小さいことがあり得る。これに加えて、実施形態によれば、下部電極170の上部面は実質的に共通の面(coplanar)をなすことができる。そして、下部電極170の上部幅が均一に形成され得る。
下部電極170は金属物質、金属窒化膜、及び金属シリサイドの中の少なくともいずれか1つに形成され得る。例えば、下部電極170はコバルト、チタニウム、ニッケル、タングステン、及びモリブデンなどの高融点金属膜で形成され得る。そして、下部電極170はチタニウム窒化膜TiN、チタニウムシリコン窒化膜TiSiN、チタニウムアルミニウム窒化膜TiAlN、タンタル窒化膜TaN、タンタルシリコン窒化膜TaSiN、タンタルアルミニウム窒化膜TaAlN、及びタングステン窒化膜WNなどの金属窒化膜で形成され得る。また、下部電極170は白金Pt、ルテニウムRu及びイリジウムIrからなる群から選択された少なくとも1つの貴金属(Noble Metal)膜で形成され得る。また、下部電極170はPtO、RuO2、又はIrO2などの貴金属導電性酸化膜と、SRO(SrRuO3)、BSRO((Ba、Sr)RuO3)、CRO(CaRuO3)、LSCoなどの導電性酸化膜で形成されることもあり得る。
実施形態によれば、キャパシタの静電容量(capacitance)は下部電極170の表面積に比例するので、制限された面積内に形成される下部電極170の表面積を増加させるため、下部電極170の高さが増加され得る。したがって、キャパシタの静電容量が増加されるほど、下部電極170の縦横比(下部電極の幅に対する下部電極の高さの比)が増加され得る。これによって、下部電極170の歪み又は倒れることを防止するために下部電極170を水平的に支持する第1及び第2支持パターン132、152が下部電極170の側壁一部に連結され得る。言い換えれば、第1及び第2支持パターン132、152は半導体装置のキャパシタに構造的な安定性を提供することができる。第1及び第2支持パターン132、152は互いに異なる高さに位置することができる。本発明の実施形態で、下部電極170を支持するパターンが2つであると示しているが、下部電極170の縦横比が増加することによって、支持パターンは2つ以上形成されることもあり得る。
詳細には、第1支持パターン132は下部電極170の下部側壁と連結され、所定領域で第1開口部(131;openings)を有することができる。第2支持パターン152は下部電極170の上部側壁と連結され、所定領域で第2開口部151を有することができる。
第1及び第2開口部131、151はバー(bar)形状、長方形状又はライン状であり得る。第1及び第2開口部131、151の形状は多様に変形されることができ、下部電極170の側壁一部分は第1及び第2支持パターン132、152と連結される。
一実施形態によれば、第1及び第2開口部131、151は平面的な観点で実質的に同一の位置に配置され得る。言い換えれば、第1及び第2開口部131、151が平面的に重畳され得る。そして、第1及び第2開口部131、151の最小幅は下部電極170の間の間隔より大きくなり得る。一実施形態で、第1開口部131の幅と第2開口部151の幅とは実質的に同一であり得る。さらに、第1及び第2開口部131、151は図1に示したように、行方向及び列方向に配列され得り、これと異なり、第1及び第2開口部131、151は図6に示したように、行方向及び列方向に対して斜線方向に配列されることもあり得る。
実施形態によれば、第1及び第2支持パターン132、152の垂直的高さは自由に調節され得る。これによって、下部構造体100に隣接する下部電極170の底部と第1支持パターン132との間の垂直距離H1より第1支持パターン132と第2支持パターン152との間の垂直距離H2が大きいか、或いは実質的に同一であり得る。一実施形態によれば、下部構造体100に隣接する下部電極170の底部と第1支持パターン132との間の垂直距離H1と、第1支持パターン132と第2支持パターン152との間の垂直距離H2の比率は約1:1乃至1:9であり得る。
さらに、第1支持パターン132と第2支持パターン152との厚さが異なり得る。例えば、第1支持パターン132は第2支持パターン152より薄いことがあり得る。これと異なり、第1支持パターン132と第2支持パターン152との厚さが実質的に同一であることもあり得る。一実施形態で、第1支持パターン132の厚さは約100Å〜500Åであり、第2支持パターン152の厚さは約300Å〜1500Åであり得る。このような第1及び第2支持パターン132、152はSiN、SiCN、TaO、及びTiO2の中でいずれか1つで形成され得る。
キャパシタの誘電膜180は複数個の下部電極170の表面上に均一な厚さに形成され得る。また、誘電膜180は第1及び第2支持パターン132、152の表面に均一な厚さに形成され得る。例えば、誘電膜180はHfO2、ZrO2、Al2O3、La2O3、Ta2O3、及びTiO2などの金属酸化物とSrTiO3(STO)、(Ba、Sr)TiO3(BST)、BaTiO3、PZT、PLZTなどのペロブスカイト(perovskite)構造の誘電物質からなされた組み合わせから選択されたいずれか1つの単一膜又はこれら膜の組み合わせで形成され得る。そして、誘電膜180は約50Å〜150Åの厚さを有することができる。
上部電極190は誘電膜180上に形成されて複数個の下部電極170を覆うことができる。さらに、上部電極190はシリンダー形態の下部電極170上で誘電膜180が形成された下部電極170の内部を満たすことができる。例えば、上部電極190は不純物がドーピングされたシリコン、金属物質、金属窒化膜、及び金属シリサイドの中の少なくとも1つを包含することができる。例えば、上部電極190はコバルト、チタニウム、ニッケル、タングステン、及びモリブデンなどの高融点金属膜で形成され得る。そして、上部電極190はチタニウム窒化膜TiN、チタニウムシリコン窒化膜TiSiN、チタニウムアルミニウム窒化膜TiAlN、タンタル窒化膜TaN、タンタルシリコン窒化膜TaSiN、タンタルアルミニウム窒化膜TaAlN、及びタングステン窒化膜WNなどの金属窒化膜で形成され得る。また、上部電極190は白金Pt、ルテニウムRu及びイリジウムIrからなる群から選択された少なくとも1つの貴金属(Noble Metal)膜で形成され得る。また、上部電極190はPtO、RuO2、又はIrO2などの貴金属導電性酸化膜と、SRO(SrRuO3)、BSRO(((Ba、Sr)RuO3)、CRO(CaRuO3)、LSCoなどの導電性酸化膜で形成されることもあり得る。
図7は本発明の他の実施形態による半導体装置の平面図である。図8は本発明の他の実施形態による半導体装置の斜視図である。図7及び図8に示された半導体装置の構成要素の中で図1乃至図3に示された実施形態と実質的に同一の構成要素に対しては同一の図面符号を使用し、該当構成要素に対する説明は省略する。
図7及び図8を参照すれば、下部電極170を支持する第1及び第2支持パターン132、152が互いに異なる高さに位置することができる。第1支持パターン132は下部電極170の下部部分と連結され、所定領域で第1開口部131を有することができる。第2支持パターン152は下部電極170の上部部分と連結され、所定領域で第2開口部151を有することができる。
この実施形態によれば、第1支持パターン132の第1開口部131と第2支持パターン152の第2開口部151の幅が互いに異なり得る。例えば、図面に示したように、第1支持パターン132の第1開口部131の幅W1が第2支持パターン152の第2開口部151の幅W2より大きくなり得る。これと反対に、第1開口部131の幅W1が第2開口部151の幅W2より小さいこともあり得る。ここで、第1及び第2開口部131、151の最小幅は隣接する下部電極170の間の間隔より大きくなり得る。
さらに、図2を参照して説明したように、第1及び第2支持パターン132、152の垂直的高さは自由に調節され得る。これによって、下部構造体100と隣接する下部電極170の下部と第1支持パターン132との間の垂直距離H1より、第1支持パターン132と第2支持パターン152との間の垂直距離H2が大きいか、或いは実質的に同一であり得る。
図9は本発明の他の実施形態による半導体装置の平面図である。図10は本発明の他の実施形態による半導体装置の斜視図である。図9及び図10に示された半導体装置の構成要素の中で図1乃至図3に示された実施形態と実質的に同一の構成要素に対しては同一の図面符号を使用し、該当構成要素に対する説明は省略する。
図9及び図10を参照すれば、下部電極170を支持する第1及び第2支持パターン132、152が互いに異なる高さに位置することができる。第1及び第2支持パターン132、152は下部電極170の側壁一部分と連結され、所定領域で開口部を有することができる。この実施形態によれば、第1支持パターン132の第1開口部131と第2支持パターン152の第2開口部151とが、平面的な観点で、互いにずれるように配置され得る。言い換えれば、第1開口部131と第2開口部151とは、図9及び図10に示したように、平面的な観点で、互いに重畳(overlap)されないか、或いは一部分がオーバーラップされるように配置され得る。即ち、本発明の実施形態によれば、第1及び第2開口部131、151を有する第1及び第2支持パターン132、152は垂直的に互いに異なる高さに位置し、平面的な観点で第1及び第2開口部131、151の位置は制限されないことができる。
<製造方法>
半導体装置のキャパシタを形成することにおいて、下部電極170の縦横比が増加することによって、複数の下部電極ホールを有するモールド膜を利用して複数の下部電極を形成する。これによって、キャパシタの容量(capacitance)を増加させるため、モールド膜の厚さが増加され得る。一方、モールド膜を厚く形成するほど、下部電極170の縦横比が増加されて下部電極170が倒れることができる。これによって、下部電極170の上部及び下部に第1及び第2支持パターン132、152を形成して下部電極170が倒れることを防止することができる。以下、図11乃至図22を参照して、キャパシタを含む半導体装置の製造方法に対して詳細に説明する。
半導体装置のキャパシタを形成することにおいて、下部電極170の縦横比が増加することによって、複数の下部電極ホールを有するモールド膜を利用して複数の下部電極を形成する。これによって、キャパシタの容量(capacitance)を増加させるため、モールド膜の厚さが増加され得る。一方、モールド膜を厚く形成するほど、下部電極170の縦横比が増加されて下部電極170が倒れることができる。これによって、下部電極170の上部及び下部に第1及び第2支持パターン132、152を形成して下部電極170が倒れることを防止することができる。以下、図11乃至図22を参照して、キャパシタを含む半導体装置の製造方法に対して詳細に説明する。
図11乃至図19は本発明の一実施形態による半導体装置の製造方法を説明するための断面図であって、図1のI−I’線に沿って切断した断面を示す。図20及び図21は本発明の実施形態による半導体装置の製造方法で第1及び第2支持パターンを形成する方法を説明するための図面である。
図11を参照すれば、半導体基板、半導体素子、及び層間絶縁膜を含む下部構造体100を準備する。
詳細には、半導体基板はメモリセルが形成されるセル領域Aと、メモリセルを制御する周辺回路が形成される周辺回路領域Bを含む。半導体素子は例えば、MOSトランジスター、ダイオード、及び抵抗を包含することができる。一実施形態によれば、セル領域Aの半導体基板上にゲートライン及びビットラインが形成でき、MOSトランジスターのソース/ドレーン電極及びゲート電極と連結されるコンタクトプラグが形成され得る。
下部構造体100の最上層は平坦化された層間絶縁膜で構成されることができる。層間絶縁膜は高密度プラズマ(HDP)酸化膜、TEOS(TetraEthylOrthoSilicate)、PE−TEOS(Plasma Enhanced TetraEthylOrthoSilicate)、O3−TEOS(O3−Tetra Ethyl Ortho Silicate)、USG(Undoped Silicate Glass)、PSG(PhosphoSilicate Glass)、BSG(Borosilicate Glass)、BPSG(BoroPhosphoSilicate Glass)、FSG(Fluoride Silicate Glass)、SOG(Spin On Glass)、TOSZ(Tonen SilaZene)又はこれらの組み合わせからなされ得る。また、層間絶縁膜はシリコン窒化物、シリコン酸窒化物,又は低い誘電率を有するlow−k物質からなされることができる。
続いて、図11に示したように、下部構造体100上に、順に積層された第1モールド膜120、第1バッファ膜121、及び第1開口部131を有する第1支持膜130を含む第1モールド構造体を形成する。
一実施形態で、第1モールド膜120は半導体物質で形成され得る。例えば、第1モールド膜120は結晶質シリコン、非晶質シリコン、不純物がドーピングされたシリコン、シリコンゲルマニウム、又は炭素(carbon)系物質膜で形成され得る。これと異なり、第1モールド膜120はシリコン酸化膜で形成されることもあり得る。一実施形態によれば、第1モールド膜120は約5000Å乃至10000Åの厚さを有することができる。第1モールド膜120は化学気相蒸着CVD又は物理的気相蒸着PVDなどの蒸着工程を利用して形成され得る。
これに加えて、第1モールド膜120を形成する前に、エッチング停止膜110が平坦化された下部構造体100の上面に形成され得る。エッチング停止膜110は平坦化された層間絶縁膜及び第1モールド膜120に対してエッチング選択性を有する物質で形成され得る。例えば、エッチング停止膜110はシリコン窒化膜又はシリコン酸窒化物で形成され得る。
一実施形態によれば、第1モールド膜120の上面に第1バッファ膜121が形成され得る。第1バッファ膜121は第1モールド膜120及び第1支持パターン132に対してエッチング選択性を有する物質で形成され得る。例えば、第1バッファ膜121は、シリコン酸化膜、シリコン酸窒化物、シリコンカーバイド膜、及びシリコンカーボン窒化膜の中から選択されたいずれか1つに形成され得る。第1バッファ膜121は化学気相蒸着CVD又は物理的気相蒸着PVDなどの蒸着工程を利用して形成され得る。第1バッファ膜121は約50Å乃至200Åの厚さを有することができる。この第1バッファ膜121は第1バッファ膜121上に第1支持膜130を形成する時、エッチング停止膜110として利用されることができ、後続する工程(例えば、第1及び第2支持パターン形成工程(図14参照))で第1及び第2モールド膜120、140が損傷することを防止することができる。
続いて、第1バッファ膜121を露出させる第1開口部131を有する第1支持膜(130;first supporting layer)が形成され得る。
詳細には、第1支持膜130を形成することは、第1バッファ膜121上に支持膜を形成することと、支持膜上に開口部を有するマスクパターン(図示せず)を形成することと、マスクパターンを利用して支持膜を異方性エッチングすることと、を包含することができる。
第1支持膜130は第1バッファ膜121及び第1及び第2モールド膜120、140に対してエッチング選択性を有する物質で形成され得る。一実施形態によれば、第1支持膜130はSiN、SiCN、TaO、及びTiO2の中でいずれか1つを利用して形成することができる。第1支持膜130は約100Å乃至500Åの厚さを有することができる。
第1支持膜130を形成するための異方性エッチング工程で、プラズマエッチング(plasma etching)工程が利用され得る。例えば、第1支持膜130がシリコン窒化膜で形成され、第1バッファ膜121がシリコンを含有する膜である場合、プラズマエッチング工程の時、CxFy系列又はCxHyFz系列のエッチングガスが使用され得る。ここで、第1支持膜130下の第1バッファ膜121はエッチング停止膜として利用され得る。これによって、第1開口部131を形成するための異方性エッチング工程によって第1モールド膜120が露出されることを防止することができる。第1バッファ膜121は高エネルギーのプラズマによって第1モールド膜120の表面が損傷することを防止することができる。
このように形成される第1支持膜130はセル領域Aで第1バッファ膜121を露出させる第1開口部131を有することができる。そして、第1支持膜130は周辺回路領域Bの第1バッファ膜121を露出させ得る。より詳細には、第1支持膜130は図1に示したように、バー(bar)形状の第1開口部131を有することができる。バー形状の第1開口部131は行方向及び列方向に配列されるか、或いはジグザグ形状に配列され得る。これと異なり、第1支持膜130はライン形状の第1開口部131を有することもあり得る。
図12を参照すれば、第1モールド構造体上に、第2モールド膜140、第2バッファ膜141、及び第2開口部151を有する第2支持膜150を含む第2モールド構造体を形成する。
詳細には、第1支持膜130上に第1開口部131を満たす第2モールド膜140を形成する。第2モールド膜140は第1モールド膜120と同一であるか、或いは下部電極ホールを形成する工程(図14参照)で10%以下のエッチング率差異を有する物質で形成され得る。一実施形態で、第2モールド膜140は半導体物質で形成され得る。例えば、第2モールド膜140は結晶質シリコン、非晶質シリコン、不純物がドーピングされたシリコン、シリコンゲルマニウム、又は炭素(carbon)系物質膜で形成され得る。これと異なり、第2モールド膜140はシリコン酸化膜で形成されることもあり得る。第2モールド膜140は化学気相蒸着CVD又は物理的気相蒸着PVDなどの蒸着工程を利用して形成され得る。
さらに、一実施形態によれば、第2モールド膜140は第1モールド膜120と実質的に同一の厚さを有するか、或いは第1モールド膜120より厚くなり得る。一実施形態で、第1モールド膜120と第2モールド膜140との厚さの比は約1:1乃至1:9であり得る。例えば、第2モールド膜140は約5000Å乃至15000Åの厚さを有することができる。
一実施形態によれば、第2モールド膜140上に第2バッファ膜141が形成され得る。第2バッファ膜141は第2モールド膜140及び第2支持膜150に対してエッチング選択性を有する物質で形成され得る。第2バッファ膜141は第1バッファ膜121と同一の物質で形成され得る。例えば、第2バッファ膜141は、シリコン酸化膜、シリコン酸窒化物、シリコンカーバイド膜、及びシリコンカーボン窒化膜の中から選択されたいずれか1つに形成され得る。第2バッファ膜141は化学気相蒸着CVD又は物理的気相蒸着PVDなどの蒸着工程を利用して形成され得る。
一実施形態によれば、第2バッファ膜141は第1バッファ膜121と実質的に同一の厚さに形成されるか、或いは第1バッファ膜121より厚く形成され得る。例えば、第2バッファ膜141は約100Å乃至500Åの厚さを有することができる。第2バッファ膜141は第2支持膜150に第2開口部151を形成する時、エッチング停止膜として利用されることができ、第2支持膜150を異方性エッチングする時、高エネルギープラズマによって、第2モールド膜140が損傷することを防止することができる。
続いて、第2バッファ膜141を露出させる第2開口部151を有する第2支持膜150が形成され得る。
詳細には、第2支持膜150を形成することは、第2バッファ膜141上に支持膜を形成することと、支持膜上に開口部を有するマスクパターン(図示せず)を形成することと、マスクパターンを利用して支持膜を異方性エッチングすることと、を包含することができる。
第2支持膜150は後続する第1及び第2モールド膜120、140を除去する工程でエッチング選択性を有する物質で形成され得る。一実施形態によれば、第2支持膜150はSiN、SiCN、TaO、及びTiO2の中でいずれか1つを利用して形成することができる。さらに、一実施形態によれば、第2支持膜150は第1支持膜130と実質的に同一の厚さを有するか、或いは第1支持膜130より厚くなり得る。具体的に、第1支持膜130と第2支持膜150との厚さの比は約1:1乃至1:5であり得る。例えば、第2支持膜150は約300Å乃至1500Åの厚さを有することができる。
第2支持膜150を形成するための異方性エッチング工程で、プラズマエッチング(plasma etching)工程が利用され得る。例えば、第2支持膜150がシリコン窒化膜で形成され、第2バッファ膜141がシリコンを含有する膜である場合、プラズマエッチング工程の時、CxFy系列又はCxHyFz系列のエッチングガスが使用され得る。ここで、第2バッファ膜141はエッチング停止膜として利用され得る。これによって、第2開口部151を形成するための異方性エッチング工程によって、第2モールド膜140が露出されることを防止することができる。
このように形成される第2支持膜150はセル領域Aで第2バッファ膜141を露出させる第2開口部151を有することができる。そして、第2支持膜150は周辺回路領域Bの第2バッファ膜141を露出させ得る。異方性エッチング工程の時、第2支持膜下の第2バッファ膜141はエッチング停止膜110として利用され得る。これによって、異方性エッチング工程によって、第2モールド膜140が露出されることを防止することができる。
第2支持膜150は、図1に示したように、バー(bar)形状の第2開口部151を有することができる。バー形状の第2開口部151は行方向及び列方向に配列されるか、或いはジグザグ形状に配列され得る。これと異なり、第2支持膜150はライン形状にパターニングされることもあり得る。一実施形態によれば、第2支持膜150の第2開口部151は第1支持膜130の第1開口部131上に配置され得る。言い換えれば、平面的な観点で第1開口部131と第2開口部151とが重畳され得る。この場合、第2開口部151を形成の時、第1開口部131形成の時、使用されるマスクパターンと同一のマスクパターンが利用され得る。他の実施形態によれば、第2支持膜150の第2開口部151の幅は、第1支持パターン132の第2開口部151の幅と異なり得る。例えば、図20に示したように、第2開口部151の幅W2が第1開口部131の幅W1より小さいことがあり得る。これと異なり、第2支持膜150の第2開口部151の幅が第1支持パターン132の第1開口部131の幅より大きいこともあり得る。その他の実施形態によれば、図21に示したように、平面的な観点で、第1支持膜130の第1開口部131と第2支持膜150の第2開口部151がオーバーラップされないように形成され得る。即ち、実施形態によれば、第2開口部151を有する第2支持膜150が第1開口部131を有する第1支持膜130を形成した後に形成されるので、第1開口部131と第2開口部151の平面的な位置又は大きさは変更されることができる。
一方、第2支持パターン152を形成した後に、第1支持パターン132を形成することもあり得るが、このような場合、第1支持パターン132を形成するための異方性エッチングの時、第2支持パターン152の厚さが減少することができ、したがって、第1支持パターン132と第2支持パターン152との間の垂直間隔を一定の間隔以上に増加させるのに困難がある。即ち、第1支持パターン132と第2支持パターン152との間の垂直間隔が下部電極170の底面と第1支持パターン132との間の垂直間隔より小さいことがあり得る。
しかし、実施形態によれば、第2支持パターン152を形成する前に、第2支持パターン152の下に第1支持パターン132が形成されるので、第1支持パターン132と第2支持パターン152との間の垂直間隔を自由に調節されることができ、第1及び第2支持パターン132、152を形成するための異方性エッチング工程によって,副生成物が発生すること、或いは下部電極170及び第2支持パターン152が損傷することを防止することができる。
下部構造体100上に図11及び図12を参照して説明したように、第1及び第2モールド構造体を形成した後、下部電極ホールH形成する工程が実施される。
図13を参照すれば、第2支持膜150が形成された第2バッファ膜141上に、下部電極ホールHを形成するためのマスク構造体160を形成する。厚い第1及び第2モールド膜120、140を貫通する下部電極ホールHを形成するために、第1及び第2モールド膜120、140をエッチングする間に第1及び第2モールド膜120、140に対するエッチング選択比が優れたマスク構造体160が要求される。マスク構造体160は下部電極ホールHを形成するための異方性エッチング工程の間に第1及び第2モールド膜120、140と、第1及び第2支持膜130、150に対してエッチング選択性を有する物質で形成され得る。
下部電極ホールHを形成するためのマスク構造体160は、図13に示したように、行方向及び列方向に配列された開口部169を有することができる。これと異なり、マスク構造体160は図6に示したように、斜線方向に配列される言い換えれば、ジグザグ形状に配列された開口部169を有することができる。
詳細に説明すれば、マスク構造体160は順に積層された犠牲マスク膜161、ハードマスク膜163、及び有機マスク膜165を包含することができる。マスク構造体160を形成することは、下部電極ホールHを形成するためのマスクパターン(図示せず)を利用して有機マスク膜165をパターニングし、パターニングされた有機マスク膜165を利用してハードマスク膜163及び犠牲マスク膜161を順に異方性エッチングすることを含む。
犠牲マスク膜161は第2支持膜150の第2開口部151を満たすことができる。犠牲マスク膜161は第1及び第2モールド膜120、140と第1及び第2支持膜130、150に対してエッチング選択性を有する物質で形成され得る。一実施形態で、犠牲マスク膜161は第2バッファ膜141と同一の物質で形成され得る。例えば、犠牲マスク膜161は高密度プラズマ(HDP)酸化膜、TEOS(TetraEthylOrthoSilicate)、PE−TEOS(Plasma Enhanced TetraEthylOrthoSilicate)、O3−TEOS(O3−Tetra Ethyl Ortho Silicate)、及びUSG(Undoped Silicate Glass)などのシリコン酸化膜で形成され得る。
ハードマスク膜163は犠牲マスク膜161をエッチングする工程で犠牲マスク膜161に対してエッチング選択性を有する無機物質で形成され得る。例えば、ハードマスク膜163は、ポリシリコン、SiON、Si3N4、SiCN等などのシリコン含有物質の中で選択され得る。
有機マスク膜165はハードマスク膜163をエッチングする工程でハードマスク膜163に対してエッチング選択性を有する有機物質で形成され得る。例えば、有機マスク膜165はSOH膜(SOH;spin on hardmask)又は非晶質炭素膜(ACL;amorphous carbon layer)で形成することができる。SOH膜(SOH layer)は炭素含有SOH膜(carbon−based SOH layer)又はシリコン含有SOH膜(silicon−based SOH layer)を包含することができる。
続いて、開口部169が形成されたマスク構造体160を利用して第2支持膜及び第2バッファ膜141を異方性エッチングする。これによって、第2開口部及びホールが形成された第2支持パターン152が形成され得る。第2支持膜を異方性エッチングする時、オーバーエッチ(over etch)によって、第2モールド膜140の上面が露出され得る。さらに、一実施形態によれば、第2支持パターン152を形成した後、有機マスク膜165はアッシング工程によって除去されることができる。
図14を参照すれば、第1及び第2モールド構造体を貫通して下部構造体100を露出させる下部電極ホールHを形成する。
詳細には、マスク構造体160を利用して第2モールド膜140、第1支持パターン132、及び第1モールド膜120を順次的に異方性エッチングして、下部電極ホールHを形成することができる。
下部電極ホールHを形成する異方性エッチング工程は、第1及び第2モールド膜120、140と第1及び第2支持膜130、150とに対するエッチング率差異が10%以下であるエッチングレシピが利用され得る。また、下部電極ホールHを形成する異方性エッチング工程は、第1及び第2モールド膜120、140をエッチングするエッチングガスと、第1支持パターン132をエッチングするエッチングガスとが利用され得る。
具体的に、下部電極ホールHを形成することは、第2モールド膜140をプラズマ異方性エッチングして第1支持膜130を露出させることと、第1支持膜130をプラズマ異方性エッチングすることと、第1モールド膜120をプラズマ異方性エッチングすることを含む。ここで、第2モールド膜140をプラズマ異方性エッチングした後、第1支持膜130を異方性エッチングする時、第1支持膜130をエッチングするためのエッチングガスは露出された第2モールド膜140の側壁を損傷させるか、或いはポリマーを発生させ得る。これによって、第1支持膜130を異方性エッチングする前に第2モールド膜140の側壁にパッシベーション膜(図示せず)を形成することもあり得る。例えば、第1支持パターン132をエッチングする前に露出された第2モールド膜140の側壁に対する酸素O2プラズマ処理が実施されることができる。
縦横比が大きい下部電極ホールHを形成する間、ハードマスク膜(図13の163参照)が除去され得り、犠牲マスク膜161の上部面がリセスされ得る。そして、第2支持パターン132上に残留する犠牲マスク膜161は下部電極を形成の時、モールドとして利用され得る。
このように形成された下部電極ホールHは、図1に示された下部電極170の配列のように、平面的な観点で行方向及び列方向に配列され得る。これと異なり、下部電極ホールHは図6に示したように、平面的な観点で斜線方向に、言い換えればジグザグ形状に配列され得る。また、下部電極ホールHは、異方性エッチング工程によって下部電極ホールHの下部幅が上部幅より小さいことがあり得る。また、下部電極ホールHを形成する時に、オーバーエッチング(over etch)によってエッチング停止膜110が除去されて下部構造体100の上面が露出され得る。
図15を参照すれば、下部電極ホールH内に下部電極170を形成する。
下部電極170を形成することは、下部電極ホールH内に導電膜を蒸着し、平坦化工程を実施して犠牲マスク膜161上に蒸着された導電膜を除去することによって、下部電極170を互いに分離させることを含む。
導電膜を蒸着することは、化学気相蒸着CVD、物理的気相蒸着PVD、又は原子層蒸着ALD等などの段差塗布性(a property of step coverage)に優れた膜形成技術が使用され得る。一実施形態によれば、導電膜は下部電極ホールHの幅の半分以上の厚さに蒸着されて、下部電極ホールHを完全に満たすことができる。これによって、図面に示したようにピラー(pillar)形状の下部電極170が形成され得る。他の実施形態によれば、導電膜は下部電極ホールHの幅の半分以下の厚さに下部電極ホールHの内壁をコンフォーマルに覆うことができる。このような場合、導電膜を蒸着した後、導電膜上に、下部電極ホールHを満たす犠牲膜が形成されることもあり得り、図2に示したように、シリンダー形状の下部電極170が形成され得る。
一実施形態で、導電膜は金属物質、金属窒化膜、及び金属シリサイドの中の少なくとも1つを包含することができる。例えば、導電膜はコバルト、チタニウム、ニッケル、タングステン、及びモリブデンなどの高融点金属(refractory metal)物質で形成され得る。他の例として、導電膜はチタニウム窒化膜TiN、チタニウムシリコン窒化膜TiSiN、チタニウムアルミニウム窒化膜TiAlN、タンタル窒化膜TaN、タンタルシリコン窒化膜TaSiN、タンタルアルミニウム窒化膜TaAlN、及びタングステン窒化膜WNなどの金属窒化膜で形成され得る。また、導電膜は白金Pt、ルテニウムRu、及びイリジウムIrからなる群から選択された少なくとも1つの貴金属(Noble Metal)膜で形成され得る。また、導電膜はPtO、RuO2、又はIrO2などの貴金属導電性酸化膜と、SRO(SrRuO3)、BSRO((Ba、Sr)RuO3)、CRO(CaRuO3)、LSCoなどの導電性酸化膜で形成されることもあり得る。
一方、導電膜を蒸着した後には、導電膜蒸着の時に発生する不純物を除去するためのプラズマ処理及び熱処理工程が実施されることもできる。プラズマ処理工程の時、N2及びH2プラズマが使用され得る。
導電膜を蒸着した後、実施される平坦化工程は例えば、化学的機械的研磨工程又はドライエッチバック工程(Dry Etch Back)であり得る。平坦化工程によって、下部電極の上部面と犠牲マスク膜の上部面は共通の面を成し得る。
本発明の実施形態によれば、下部電極170を形成する前に、第1及び第2支持パターン132、152が形成されるので、第1及び第2支持パターン132、152を形成するためのエッチングガスに下部電極170が露出されることが防止され得る。また、第1及び第2支持パターン132、152を形成するためのエッチングガスに下部電極170が露出されて発生された副生成物(例えば、TiFxなどの不揮発性ポリマー)が第1及び第2モールド膜120、140一部分に残留しないので、後続工程で進行される第1及び第2モールド膜120、140を除去することが容易になり得る。
図16乃至図18を参照すれば、第1及び第2モールド膜120、140及び第1及び第2バッファ膜121、141を除去する工程を実施する。
図16を参照すれば、平坦化工程によって露出された犠牲マスク膜161を除去して第2支持パターン152を露出させる。
一実施形態によれば、犠牲マスク膜161を除去する前に、第2開口部(図12の151参照)を有する第2支持パターン152が形成されているので、犠牲マスク膜161を除去する工程によって、周辺回路領域Bと第2支持パターン152の第2開口部151で第2バッファ膜141の上面が露出され得る。
一実施形態によれば、犠牲マスク膜161を除去する工程で、第2バッファ膜141と犠牲マスク膜161はエッチング率差異が10%以下であり得り、第2支持パターン152に対してエッチング選択性を有するエッチングレシピが利用され得る。これによって、第2支持パターン152の第2開口部(図1の151参照)に露出された第2バッファ膜141が共に除去されることができる。これによって、犠牲マスク膜161及び第2バッファ膜141が同時に除去されて第2モールド膜140の上面が露出されることができ、第2支持パターン152の下部面が露出されることができる。
犠牲マスク膜161及び第2バッファ膜141を除去するために湿式エッチング工程が利用され得る。一実施形態で、犠牲マスク膜161及び第2バッファ膜141がシリコン酸化膜からなされた場合、LAL(Limulus amoebocyte lysate)溶液を利用する湿式エッチング工程が実施されることができる。
一実施形態によれば、犠牲マスク膜161を除去する前に、第2開口部(図12の151参照)を有する第2支持パターン152が形成されているので、第2支持パターン152を形成するためのエッチング工程によって、第2モールド膜140の上部面が損傷することを防止することができる。
続いて、第2モールド膜140を除去して図17に示したように、下部電極170の上部側壁を露出させる。第2モールド膜140を除去する工程は第1支持パターン132及び第1バッファ膜121に対してエッチング選択性を有するエッチングレシピが利用され得る。第2モールド膜140を除去することは、第2支持パターン152の第2開口部(図1の151参照)及び周辺回路領域Bに露出された第2モールド膜140へ湿式エッチング液を提供して実施されることができる。一実施形態で、第2モールド膜140がシリコン系列の物質からなされた場合、水酸化カリウムKOH、水酸化アンモニウムNH4OH、水酸化ナトリウムNaOH、又はTMAH(tetramethylammoniumhydroxide)がエッチング液として利用され得る。
一実施形態によれば、第2モールド膜140を除去する前に、第1開口部(図12の131参照)を有する第1支持パターン132が形成されているので、第2モールド膜140を除去する工程によって周辺回路領域Bと第1支持パターン132の第1開口部131で第1バッファ膜121の上面が露出されることができる。
続いて、第1支持パターン132によって露出された第1バッファ膜121を除去する工程が実施される。
第1バッファ膜121を除去することは、第1及び第2支持パターン132、152と第1モールド膜120に対してエッチング選択性を有するエッチングレシピが利用され得る。第1バッファ膜121は湿式エッチング工程によって除去され得り、第1バッファ膜121がシリコン酸化膜からなされた場合、第1支持パターン132に露出された第1バッファ膜121の上面にLAL(Limulus amoebocyte lysate)溶液を供給することによって、第1バッファ膜121が除去されることができる。これによって、図18に示したように、第1支持パターン132によって第1モールド膜120の上面が露出され得る。
一実施形態によれば、第1モールド膜120を除去する前に、第1開口部(図12の131参照)を有する第1支持パターン132が形成されているので、第1支持パターン132を形成するためのエッチング工程によって下部電極170及び第2支持パターン152が損失されることを防止することができる。
続いて、図19を参照すれば、第1モールド膜120を除去して、下部電極170の下部側壁を露出させる。第1モールド膜120を除去する工程は第1及び第2支持パターン132、152とエッチング停止膜112に対してエッチング選択性を有するエッチングレシピが利用され得る。
一実施形態で、第1モールド膜120がシリコン系列の物質からなされた場合、水酸化カリウムKOH、水酸化アンモニウムNH4OH、水酸化ナトリウムNaOH、又はTMAH(tetramethylammoniumhydroxide)がエッチング液として利用され得る。
第1モールド膜120を除去することによって、下部構造体100上に側壁が露出された下部電極170が形成され得る。また、大きい縦横比(aspect ratio)を有する下部電極170は第1及び第2支持パターン132、152によって水平的に互いに連結されて倒れることが防止され得る。
続いて、下部電極170上に図2に示したように、誘電膜180及び上部電極190を順に形成する。
誘電膜180及び上部電極190は化学気相蒸着CVD、物理的気相蒸着PVD、又は原子層蒸着ALD等などの段差塗布性(a property of step coverage)が優れた膜−形成技術を使用して形成され得る。
誘電膜180は例えば、HfO2、ZrO2、Al2O3、La2O3、Ta2O3、及びTiO2などの金属酸化物とSrTiO3(STO)、(Ba、Sr)TiO3(BST)、BaTiO3、PZT、PLZTなどのペロブスカイト(perovskite)構造の誘電物質からなされた組み合わせから選択されたいずれか1つの単一膜又はこれら膜の組み合わせで形成され得る。そして、誘電膜180は約50Å〜150Åの厚さを有することができる。
上部電極190は不純物がドーピングされたシリコン、金属物質、金属窒化膜、及び金属シリサイドの中の少なくとも1つを包含することができる。例えば、上部電極190はコバルト、チタニウム、ニッケル、タングステン、及びモリブデンなどの高融点金属膜で形成され得る。そして、上部電極190はチタニウム窒化膜TiN、チタニウムシリコン窒化膜TiSiN、チタニウムアルミニウム窒化膜TiAlN、タンタル窒化膜TaN、タンタルシリコン窒化膜TaSiN、タンタルアルミニウム窒化膜TaAlN、及びタングステン窒化膜WNなどの金属窒化膜で形成され得る。また、上部電極190は白金Pt、ルテニウムRu、及びイリジウムIrからなる群から選択された少なくとも1つの貴金属(Noble Metal)膜で形成され得る。また、上部電極190はPtO、RuO2、又はIrO2などの貴金属導電性酸化膜と、SRO(SrRuO3)、BSRO((Ba、Sr)RuO3)、CRO(CaRuO3)、LSCoなどの導電性酸化膜で形成されることもあり得る。一方、上部電極190を形成した後には、上部導電膜蒸着の時に発生する不純物を除去するためのプラズマ処理及び熱処理工程が実施されることができる。プラズマ処理工程の時、N2及びH2プラズマが使用され得る。
図22は本発明の他の実施形態による半導体装置の製造方法を説明するための順序図である。図23乃至図29は本発明の他の実施形態による半導体装置の製造方法を説明するための断面図である。
図22及び図23を参照すれば、下部構造体上にモールド構造体を形成する(S110)。
下部構造体100は図11を参照して説明したように、セル領域Aと周辺回路領域Bを含む半導体基板、セル領域Aの半導体基板上に形成されたメモリセル、及び周辺回路領域Bの半導体基板上に形成された周辺回路を含む。
この実施形態によれば、モールド構造体を形成することは、下部構造体100上に第1モールド膜120、第1支持膜135、第2モールド膜140、第2支持膜155、及び第3モールド膜157を順に積層することを含む。第1モールド膜120、第1支持膜135、第2モールド膜140、第2支持膜155、及び第3モールド膜157はセル領域A及び周辺回路領域Bの下部構造体100を覆うことができる。
この実施形態で、第1モールド膜120及び第2モールド膜140は結晶質シリコン、非晶質シリコン、不純物がドーピングされたシリコン、シリコンゲルマニウム又は炭素(carbon)系物質膜で形成され得る。第3モールド膜157は第1及び第2モールド膜120、140と同一の物質で形成されるか、或いは第2支持膜155に対してエッチング選択性を有し、第1及び第2モールド膜120、140と他の物質で形成されることもあり得る。例えば、第3モールド膜157は高密度プラズマ(HDP)酸化膜、TEOS(TetraEthylOrthoSilicate)、PE−TEOS(Plasma Enhanced TetraEthylOrthoSilicate)、O3−TEOS(O3−Tetra Ethyl Ortho Silicate)、及びUSG(Undoped Silicate Glass)などのシリコン酸化膜で形成され得る。これに加えて、第1モールド膜120の厚さは第2モールド膜140より薄いか、或いは実質的に同一であり得る。第3モールド膜157の厚さは第1及び第2モールド膜120、140より薄いことがあり得る。
第1及び第2支持膜135、155は第1乃至第3モールド膜120、140、157に対してエッチング選択性を有する物質で形成され得る。例えば、第1及び第2支持膜135、155はシリコン窒化膜又はシリコン酸窒化物で形成され得る。これに加えて、第2支持膜155は第1支持膜135より厚く形成され得る。
図22及び図24を参照すれば、モールド構造体をパターニングして下部構造体100を露出させる下部電極ホールHを形成する(S120)。
下部電極ホールHを形成することは、図13を参照して説明したように、モールド構造体上にマスク構造体を形成することと、マスク構造体をエッチングマスクとして利用して、モールド構造体を異方性エッチングして下部構造体100を露出させることと、を含む。下部電極ホールHを形成した後に、マスク構造体が除去されて第3モールド膜157の上面が露出され得る。
下部電極ホールHを形成する異方性エッチング工程は、第1乃至第3モールド膜120、140、157をエッチングするエッチングガスと、第1及び第2支持膜135、155をエッチングするエッチングガスが利用され得る。
下部電極ホールHは先に図1及び図6を参照して説明したように、平面的な観点で行方向及び列方向に配列されるか、或いはジグザグ形状に配列され得る。また、下部電極ホールHは、異方性エッチング工程によって下部電極ホールHの下部幅が上部幅より小さいことがあり得る。
図22及び図25を参照すれば、下部電極ホールH内に下部電極170を形成する(S130)。
下部電極170を形成することは、下部電極ホールH内に導電膜を蒸着し、平坦化工程を実施して第3モールド膜上に蒸着された導電膜を除去することによって、下部電極170を互いに分離させることを含む。これによって、下部電極170の上部面は第3モールド膜157の上部面と共通の面を成し得る。
一実施形態で、下部電極170は金属物質、金属窒化膜、及び金属シリサイドの中の少なくとも1つを包含することができる。例えば、下部電極170はコバルト、チタニウム、ニッケル、タングステン、及びモリブデンなどの高融点金属(refractory metal)物質で形成され得る。他の例として、下部電極170はチタニウム窒化膜TiN、チタニウムシリコン窒化膜TiSiN、チタニウムアルミニウム窒化膜TiAlN、タンタル窒化膜TaN、タンタルシリコン窒化膜TaSiN、タンタルアルミニウム窒化膜TaAlN、及びタングステン窒化膜WNなどの金属窒化膜で形成され得る。また、下部電極170は白金Pt、ルテニウムRu、及びイリジウムIrからなる群から選択された少なくとも1つの貴金属(Noble Metal)膜で形成され得る。また、下部電極170はPtO、RuO2、又はIrO2などの貴金属導電性酸化膜と、SRO(SrRuO3)、BSRO((Ba、Sr)RuO3)、CRO(CaRuO3)、LSCoなどの導電性酸化膜で形成されることもあり得る。
このように下部電極170を形成した後、第1及び第2支持パターンを形成する工程及び第1乃至第3モールド膜120、140、157を除去する工程が実施されることができる。
図26を参照すれば、等方性エッチング工程を実施して第3モールド膜157を除去する。第3モールド膜157は下部電極170及び第2支持膜155に対してエッチング選択性を有する物質で形成されるので、第3モールド膜157を除去する工程によって第2支持膜155の上部面が露出され得る。
続いて、第2支持膜155上に、下部電極を覆い第2支持膜155の一部分を露出させるマスクパターン175が形成され得る。ここで、マスクパターン175は周辺回路領域Bで第2支持膜155の上部面を露出させ得り、セル領域Aで第2支持膜155の一部分を露出させ得る。他の実施形態によれば、マスクパターン175は第3モールド膜(図25の157参照)を除去しなく、第3モールド膜157をパターニングして形成されることもあり得る。
図27を参照すれば、マスクパターン175をエッチングマスクとして利用して第2支持膜155を異方性エッチングする。これによって、図12を参照して説明したように、セル領域Aで開口部を有する第2支持パターン152が形成され得る。即ち、第2支持パターン152はセル領域Aで下部電極170の側壁と水平的に連結され、第2支持パターン152の開口部に下部電極170の側壁一部分が露出され得る。そして、第2支持パターン152は周辺回路領域Bで第2モールド膜140を露出させ得る。
さらに、一実施形態によれば、第2支持パターン152を形成するための異方性エッチング工程で、高エネルギー(high energy)のプラズマエッチング(plasma etching)工程が利用され得る。例えば、第2支持膜155がシリコン窒化膜で形成された場合、プラズマエッチング工程の時、フルオリン系列のエッチングガス(fluorine−based etching gas)が利用され得る。例えば、シリコン窒化膜で形成された第2支持膜155の異方性エッチングのためにCxFy系列又はCxHyFz系列のエッチングガスが使用され得る。
このように高エネルギーのプラズマエッチング工程が実施される時、下部電極170の一部分がエッチングガスに露出されて副生成物が発生され得る。例えば、フルオリン系列のエッチングガスのフルオリンと下部電極170の金属物質と結合して形成された不揮発性ポリマー(例えば、TiFx)とが発生され得る。また、第2支持パターン152を形成の時に利用される高エネルギーのイオン(ion)の入射によって第2支持パターン152に露出される第2モールド膜140の表面が損傷し得る。例えば、第2モールド膜140がシリコン系列の物質で形成された場合、高エネルギーのプラズマによってシリコン表面欠陥が発生され得る。
即ち、プラズマエッチング工程を利用して第2支持パターン152を形成した後、第2支持パターン152によって露出される第2モールド膜140の表面に上部損傷層142が形成され得る。このような上部損傷層142は第2モールド膜140を除去するための等方性エッチング工程で上部損傷層142のエッチング率が第2モールド膜120のエッチング率より低下され得る。
これによって、図22を参照すれば、第2支持パターン152を形成した後に、上部損傷層142及び第2モールド層140を除去する工程が順に実施されることができる(S140、S150)。
この実施形態によれば、上部損傷層142は等方性乾式エッチング工程を実施して除去され得る(S140)。詳細には、上部損傷層142を除去するための等方性乾式エッチング工程でリモートプラズマ(remote plasma)エッチング方法が利用され得る。また、上部損傷層142を除去するためのエッチング工程の時、フルオリン系列のエッチングガス、例えば、CxFy系列又はCxHyFz系列のエッチングガスが利用され得る。
続いて、図22を参照すれば、湿式エッチング工程を実施して第2モールド膜140を除去する工程が実施されることができる(S150)。第2モールド膜140を除去する工程は下部電極170、第2支持パターン152、及び第1支持膜135に対してエッチング選択性を有するエッチングレシピが利用され得る。一実施形態で、第2モールド膜140がシリコン系列の物質からなされた場合、水酸化カリウムKOH、水酸化アンモニウムNH4OH、水酸化ナトリウムNaOH、又はTMAH(tetramethylammoniumhydroxide)がエッチング液として利用され得る。
このように、上部損傷層142及び第2モールド膜140を順に除去にしたがって、図28に示したように、下部電極170の上部側壁が露出され得る。また、第2モールド膜140を除去することにしたがって、第1支持膜135の上部面が露出され得る。
続いて、図29を参照すれば、第1支持膜130をパターニングして第1支持パターン132を形成する。
一実施形態によれば、第1支持パターン132は上部に形成された第2支持パターン152をエッチングマスクとして利用して第1支持膜135を異方性エッチングして形成され得る。第2支持パターン152をエッチングマスクとして利用することにしたがって、第1支持パターン132を形成する間に第2支持パターン152の厚さが減少されることもあり得る。また、図27を参照して説明したことと同様に、第1支持膜135を異方性エッチングする時、高エネルギー(high energy)のプラズマエッチング(plasma etching)工程を利用することによって、第1支持パターン132に露出される第1モールド膜120の表面に下部損傷層122が形成され得る。これによって、第1支持パターン132を形成した後に、下部損傷層122及び第1モールド膜120を除去する工程が順に実施されることができる。ここで、下部損傷層122は先に説明したように、リモートプラズマを利用する等方性乾式エッチング工程によって除去されることができる。そして、第1モールド膜120は第1及び第2支持パターン132、152にエッチング選択性を有するエッチング液を利用する等方性湿式エッチング工程によって除去されることができる。このように、第1モールド膜120を除去にしたがって、下部電極170の下部側壁が露出され得る。以後、側壁が露出された下部電極170上に誘電膜(図2の180参照)及び上部電極(図2の190参照)が順に形成され得る(S160)。
図30は、本発明のその他の実施形態による半導体装置の製造方法を説明するための順序図である。
図30を参照すれば、下部電極を形成した後に、等方性乾式エッチング工程を実施して損傷層及びモールド膜を順に除去できる。
詳細には、図23及び図30を参照すれば、下部構造体100上に順に積層された第1モールド膜120、第1支持膜135、第2モールド膜140、第2支持膜155、及び第3モールド膜157を含むモールド構造体を形成する(S210)。
続いて、図24及び図30を参照すれば、モールド構造体をパターニングして下部電極ホールHを形成する(S220)。続いて、図25及び図30を参照すれば、下部電極ホール(図24のH)内に下部電極170を形成する(S230)。
続いて、図26及び図27を参照して説明したように、第2支持膜155をパターニングして第2支持パターン152を形成する。ここで、第2支持パターン(図27の152)を形成する間、高エネルギーのプラズマによって第2支持パターン152に露出される第2モールド膜140の表面に上部損傷層142が形成され得る。これによって、図30を参照すれば、下部電極170を及び第2支持パターン152を形成した後、上部損傷層142及び第2モールド膜140を除去する工程が順に実施されることができる(S240、250)。
詳細には、図27及び図30を参照すれば、上部損傷層142は等方性乾式エッチング工程を実施して除去され得る(S240)。この時、等方性乾式エッチング工程でリモートプラズマ(remote plasma)エッチング方法が利用され得る。また、上部損傷層142を除去するためのエッチング工程の時、フルオリン系列のエッチングガス、例えば、CxFy系列又はCxHyFz系列のエッチングガスが利用され得る。
続いて、図27及び図30を参照すれば、等方性乾式エッチング工程を実施して第2モールド膜140を除去することができる。即ち、上部損傷層142及び第2モールド膜140が同様にリモートプラズマエッチング方法を利用して除去されることができる。
以後、図29を参照して説明したように、第1モールド膜120上に第1支持パターン132が形成でき、第1支持パターンを形成の後、下部損傷層及び第1モールド膜また等方性乾式エッチング工程を実施して順に除去されることができる。続いて、側壁が露出された下部電極170上に誘電膜(図2の180参照)及び上部電極(図2の190参照)が順に形成され得る(S260)。
以下、図31乃至図36を参照して、本発明のその他の実施形態による半導体装置の製造方法を説明する。図31乃至図36は、本発明のその他の実施形態による半導体装置の製造方法を説明するための断面図である。
図31を参照すれば、図11乃至図13を参照して説明したように、セル領域A及び周辺回路領域Bを含む下部構造体100上にモールド構造体を形成する。ここでモールド構造体は第1及び第2モールド膜120、140と第1及び第2支持膜130、150とを含む。
ここで、第1支持膜130は図11を参照して説明したように、パターニング工程によってセル領域Aで第1開口部131を有することができる。一方、第1支持膜130を形成するためのパターニング工程の時、高エネルギーのプラズマエッチング工程が実施されることができ、これによって第1開口部131に露出された第1モールド膜120表面に表面欠陥を発生させることができる。即ち、第1開口部131に露出された第1モールド膜120表面に下部損傷層122が形成され得る。
第1支持膜130上に形成された第2モールド膜140は下部損傷層122の上部面を覆うことができる。そして、第2支持膜150は図12を参照して説明したように、パターニング工程によって第2開口部151を有することができる。第2モールド膜140の上部面に第2支持膜150を形成の時、先に説明したように、第2開口部151に露出された第2モールド膜140の表面に上部損傷層142が形成され得る。
続いて、図32を参照すれば、モールド構造体をパターニングして下部構造体100を露出させる下部電極ホールHを形成する。
下部電極ホールHを形成することは、図13を参照して説明したように、モールド構造体上にマスク構造体を形成することと、マスク構造体をエッチングマスクとして利用して、モールド構造体を異方性エッチングして下部構造体100を露出させることを含む。一方、下部電極ホールHを形成する前に、第2支持膜150の第2開口部151を満たす犠牲マスク膜161が形成され得る。
このように、下部電極ホールHを形成するにしたがって、第2開口部とホールが形成された第2支持パターン152が形成でき、第1開口部とホールが形成された第1支持パターンが形成され得る。
図33を参照すれば、下部電極ホールH内に下部電極170を形成する。図25を参照して説明したように、下部電極170を形成することは、下部電極ホールH内に導電膜を蒸着し、平坦化工程を実施して犠牲マスク膜161上に蒸着された導電膜を除去することによって、下部電極170を互いに分離させることを含む。これによって、下部電極170の上部面は犠牲マスク膜161の上部面と共通の面を成し得る。
下部電極170を形成した後、犠牲マスク膜161を除去して第2支持パターン152を露出させる。犠牲マスク膜161は等方性湿式エッチング工程を利用して除去されることができる。この時、犠牲マスク膜161をエッチングする間に第2支持パターン152及び上部損傷層142のエッチング率が犠牲マスク膜161のエッチング率が低下され得る。犠牲マスク膜161を除去した後、図34に示したように、第2支持パターン152及び上部損傷層142が露出され得る。
続いて、図35を参照すれば、等方性乾式エッチング工程を実施して上部損傷層142を除去する。上部損傷層142は、図22を参照して説明したように、リモートプラズマ(remote plasma)エッチング方法が利用され得る。また、上部損傷層142を除去するためのエッチング工程の時、フルオリン系列のエッチングガス、例えば、CxFy系列又はCxHyFz系列のエッチングガスが利用され得る。
続いて、湿式エッチング工程を実施して第2モールド膜140を除去する工程が実施されることができる。第2モールド膜140は図22を参照して説明したように、第2支持パターン152及び第1支持パターン132に対してエッチング選択性を有するエッチング液を利用して除去されることができる。例えば、第2モールド膜140がシリコン系列の物質からなされた場合、水酸化カリウムKOH、水酸化アンモニウムNH4OH、水酸化ナトリウムNaOH、又はTMAH(tetramethylammoniumhydroxide)がエッチング液として利用され得る。この実施形態で、第2モールド膜140を除去にしたがって、図36に示したように、第1支持パターン132及び下部損傷層122が露出され得る。
一方、第2モールド膜140を除去する工程は上部損傷層142を除去する工程と同様に、等方性乾式エッチング工程が利用されることもあり得る。即ち、第2モールド膜140はフルオリン系列のエッチングガスを利用するリモートプラズマエッチング方法を利用して除去されることができる。
続いて、下部損傷層122及び第1モールド膜120を除去する工程が順に実施されることができる。下部損傷層122及び第1モールド膜120は、上部損傷層142及び第2モールド膜140を除去する方法のように、等方性乾式エッチング工程及び等方性湿式エッチング工程を順に実施して除去されることができる。これと異なり、下部損傷層122及び第1モールド膜120は等方性乾式エッチング工程によって順に除去され得る。
図37は本発明の実施形態による半導体装置を含むメモリシステムの一例を示す概略ブロック図である。
図37を参照すれば、本発明の一実施形態による電子システム1100はコントローラ1110、入出力装置(1120、I/O)、記憶装置(1130、memory device)、インターフェイス1140、及びバス(1150、bus)を包含することができる。上記コントローラ1110、入出力装置1120、記憶装置1130、及び/又はインターフェイス1140は、バス1150を通じて互いに結合されることができる。バス1150はデータが移動する通路(path)に該当する。コントローラ1110、入出力装置(1120、I/O)、記憶装置(1130、memory device)、及び/又はインターフェイス1140は、本発明の実施形態による半導体装置を包含することができる。
コントローラ1110は、マイクロプロセッサー、デジタル信号プロセス、マイクロコントローラ、及びこれらと類似な機能を実施できる論理素子の中で少なくとも1つを包含することができる。入出力装置1120は、キーパッド(keypad)、キーボード、及びディスプレー装置等を包含することができる。記憶装置1130は、データ及び/又は命令語等を格納することができる。インターフェイス1140は、通信ネットワークにデータを伝送するか、或いは通信ネットワークからデータを受信する機能を実施できる。インターフェイス1140は、有線又は無線形態であり得る。例えば、インターフェイス1140は、アンテナ又は有無線トランシーバー等を包含することができる。図示しないが、電子システム1100は、コントローラ1110の動作を向上するための動作記憶素子として、高速のDRAM素子及び/又はSRAM素子等をさらに包含することもあり得る。
電子システム1100は、個人携帯用情報端末機(PDA、personal digital assistant)ポータブルコンピューター(portable computer)、ウェブタブレット(web tablet)、無線電話機(wireless phone)、モバイルフォン(mobile phone)、デジタルミュージックプレーヤー(digital music player)、メモリカード(memory card)、又は、情報を無線環境で送信及び/又は受信できるすべての電子製品に適用され得る。
図38は、本発明の実施形態による半導体装置を含む他の電子システムのブロック図である。
図38を参照すれば、電子システム1200は本発明の実施形態による半導体装置を少なくとも1つ包含することができる。電子システム1200は、モバイル機器やコンピューター等を包含することができる。例えば、電子システム1200は、メモリシステム1210、プロセッサー1220、RAM1230、及びユーザーインターフェイス1240を包含でき、これらはバス(Bus、1250)を利用して互いにデータ通信をすることができる。プロセッサー1220は、プログラムを実行し電子システム1200を制御する役割を果たすことができる。RAM1230は、プロセッサー1220の動作メモリとして使用され得る。例えば、プロセッサー1220及びRAM1230はそれぞれ、本発明の実施形態による半導体装置を包含することができる。これと異なり、プロセッサー1220とRAM1230が1つのパッケージに包含され得る。ユーザーインターフェイス1240は、電子システム1200にデータを入力又は出力するのに利用され得る。メモリシステム1210は、プロセッサー1220の動作のためのコード、プロセッサー1220によって処理されたデータ又は外部から入力されたデータを格納することができる。メモリシステム1210は、制御器及びメモリを包含することができる。
上記電子システム1200は、モバイルシステム、個人用コンピューター、産業用コンピューター、又は多様な機能を実施するロジックシステム等に具現され得る。例えば、上記モバイルシステムは、個人携帯用情報端末機(PDA;Personal Digital Assistant)、携帯用コンピューター、ウェブタブレット(web tablet)、モバイルフォン(mobile phone)、無線フォン(wireless phone)、ラップトップ(laptop)コンピューター、メモリカード、デジタルミュージックシステム(digital music system)、及び情報伝送/受信システムの中でいずれか1つであり得る。上記電子システム1200が無線通信を実施できる装備である場合に、上記電子システム1200はCDMA、GSM(登録商標)、NADC、E−TDMA、WCDMA(登録商標)、CDMA2000などの3世代通信システムなどの通信インターフェイスプロトコルで使用され得る。
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明がその技術的思想や必須的な特徴を変形せずに、他の具体的な形態に実施できることを理解できる。したがって、以上で記述した実施形態にはすべての面で例示的なことであり限定的なことではない理解しなければならない。
100・・・下部構造体
110・・・エッチング停止膜
120、140、157・・・モールド膜
122・・・下部損傷層
121、141・・・バッファ膜
130、150、135,155・・・支持膜
131,151・・・開口部
132,152・・・支持パターン
142・・・上部損傷層
160・・・マスク構造体
161・・・犠牲マスク膜
163・・・ハードマスク膜
165・・・有機マスク膜
170・・・下部電極
175・・・マスクパターン
180・・・誘電膜
190・・・上部電極
A・・・セル領域
B・・・周辺回路領域
110・・・エッチング停止膜
120、140、157・・・モールド膜
122・・・下部損傷層
121、141・・・バッファ膜
130、150、135,155・・・支持膜
131,151・・・開口部
132,152・・・支持パターン
142・・・上部損傷層
160・・・マスク構造体
161・・・犠牲マスク膜
163・・・ハードマスク膜
165・・・有機マスク膜
170・・・下部電極
175・・・マスクパターン
180・・・誘電膜
190・・・上部電極
A・・・セル領域
B・・・周辺回路領域
Claims (30)
- 基板と、
前記基板上の下部電極、前記下部電極の表面を覆う誘電膜、及び前記誘電膜上の上部電極を含む複数個のキャパシタと、
前記下部電極の下部側壁と連結され、第1開口部を含む第1支持パターンと、
前記下部電極の上部側壁と連結され、第2開口部を含む第2支持パターンと、を含み、
前記第1支持パターンと前記第2支持パターンとの間の第1垂直距離は前記基板に隣接する前記下部電極の底部と前記第1支持パターンとの間の第2垂直距離より大きい半導体装置。 - 前記第1垂直距離と前記第2垂直距離とがの比率は1:1乃至1:9である請求項1に記載の半導体装置。
- 前記第1支持パターンの厚さは前記第2支持パターンの厚さと実質的に同一であるか、或いは小さい請求項1に記載の半導体装置。
- 前記第1支持パターンの前記第1開口部は、平面的な観点で、前記第2支持パターンの第2開口部と重畳され、前記第1開口部の幅が前記第2開口部の幅より広い請求項1に記載の半導体装置。
- 前記第1支持パターンの前記第1開口部は、平面的な観点で、前記第2支持パターンの第2開口部と互いに交差するように配置されて、前記第1及び第2開口部は重畳されない請求項1に記載の半導体装置。
- 基板と、
前記基板上の下部電極、前記下部電極の表面を覆う誘電膜、及び前記誘電膜上の上部電極を含む複数個のキャパシタと、
前記下部電極の下部側壁と連結され、第1開口部を含む第1支持パターンと、
前記下部電極の上部側壁と連結され、第2開口部を含む第2支持パターンと、を含み、
前記第2支持パターンの第2開口部の一部分は、平面的な観点で、前記第1支持パターンの第1開口部と重畳され、前記第1開口部の第1幅が前記第2開口部の第2幅より広い半導体装置。 - 前記第1支持パターンの厚さは前記第2支持パターンの厚さと実質的に同一であるか、或いは薄い請求項6に記載の半導体装置。
- 前記第1支持パターンと前記第2支持パターンとの間の第1垂直距離は前記基板に隣接する前記下部電極の底部と前記第1支持パターンとの間の第2垂直距離より大きい請求項6に記載の半導体装置。
- 前記第1垂直距離と前記第2垂直距離とがの比率は1:1乃至1:9である請求項8に記載の半導体装置。
- 前記下部電極の上面は実質的に共通の面をなす請求項6に記載の半導体装置。
- 下部構造体上にモールド膜を形成し、前記モールド膜は半導体物質又は酸化物を含むことと、
前記モールド膜の上面に前記モールド膜に対してエッチング選択性を有するバッファ膜を形成することと、
前記バッファ膜上に前記バッファ膜を露出させる開口部を有する支持膜を形成することと、
前記モールド膜、前記バッファ膜及び前記支持膜をパターニングして前記下部構造体を露出させる複数のホールを形成することと、
前記ホール内に下部電極を形成することと、
前記モールド膜及びバッファ膜を順に除去することと、
前記下部電極の表面を覆う誘電膜及び上部電極を順に形成することと、を含む半導体装置の製造方法。 - 前記支持膜は前記モールド膜及び前記バッファ膜に対してエッチング選択性を有する物質で形成される請求項11に記載の半導体装置の製造方法。
- 前記モールド膜は結晶質シリコン、非晶質シリコン、不純物がドーピングされたシリコン、シリコンゲルマニウム、又は炭素(carbon)系物質膜の中でずれか1つに形成される請求項11に記載の半導体装置の製造方法。
- 前記支持膜はSiN、SiCN、TaO、及びTiO2の中でいずれか1つに形成される請求項11に記載の半導体装置の製造方法。
- 前記ホールを形成することは、
前記支持膜上に前記開口部を満たす犠牲膜を形成することと、
前記犠牲膜上にマスクパターンを形成することと、
前記マスクパターンをエッチングマスクとして利用して前記犠牲膜、前記支持膜、前記バッファ膜及び前記モールド膜を順に異方性エッチングすることと、を含む請求項11に記載の半導体装置の製造方法。 - 下部構造体上に、順に積層された第1モールド膜、第1バッファ膜、及び前記第1バッファ膜を露出させる第1開口部を有する第1支持膜を含む第1モールド構造体を形成することと、
前記第1モールド構造体上に、順に積層された第2モールド膜、第2バッファ膜、及び前記第2バッファ膜を露出させる第2開口部を有する第2支持膜を含む第2モールド構造体を形成することと、
前記第1及び第2モールド構造体をパターニングして前記下部構造体を露出させる複数のホールを形成することと、
前記ホール内に下部電極を形成することと、
前記第1及び第2バッファ膜と前記第1及び第2モールド膜を除去することと、
前記下部電極の表面を覆う誘電膜及び上部電極を順に形成することと、を含む半導体装置の製造方法。 - 前記第2モールド膜は前記第1モールド膜より厚い請求項16に記載の半導体装置の製造方法。
- 前記第1開口部の第1幅は前記第2開口部の第2幅より広い小さい請求項16に記載の半導体装置の製造方法。
- 前記第1支持膜の厚さは前記第2支持膜の厚さより薄いか、或いは実質的に同一の請求項16に記載の半導体装置の製造方法。
- 前記第2開口部は平面的な観点で前記第1開口部の一部分とオーバーラップされる請求項16に記載の半導体装置の製造方法。
- 前記第2開口部は平面的な観点で前記第1開口部と交差するように配置されて前記第1及び第2開口部は重畳されない請求項16に記載の半導体装置の製造方法。
- 前記第1及び第2モールド膜は結晶質シリコン、非晶質シリコン、不純物がドーピングされたシリコン、シリコンゲルマニウム又は炭素(carbon)系物質膜の中でずれか1つに形成される請求項16に記載の半導体装置の製造方法。
- 前記第1及び第2支持膜はSiN、SiCN、TaO、及びTiO2の中でいずれか1つに形成される請求項16に記載の半導体装置の製造方法。
- 前記ホールを形成することは、
前記第2モールド構造体上に前記第2開口部を満たす犠牲膜を形成することと、
前記犠牲膜上にマスクパターンを形成することと、
前記マスクパターンをエッチングマスクとして利用して、前記犠牲膜、前記第2モールド構造体及び前記第1モールド構造体を順に異方性エッチングすることと、を含む請求項16に記載の半導体装置の製造方法。 - 前記第1及び第2バッファ膜と前記第1及び第2モールド膜を除去することは、
第1等方性エッチング工程で前記第2バッファ膜を除去して、前記第2開口部を通じて前記第2モールド膜を露出させることと、
第2等方性エッチング工程で前記第2開口部に露出された前記第2モールド膜を除去して、前記下部電極の上部部分と、前記第1開口部を通じて前記第1バッファ膜を露出させることと、
第3等方性エッチング工程で前記第1バッファ膜を除去して、前記第1開口部を通じて前記第1モールド膜を露出させることと、
第4等方性エッチング工程で前記第1モールド膜を除去して、前記下部電極の下部部分を露出させることを含む請求項16に記載の半導体装置の製造方法。 - 基板上に第1モールド膜を形成し、前記第1モールド膜は半導体物質又は酸化物を含むことと、
前記第1モールド膜上に第1支持膜を形成することと、
前記第1支持膜上に第2モールド膜を形成し、前記第2モールド膜は半導体物質又は酸化物を含むことと、
前記第2モールド膜上に第2支持膜を形成することと、
前記第1及び第2モールド膜と前記第1及び第2支持膜をパターニングして、複数個のホールと第1及び第2支持パターンを形成することと、
複数個の電極を形成した後に、前記第1及び第2モールド膜を除去することと、を含む半導体装置の製造方法。 - 前記第1及び第2支持膜をパターニングして各々前記第1及び第2支持パターンを形成する前に、前記第1及び第2モールド膜上に各々第1及び第2バッファ膜を形成することをさらに含む請求項26に記載の半導体装置の製造方法。
- 前記第2バッファ膜上に犠牲マスク膜を形成することと、
前記犠牲マスク膜を除去する前に、前記第1及び第2支持膜をパターニングして各々第1及び第2支持パターンを形成することと、をさらに含む請求項27に記載の半導体装置の製造方法。 - 前記複数個の電極を形成することは、前記複数個のホール各々に導電形物質を形成することを含むことと、
前記複数個の電極は複数個の下部電極を含むことと、
前記複数個の下部電極上に誘電膜及び上部電極を形成することと、をさらに含む請求項26に記載の半導体装置の製造方法。 - 前記第1及び第2支持パターンは前記複数個の電極の下部及び上部側壁と隣接する請求項26に記載の半導体装置の製造方法。
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