JP2014022975A - 非同期相関演算回路 - Google Patents
非同期相関演算回路 Download PDFInfo
- Publication number
- JP2014022975A JP2014022975A JP2012160507A JP2012160507A JP2014022975A JP 2014022975 A JP2014022975 A JP 2014022975A JP 2012160507 A JP2012160507 A JP 2012160507A JP 2012160507 A JP2012160507 A JP 2012160507A JP 2014022975 A JP2014022975 A JP 2014022975A
- Authority
- JP
- Japan
- Prior art keywords
- data
- register
- asynchronous
- line
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Position Fixing By Use Of Radio Waves (AREA)
Abstract
【解決手段】第1の非同期相関演算回路100Aにおいて、受信データ供給部110が有する受信データ2線符号化部110Bは、Mビット(M≧1)の受信データの系列でなる受信系列データを2線符号化する。また、レプリカデータ供給部120が有するレプリカデータ2線符号化部120Bは、1ビットのレプリカデータの系列でなるレプリカコードを2線符号化する。非同期全加算部150は、加算結果記憶部170の記憶値を2線符号化する加算結果2線符号化部180の出力値に、受信データ供給部110からの出力値を、レプリカデータ供給部120からの出力値に応じた符号で加算して出力する。そして、2線復号部160は、非同期全加算部150による2線符号の出力値を復号して加算結果記憶部170に出力する。
【選択図】図2
Description
第2の読出用レジスタ機構についても同様である。
第2の書込用レジスタ機構についても同様である。
1−1.非同期相関演算回路の構成
図2は、第1実施形態における第1の非同期相関演算回路100Aの回路構成の一例を示す図である。以下参照する図面では、2線符号化されたデータの流れを太線で図示し、2線符号化されていないデータと区別する。
第2の入力ポートYには、加算結果2線符号化部180によって2線符号化された非同期全加算部150の積和演算値“(A_1,A_0)”がフィードバック入力される。
キャリー入力ポートCinには、レプリカデータ2線符号化部120Bによって2線符号化されたレプリカデータ“(Cj_1,Cj_0)”が入力される。
図3は、非同期全加算部150の回路構成の一例を示す図である。非同期全加算部150は、論理否定回路151と、選択回路153と、全加算器155とを有して構成される。
受信データ選択部110Cは、演算完了検知部310が非同期全加算部150の演算の完了を検知する毎に、受信系列データのうちの次の演算に供すべき受信データを順次切り替えて選択するための機構として受信データ読出用レジスタ機構を有する。また、レプリカデータ選択部120Cは、演算完了検知部310が非同期全加算部150の演算の完了を検知する毎に、レプリカコードのうちの次の演算に供すべきレプリカデータを順次切り替えて選択するための機構としてレプリカデータ読出用レジスタ機構を有する。
レプリカデータ読出用レジスタ機構についても同様である。
レプリカデータ書込用レジスタ機構についても同様である。
図4は、受信データの読み出し及び書き込みに係る受信データ読出用レジスタ機構及び受信データ書込用レジスタ機構の概略構成図である。
受信データ記憶部110Aは、受信データD1〜DNをそれぞれ記憶するための受信データレジスタRd1〜RdNを有して構成される。また、受信データ2線符号化部110Bは、受信データレジスタRd1〜RdNと一対一に対応付けられた受信データ2線符号化器Ed1〜EdNを有して構成される。受信データレジスタRd1〜RdNからは、記憶している受信データが、対応する受信データ2線符号化器Ed1〜EdNに随時出力される。また、受信データ選択部110Cは、次の演算に供すべき受信データに対応する受信データ2線符号化器を選択するための機構として、受信データ読出用レジスタ機構を有して構成される。
受信データ読出用レジスタ機構は、受信データ2線符号化器Ed1〜EdNにそれぞれ接続されたN個の読出トークンレジスタ段Sd1〜SdNを環状に接続して構成される。読出トークンレジスタ段Sd1〜SdNが環状に接続されていることで、読出トークンは、読出トークンレジスタ段を循環することになる。つまり、読出トークンは、Sd1から順番に読出トークンレジスタ段を移動(遷移)していき、SdNに到達した後、再びWd1に戻る。受信データ読出用レジスタ機構は、読出トークンレジスタ段の間で読出トークンを移動させ、受信データ2線符号化器Ed1〜EdNへのアクセス権を順次に切り替えることで、受信データ2線符号化器Ed1〜EdNから、2線符号化した受信データを非同期全加算部150に出力させる機構である。
受信データ書込用レジスタ機構は、受信データレジスタRd1〜RdNにそれぞれ接続されたN個の書込トークンレジスタ段Wd1〜WdNを環状に接続して構成される。書込トークンレジスタ段Wd1〜WdNが環状に接続されていることで、書込トークンは、書込トークンレジスタ段を循環することになる。つまり、書込トークンは、Wd1から順番に書込トークンレジスタ段を移動(遷移)していき、WdNに到達した後、再びWd1に戻る。受信データ書込用レジスタ機構は、書込トークンレジスタ段の間で書込トークンを移動させ、受信データレジスタRd1〜RdNへのアクセス権を切り替えることで、受信データレジスタRd1〜RdNへの受信データの書き込みを順次に実現する機構である。
図5は、レプリカデータ用のレジスタ機構の構成を図示したものである。
レプリカデータ記憶部120Aは、レプリカデータC1〜CNそれぞれに対応して、当該レプリカデータを記憶するレプリカデータレジスタ群を有する。レプリカデータレジスタ群は、N個のレプリカデータレジスタRc1〜RcNで構成される。また、レプリカデータ2線符号化部120Bは、レプリカデータレジスタ群を構成するレプリカデータレジスタそれぞれに対応するレプリカデータ2線符号化器Ec1〜EcNを有して構成される。また、レプリカデータ選択部120Cは、次の演算に供すべきレプリカデータに対応するレプリカデータ2線符号化器を選択するための機構として、レプリカデータ読出用レジスタ機構を有して構成される。
次に、上述した読出用レジスタ機構及び書込用レジスタ機構の構成及び動作について詳細に説明する。これらのレジスタ機構の構成及び動作は、受信データ用のレジスタ機構もレプリカデータ用のレジスタ機構も変わるところがない。そのため、ここでは一般化して説明を行う。つまり、受信データ読出用レジスタ機構及びレプリカデータ読出用レジスタ機構を包括して読出用レジスタ機構とし、受信データ書込用レジスタ機構及びレプリカデータ書込用レジスタ機構を包括して書込用レジスタ機構として説明する。
第1の非同期相関演算回路100Aにおいて、非同期全加算部150が2線符号化されたデータを入力するように構成したことで、非同期全加算部150は、有効データの到来を確実に検知して演算を行うことが可能となる。非同期全加算部150では、当該非同期全加算部150の最新の加算結果に受信データを加算する演算が行われる。この場合において、相関演算の相手方となるレプリカデータの符号が正であれば受信データを足し込み(すなわち加算する)、相関演算の相手方となるレプリカデータの符号が負であれば受信データの符号を反転して足し込む(すなわち減算する)ようにしたことで、受信信号とレプリカコードとの相関演算を正しく行うことが可能となる。
第2実施形態における非同期相関演算回路は、非同期全加算部が、2K個(Kは1以上の整数)の受信データを加算する(2K−1)個の非同期全加算器をトーナメント型に配置構成したトーナメント型全加算器群を有する構成である。
図12は、第2実施形態における第2の非同期相関演算回路100Bの回路構成の一例を示す図である。ここでは「K=2」として第2の非同期相関演算回路100Bを構成した場合を例に挙げて説明する。第1の非同期相関演算回路100Aと同一の構成要素については同一の符号を付して再度の説明を省略する。
図12の第2の非同期相関演算回路100Bでは、非同期全加算部150の演算が完了する毎に、次の演算に供すべき2K個の受信データを選択して、トーナメント型全加算器群250に供給する必要がある。そこで、第1実施形態と同様に、互いに4相ハンドシェイキングのプロトコルによって通信し合う読出トークンレジスタ段を受信データそれぞれに対応付けて設けた受信データ読出用レジスタ機構を、第2の非同期相関演算回路100Bに設ける。この場合、各読出トークンレジスタ段は、非同期全加算部の演算対象の2K個の受信データに対応する受信データ2線符号化器に対応付けられるように構成する。
レプリカデータ読出用レジスタ機構についても同様である。
第3実施形態は、第2実施形態で説明した第2の非同期相関演算回路を複数個配置し、互いにレプリカコードの位相をずらして、各々の第2の非同期相関演算回路に相関演算を並列的に行わせる構成を適用した実施形態である。
第4実施形態は、レプリカデータを生成する非同期回路を非同期相関演算回路に設ける実施形態である。
第2の線形フィードバックシフトレジスタ回路132についても同様である。
本発明を適用可能な実施例は、上記の実施例に限定されることなく、本発明の趣旨を逸脱しない範囲で適宜変更可能であることは勿論である。以下、変形例について説明する。
上記の実施形態では、第1の系列データをGPS衛星からGPS衛星信号を受信した受信信号とし、第2の系列データをレプリカコードとして説明したが、第1の系列データや第2の系列データの種類はこれらに限られるわけではない。
第3実施形態と同様に、第1実施形態で説明した第1の非同期相関演算回路100Aを複数個配置構成し、それぞれの第1の非同期相関演算回路100Aにレプリカコードの位相をずらして並列的に相関演算を行わせるように構成してもよい。
上記の実施形態では、データ(受信データ及びレプリカデータ)の読出用レジスタ機構が、読出トークンレジスタ段を環状に接続して構成されることとして説明したが、この読出用レジスタ機構の構成は一例に過ぎない。例えば、読出トークンレジスタ段をバス型やスター型で接続して読出用レジスタ機構を構成してもよく、読出トークンが読出トークンレジスタ段を循環するような構成であればよい。
書込用レジスタ機構についても同様である。
本発明の非同期データ生成回路は、レプリカデータを生成する回路に適用する場合に限らず、他のゴールド系列のデータを生成する回路にも適用可能であることは勿論である。例えば、長さ“31=25−1”のゴールド系列のデータを生成するのであれば、5段(=L段)のデータレジスタ部と4段(=(L−1)段)の排他的論理和演算回路とを線形フィードバック接続した線形フィードバックシフトレジスタ回路を2個設け、これらの出力値を結合するように非同期データ生成回路を構成すればよい。
本実施形態の非同期相関演算回路は、種々の受信機に内蔵配置して相関演算に利用することが可能である。また、このような受信機を具備する電子機器として、例えば、携帯型電話機やカーナビゲーション装置、携帯型ナビゲーション装置、パソコン、PDA(Personal Digital Assistance)、歩数計、腕時計といった種々の電子機器を想定することが可能である。
上記の実施形態では、衛星測位システムとしてGPSを適用した場合の実施形態について説明したが、WAAS(Wide Area Augmentation System)やQZSS(Quasi Zenith Satellite System)、GLONASS(GLObal NAvigation Satellite System)、GALILEO等の他の衛星測位システムとしてもよいことは勿論である。
Claims (8)
- Mビット(M≧1)の第1のデータの系列でなる第1の系列データを2線符号化する第1の2線符号化部を有し、演算が完了する毎に次の演算に供すべき第1のデータを供給する第1のデータ供給部と、
1ビットの第2のデータの系列でなる第2の系列データを2線符号化する第2の2線符号化部を有し、演算が完了する毎に次の演算に供すべき第2のデータを供給する第2のデータ供給部と、
加算結果を記憶する加算結果記憶部と、
前記加算結果記憶部の記憶値を2線符号化する第3の2線符号化部と、
前記第3の2線符号化部の出力値に、前記第1のデータ供給部からの出力値を、前記第2のデータ供給部からの出力値に応じた符号で加算して出力する非同期全加算部と、
前記非同期全加算部による2線符号の出力値を復号して前記加算結果記憶部に出力する2線復号部と、
を備えた非同期相関演算回路。 - 前記第1のデータ供給部は、前記第1のデータそれぞれに対応して当該第1のデータを格納する第1のデータレジスタ群を有し、
前記第2のデータ供給部は、前記第2のデータそれぞれに対応して当該第2のデータを格納する第2のデータレジスタ群を有し、
前記第1の2線符号化部は、前記第1のデータレジスタ群を構成する第1のデータレジスタにそれぞれ対応付けられ、当該第1のデータレジスタに格納された第1のデータを2線符号化する第1の2線符号化器を有し、
前記第2の2線符号化部は、前記第2のデータレジスタ群を構成する第2のデータレジスタそれぞれに対応付けられ、当該第2のデータレジスタに格納された第2のデータを2線符号化する第2の2線符号化器を有し、
前記第1のデータ供給部は、次の演算に供すべき第1のデータに対応する前記第1の2線符号化器を選択する第1の選択部を有し、
前記第2のデータ供給部は、次の演算に供すべき第2のデータに対応する前記第2の2線符号化器を選択する第2の選択部を有する、
請求項1に記載の非同期相関演算回路。 - 前記第1の選択部は、互いに4相ハンドシェイキングのプロトコルによって通信し合う読出トークンレジスタ段を前記第1のデータそれぞれに対応付けて設け、読出トークンが前記読出トークンレジスタ段を循環するように構成された読出用レジスタ機構であって、前記非同期全加算部の演算が完了する毎に読出トークンを次段の読出トークンレジスタ段に移動させる第1の読出用レジスタ機構を有し、当該読出トークンに基づいて次の演算に供すべき第1のデータに対応する前記第1の2線符号化器を選択し、
前記第2の選択部は、互いに4相ハンドシェイキングのプロトコルによって通信し合う読出トークンレジスタ段を前記第2のデータそれぞれに対応付けて設け、読出トークンが前記読出トークンレジスタ段を循環するように構成された読出用レジスタ機構であって、前記非同期全加算部の演算が完了する毎に読出トークンを次段の読出トークンレジスタ段に移動させる第2の読出用レジスタ機構を有し、当該読出トークンに基づいて次の演算に供すべき第2のデータに対応する前記第2の2線符号化器を選択する、
請求項2に記載の非同期相関演算回路。 - 前記非同期全加算部は、2K個(Kは1以上の整数)の前記第1のデータを加算する(2K−1)個の非同期全加算器をトーナメント型に配置構成したトーナメント型全加算器群を有し、
前記第1の選択部は、互いに4相ハンドシェイキングのプロトコルによって通信し合う読出トークンレジスタ段を前記第1のデータそれぞれに対応付けて設け、読出トークンが前記読出トークンレジスタ段を循環するように構成された読出用レジスタ機構であって、各読出トークンレジスタ段が、前記非同期全加算部の演算対象の2K個の第1のデータに対応する前記第1の2線符号化器に対応付けられ、前記非同期全加算部の演算が完了する毎に読出トークンを次段の読出トークンレジスタ段に移動させる第1の読出用レジスタ機構を有し、当該読出トークンに基づいて次の演算に供すべき2K個の前記第1のデータに対応する前記第1の2線符号化器を選択し、
前記第2の選択部は、互いに4相ハンドシェイキングのプロトコルによって通信し合う読出トークンレジスタ段を前記第2のデータそれぞれに対応付けて設け、読出トークンが前記読出トークンレジスタ段を循環するように構成された読出用レジスタ機構であって、各読出トークンレジスタ段が、相関演算の相手方となる2K個の第2のデータに対応する前記第2の2線符号化器に対応付けられ、前記非同期全加算部の演算が完了する毎に読出トークンを次段の読出トークンレジスタ段に移動させる第2の読出用レジスタ機構を有し、当該読出トークンに基づいて次の演算に供すべき2K個の前記第2のデータに対応する前記第2の2線符号化器を選択し、
前記トーナメント型全加算器群のうち、最下段の前記非同期全加算器それぞれは、演算対象となる2つの前記第1のデータのうちの一方の第1のデータに係る前記第1の2線符号化器の出力値に、他方の第1のデータに係る前記第1の2線符号化器の出力値を、相関演算の相手方となる2つの前記第2のデータに係る前記第2の2線符号化器の出力値に応じた符号で加算する、
請求項2に記載の非同期相関演算回路。 - 互いに4相ハンドシェイキングのプロトコルによって通信し合う書込トークンレジスタ段を書込トークンが循環するように構成された書込用レジスタ機構であって、書込トークンを次段の書込トークンレジスタ段に順次移動させ、当該書込トークンに基づいて前記第1のデータを前記第1のデータレジスタに記憶させる第1の書込用レジスタ機構と、
互いに4相ハンドシェイキングのプロトコルによって通信し合う書込トークンレジスタ段を書込トークンが循環するように構成された書込用レジスタ機構であって、書込トークンを次段の書込トークンレジスタ段に順次移動させ、当該書込トークンに基づいて前記第2のデータを前記第2のデータレジスタに記憶させる第2の書込用レジスタ機構と、
を備えた請求項2に記載の非同期相関演算回路。 - 前記第2のデータ供給部は、長さ2L−1(Lは3以上の整数)の前記第2の系列データを生成する非同期データ生成回路を有し、
前記非同期データ生成回路は、
1ビットデータレジスタ部を2線復号器及び2線符号化器で挟んで構成したL段の第1のデータレジスタ部と(L−1)段の第1の排他的論理和演算回路とを線形フィードバック接続した第1の線形フィードバックシフトレジスタ回路と、
1ビットデータレジスタ部を2線復号器及び2線符号化器で挟んで構成したL段の第2のデータレジスタ部と(L−1)段の第2の排他的論理和演算回路とを線形フィードバック接続した第2の線形フィードバックシフトレジスタ回路と、
前記第1の線形フィードバックシフトレジスタ回路からの出力値と前記第2の線形フィードバックシフトレジスタ回路からの出力値とを結合する結合部と、
を有し、
前記第1のデータレジスタ部の2線符号化器及び前記第2のデータレジスタ部の2線符号化器によって前記第2の2線符号化部が構成され、
前記第1の線形フィードバックシフトレジスタ回路は、前記第1のデータレジスタ部それぞれの第1の初期値と、排他的論理和の演算を実行させる前記第1の排他的論理和演算回路とを設定可能に構成され、
前記第2の線形フィードバックシフトレジスタ回路は、前記第2のデータレジスタ部それぞれの第2の初期値と、排他的論理和の演算を実行させる前記第2の排他的論理和演算回路とを設定可能に構成された、
請求項1に記載の非同期相関演算回路。 - 前記第2のデータ供給部は、前記非同期データ生成回路に生成させる前記第2の系列データに応じた前記第1の初期値及び前記第1の排他的論理和演算回路の設定を行うとともに、当該第2の系列データに応じた前記第2の初期値及び前記第2の排他的論理和演算回路の設定を行う設定部を有する、
請求項6に記載の非同期相関演算回路。 - 前記第1の系列データは、衛星からの受信信号を時系列にサンプリングした系列データであり、
前記第2の系列データは、前記衛星のレプリカコードを時系列にサンプリングした系列データであり、
前記受信信号と前記レプリカコードとの相関値を算出する非同期回路である、
請求項1〜7の何れか一項に記載の非同期相関演算回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012160507A JP5920081B2 (ja) | 2012-07-19 | 2012-07-19 | 非同期相関演算回路 |
US13/944,346 US8995500B2 (en) | 2012-07-19 | 2013-07-17 | Asynchronous correlation circuit, asynchronous full adder circuit, calculation device, correlation device, asynchronous maximum value N detection circuit, and satellite signal acquisition device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012160507A JP5920081B2 (ja) | 2012-07-19 | 2012-07-19 | 非同期相関演算回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014022975A true JP2014022975A (ja) | 2014-02-03 |
JP5920081B2 JP5920081B2 (ja) | 2016-05-18 |
Family
ID=50197408
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012160507A Active JP5920081B2 (ja) | 2012-07-19 | 2012-07-19 | 非同期相関演算回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5920081B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014021762A (ja) * | 2012-07-19 | 2014-02-03 | Seiko Epson Corp | 非同期全加算回路、非同期相関演算回路、演算装置及び相関演算装置 |
JP2018529107A (ja) * | 2014-08-15 | 2018-10-04 | ホア、ウェンシェン | 飛行時間検出のシステム及び方法 |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03226135A (ja) * | 1990-01-31 | 1991-10-07 | Futaba Corp | スペクトラム拡散通信用相関器 |
JP2001136105A (ja) * | 1999-11-08 | 2001-05-18 | Canon Inc | マッチトフィルタ及び受信装置 |
JP2002335228A (ja) * | 2001-05-08 | 2002-11-22 | Sony Corp | インパルス信号列を用いる無線通信システム、無線送信装置、無線受信装置、無線通信方法、無線送信方法、無線受信方法 |
JP2003008475A (ja) * | 2001-06-25 | 2003-01-10 | Hitachi Kokusai Electric Inc | Rach受信装置 |
JP2006202262A (ja) * | 2005-01-19 | 2006-08-03 | Seiko Epson Corp | 非同期回路設計ツール及びコンピュータプログラム |
JP2006246394A (ja) * | 2005-03-07 | 2006-09-14 | Tohoku Univ | 完全二重非同期通信システム |
JP2009504079A (ja) * | 2005-08-05 | 2009-01-29 | トムソン ライセンシング | 時分割非同期式多経路探索方法及び装置 |
JP2010511336A (ja) * | 2006-12-01 | 2010-04-08 | ザ ヨーロピアン ジーエヌエスエス スーパーバイザリー オーソリティ | カオス拡散符号およびカオス拡散符号の生成 |
JP2011015159A (ja) * | 2009-07-01 | 2011-01-20 | Fujitsu Ltd | 相関演算装置 |
JP2011506919A (ja) * | 2007-12-05 | 2011-03-03 | クゥアルコム・インコーポレイテッド | 全地球ナビゲーション受信機 |
-
2012
- 2012-07-19 JP JP2012160507A patent/JP5920081B2/ja active Active
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03226135A (ja) * | 1990-01-31 | 1991-10-07 | Futaba Corp | スペクトラム拡散通信用相関器 |
JP2001136105A (ja) * | 1999-11-08 | 2001-05-18 | Canon Inc | マッチトフィルタ及び受信装置 |
JP2002335228A (ja) * | 2001-05-08 | 2002-11-22 | Sony Corp | インパルス信号列を用いる無線通信システム、無線送信装置、無線受信装置、無線通信方法、無線送信方法、無線受信方法 |
JP2003008475A (ja) * | 2001-06-25 | 2003-01-10 | Hitachi Kokusai Electric Inc | Rach受信装置 |
JP2006202262A (ja) * | 2005-01-19 | 2006-08-03 | Seiko Epson Corp | 非同期回路設計ツール及びコンピュータプログラム |
JP2006246394A (ja) * | 2005-03-07 | 2006-09-14 | Tohoku Univ | 完全二重非同期通信システム |
JP2009504079A (ja) * | 2005-08-05 | 2009-01-29 | トムソン ライセンシング | 時分割非同期式多経路探索方法及び装置 |
JP2010511336A (ja) * | 2006-12-01 | 2010-04-08 | ザ ヨーロピアン ジーエヌエスエス スーパーバイザリー オーソリティ | カオス拡散符号およびカオス拡散符号の生成 |
JP2011506919A (ja) * | 2007-12-05 | 2011-03-03 | クゥアルコム・インコーポレイテッド | 全地球ナビゲーション受信機 |
JP2011015159A (ja) * | 2009-07-01 | 2011-01-20 | Fujitsu Ltd | 相関演算装置 |
Non-Patent Citations (2)
Title |
---|
JPN6016010167; 高橋知宏、水澤一泰、羽生貴弘: '多値2線符号化に基づく高性能非同期データ転送VLSI' 電子情報通信学会技術研究報告. SIP, 信号処理 106(315), 20061020, pp.37-42 * |
JPN6016010168; 高橋知宏、羽生貴弘、亀山充隆: '双方向同時制御に基づく非同期データ転送方式とそのVLSI実現' 電子情報通信学会論文誌. C, エレクトロニクス , 20040501, pp.459-468 * |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014021762A (ja) * | 2012-07-19 | 2014-02-03 | Seiko Epson Corp | 非同期全加算回路、非同期相関演算回路、演算装置及び相関演算装置 |
JP2018529107A (ja) * | 2014-08-15 | 2018-10-04 | ホア、ウェンシェン | 飛行時間検出のシステム及び方法 |
JP2021073436A (ja) * | 2014-08-15 | 2021-05-13 | スター アリー インターナショナル リミテッド | 飛行時間検出のシステム及び方法 |
JP7124047B2 (ja) | 2014-08-15 | 2022-08-23 | スター アリー インターナショナル リミテッド | 飛行時間検出のシステム及び方法 |
JP2022169622A (ja) * | 2014-08-15 | 2022-11-09 | スター アリー インターナショナル リミテッド | 飛行時間検出のシステム及び方法 |
JP7481401B2 (ja) | 2014-08-15 | 2024-05-10 | スター アリー インターナショナル リミテッド | 飛行時間検出のシステム及び方法 |
Also Published As
Publication number | Publication date |
---|---|
JP5920081B2 (ja) | 2016-05-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8599904B2 (en) | Method and apparatus for software GPS receiver | |
US11288040B2 (en) | Floating-point dot-product hardware with wide multiply-adder tree for machine learning accelerators | |
JP4047582B2 (ja) | 特有のコードで変調された信号用受信器の相関および復調回路 | |
ATE501439T1 (de) | Testzugangsportschalter | |
US20110169525A1 (en) | Systems, pipeline stages, and computer readable media for advanced asynchronous pipeline circuits | |
US7543013B2 (en) | Multi-stage floating-point accumulator | |
CN102073053A (zh) | 一种多模gnss接收机伪随机噪声码发生单元 | |
JP5920081B2 (ja) | 非同期相関演算回路 | |
KR20130057899A (ko) | 비동기식 브릿지 및 이의 동작 방법, 및 이를 포함하는 SoC | |
RU2006133413A (ru) | Приемник спутниковой навигации с устройством быстрого поиска навигационных сигналов в условиях высокой динамики объекта | |
Umapathi et al. | A Comprehensive Survey on Distinctive Implementations of Carry Select Adder | |
GB2359677A (en) | A Booth array multiplier with low-noise and low power transfer of "drop-off" bits | |
US8995500B2 (en) | Asynchronous correlation circuit, asynchronous full adder circuit, calculation device, correlation device, asynchronous maximum value N detection circuit, and satellite signal acquisition device | |
Lin et al. | A fully digital SRAM-based four-layer in-memory computing unit achieving multiplication operations and results store | |
Nair et al. | Design of multistage counters using linear feedback shift register | |
CN114489567A (zh) | 一种并行伪随机码发生器及方法 | |
JP5929583B2 (ja) | 非同期最大n値検出回路及び衛星信号捕捉装置 | |
Soundharya et al. | GDI based area delay power efficient carry select adder | |
JP5958138B2 (ja) | 非同期全加算回路、非同期相関演算回路、演算装置及び相関演算装置 | |
Oliveira et al. | A new qdi asynchronous pipeline with two-phase delay-insensitive global communication | |
Mal et al. | Design and demonstration of a configurable architecture for smart pixel research | |
KR20140070041A (ko) | 반도체 집적회로와 그 동작 방법 | |
JP6949268B2 (ja) | 演算回路、デジタルフィルタ、送信器、中継器、人工衛星、演算方法、およびプログラム | |
US9430425B1 (en) | Multi-cycle resource sharing | |
JP7150396B2 (ja) | 符号生成装置及びスペクトラム拡散信号受信システム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150622 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160310 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160315 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160328 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5920081 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |