JP2014003201A - 半導体装置及び配線基板、並びにそれらの製造方法 - Google Patents

半導体装置及び配線基板、並びにそれらの製造方法 Download PDF

Info

Publication number
JP2014003201A
JP2014003201A JP2012138474A JP2012138474A JP2014003201A JP 2014003201 A JP2014003201 A JP 2014003201A JP 2012138474 A JP2012138474 A JP 2012138474A JP 2012138474 A JP2012138474 A JP 2012138474A JP 2014003201 A JP2014003201 A JP 2014003201A
Authority
JP
Japan
Prior art keywords
forming
pedestal
electrode pad
opening
metal layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012138474A
Other languages
English (en)
Other versions
JP2014003201A5 (ja
JP6154995B2 (ja
Inventor
Kiyohiro Machida
洋弘 町田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2012138474A priority Critical patent/JP6154995B2/ja
Priority to US13/920,336 priority patent/US9082672B2/en
Publication of JP2014003201A publication Critical patent/JP2014003201A/ja
Publication of JP2014003201A5 publication Critical patent/JP2014003201A5/ja
Application granted granted Critical
Publication of JP6154995B2 publication Critical patent/JP6154995B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/03912—Methods of manufacturing bonding areas involving a specific sequence of method steps the bump being used as a mask for patterning the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05171—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H01L2224/11472—Profile of the lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13016—Shape in side view
    • H01L2224/13017—Shape in side view being non uniform along the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1476—Same or similar kind of process performed in phases, e.g. coarse patterning followed by fine patterning
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/108—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】接続信頼性を向上可能な突起電極を有する半導体装置及び配線基板、並びにそれらの製造方法を提供する。
【解決手段】本半導体装置は、半導体基板と、前記半導体基板の主面に形成された電極パッドと、前記電極パッドと電気的に接続された突起電極と、を有し、前記突起電極は、前記電極パッド上に設けられた台座部と、前記台座部上に設けられた突起部と、を備え、前記突起部は、前記台座部よりも小幅の柱状部と、前記柱状部の前記台座部側の端部から前記台座部に向かって徐々に拡幅するテーパ部と、を備え、前記テーパ部側面の前記主面に垂直な平面に対する傾斜角は、前記台座部側面の前記平面に対する傾斜角及び前記柱状部側面の前記平面に対する傾斜角よりも大きい。
【選択図】図１

Description

本発明は、半導体装置及び配線基板、並びにそれらの製造方法に関する。
従来より、外部接続端子となる突起電極を備えた半導体装置や配線基板が知られている。このような半導体装置や配線基板では、突起電極の狭ピッチ化を可能とするための様々な試みがなされている。
このような半導体装置や配線基板において、突起電極は、例えば、以下のようにして形成される（ここでは、半導体装置に突起電極を形成する例を示す）。まず、半導体基板（半導体ウェハ）上に金属層を形成し、更に、金属層上に開口部を備えたレジスト層を形成する。そして、開口部内に露出する金属層上に、例えば、電解めっき法により突起部を形成する。そして、レジスト層を除去後、突起部に被覆されていない金属層をエッチングにより除去する。これにより、金属層上に突起部が形成された、例えば、円柱状の突起電極が形成される。
特開２００４−２００２４７号公報
しかしながら、突起部に被覆されていない金属層をエッチングにより除去する際に、突起部に被覆されている金属層の一部も一緒に除去される。具体的には、突起部の外周近傍に被覆されている金属層の一部が除去され、突起電極の根元部分が環状にくびれる。換言すれば、突起電極の下側（半導体基板側）の幅が上側の幅よりも狭くなる。
突起電極の根元部分がくびれると、特に、突起電極の小径化、狭ピッチ化が進んだ際に、接続信頼性が低下する問題が生じる。例えば、半導体装置が高温下や低温下で繰り返し使用された場合の熱ストレスにより、突起電極の根元部分（くびれた部分）にクラックが入ったり断線したりする問題が生じる。
本発明は、上記の点に鑑みてなされたものであり、接続信頼性を向上可能な突起電極を有する半導体装置及び配線基板、並びにそれらの製造方法を提供することを課題とする。
本半導体装置は、半導体基板と、前記半導体基板の主面に形成された電極パッドと、前記電極パッドと電気的に接続された突起電極と、を有し、前記突起電極は、前記電極パッド上に設けられた台座部と、前記台座部上に設けられた突起部と、を備え、前記突起部は、前記台座部よりも小幅の柱状部と、前記柱状部の前記台座部側の端部から前記台座部に向かって徐々に拡幅するテーパ部と、を備え、前記テーパ部側面の前記主面に垂直な平面に対する傾斜角は、前記台座部側面の前記平面に対する傾斜角及び前記柱状部側面の前記平面に対する傾斜角よりも大きいことを要件とする。
本配線基板は、絶縁性部材と、前記絶縁性部材の主面に形成された電極パッドと、前記電極パッドと電気的に接続された突起電極と、を有し、前記突起電極は、前記電極パッド上に設けられた台座部と、前記台座部上に設けられた突起部と、を備え、前記突起部は、前記台座部よりも小幅の柱状部と、前記柱状部の前記台座部側の端部から前記台座部に向かって徐々に拡幅するテーパ部と、を備え、前記テーパ部側面の前記主面に垂直な平面に対する傾斜角は、前記台座部側面の前記平面に対する傾斜角及び前記柱状部側面の前記平面に対する傾斜角よりも大きいことを要件とする。
本半導体装置の製造方法は、半導体基板の主面に電極パッドを形成する工程と、前記電極パッドと電気的に接続された突起電極を形成する工程と、を有し、前記突起電極を形成する工程は、前記半導体基板の主面に前記電極パッドを被覆する金属層を形成する工程と、前記金属層上に、前記突起電極の形成位置に対応する部分に開口部を備えたレジスト層を形成する工程と、前記開口部内に露出する前記レジスト層の前記金属層側の端部に環状の切れ込み部を形成する工程と、前記切れ込み部を含む前記開口部内に金属を充填し、前記切れ込み部に形成されたテーパ部と、前記テーパ部上に前記テーパ部と一体に形成された柱状部と、を含む突起部を形成する工程と、前記レジスト層を除去後、前記突起部をマスクとして前記金属層をエッチングし、前記電極パッドと前記テーパ部との間に台座部を形成して、前記台座部と前記突起部とを備えた前記突起電極を形成する工程と、を含むことを要件とする。
本配線基板の製造方法は、絶縁性部材の主面に電極パッドを形成する工程と、前記電極パッドと電気的に接続された突起電極を形成する工程と、を有し、前記突起電極を形成する工程は、前記絶縁性部材の主面に前記電極パッドを被覆する金属層を形成する工程と、前記金属層上に、前記突起電極の形成位置に対応する部分に開口部を備えたレジスト層を形成する工程と、前記開口部内に露出する前記レジスト層の前記金属層側の端部に環状の切れ込み部を形成する工程と、前記切れ込み部を含む前記開口部内に金属を充填し、前記切れ込み部に形成されたテーパ部と、前記テーパ部上に前記テーパ部と一体に形成された柱状部と、を含む突起部を形成する工程と、前記レジスト層を除去後、前記突起部をマスクとして前記金属層をエッチングし、前記電極パッドと前記テーパ部との間に台座部を形成して、前記台座部と前記突起部とを備えた前記突起電極を形成する工程と、を含むことを要件とする。
開示の技術によれば、接続信頼性を向上可能な突起電極を有する半導体装置及び配線基板、並びにそれらの製造方法を提供できる。
第１の実施の形態に係る半導体装置を例示する断面図である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その１）である。 第１の実施の形態に係る半導体装置の製造工程を例示する図（その２）である。 第２の実施の形態に係る配線基板を例示する断面図である。
以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
〈第１の実施の形態〉
［第１の実施の形態に係る半導体装置の構造］
図１は、第１の実施の形態に係る半導体装置を例示する断面図である。図１を参照するに、半導体装置１は、半導体基板１０と、電極パッド２０と、突起電極３０とを有する。
半導体基板１０は、例えば、薄板化された略円形状の半導体基板（ウェハ）が切断され個片化されたものである。半導体基板１０の材料の一例としては、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、ガリウムヒ素（ＧａＡｓ）等を挙げることができるが、以下の説明はシリコン（Ｓｉ）を例に行う。半導体基板１０の厚さは、例えば５０〜８００μｍ程度とすることができる。
半導体基板１０の電極パッド２０側には半導体集積回路（図示せず）が形成されている。半導体集積回路（図示せず）は、半導体基板１０に形成された拡散層（図示せず）、絶縁層（図示せず）、ビア（図示せず）、配線（図示せず）等から構成されている。なお、半導体基板１０において、電極パッド２０が形成されている側の面を、主面と称する場合がある。
電極パッド２０は、半導体基板１０の主面上に設けられている。電極パッド２０は、半導体集積回路（図示せず）に設けられた配線（図示せず）と電気的に接続されている。電極パッド２０の材料としては、例えば、アルミニウム（Ａｌ）等を用いることができる。
電極パッド２０の材料として、銅（Ｃｕ）層の上にアルミニウム（Ａｌ）層を形成したもの、銅（Ｃｕ）層の上にシリコン（Ｓｉ）層を形成し、その上に更にアルミニウム（Ａｌ）層を形成したもの等を用いても構わない。電極パッド２０の厚さは、例えば、１０μｍ程度とすることができる。
なお、半導体基板１０の主面に、電極パッド２０を露出するように、保護膜を設けても構わない。保護膜としては、例えば、ＳｉＮ膜、ＰＳＧ膜等を用いることができる。又、ＳｉＮ膜やＰＳＧ膜等からなる層に、更にポリイミド等からなる層を積層しても構わない。
突起電極３０は、台座部３１と、突起部３２とを有し、電極パッド２０と電気的に接続されている。台座部３１は、電極パッド２０上に設けられている。台座部３１は、電極パッド２０上の全面に設けてもよいし、電極パッド２０の外周部を除く領域等に設けてもよい。台座部３１は導電体であり、例えば、チタン（Ｔｉ）膜と銅（Ｃｕ）膜との積層構造とすることができる。この場合、チタン（Ｔｉ）膜の厚さは、例えば、０．１μｍ程度、銅（Ｃｕ）膜の厚さは、例えば、０．５μｍ程度とすることができる。台座部３１は、クローム（Ｃｒ）膜と銅（Ｃｕ）膜との積層構造等としてもよい。台座部３１は、例えば、円盤状に形成することができ、その場合の直径は、例えば、２０〜５０μｍ程度とすることができる。
突起部３２は、台座部３１上に設けられている。突起部３２は、台座部３１よりも小幅の柱状部３３と、柱状部３３の台座部３１側の端部から台座部３１に向かって徐々に拡幅するテーパ部３４と、を備えている。換言すれば、柱状部３３の平面形状は台座部３１の平面形状よりも小さく形成されており、テーパ部３４は、平面視において、柱状部３３の外縁から環状に外方に突出している。又、テーパ部３４の側面は、傾斜面である。なお、柱状部３３とテーパ部３４とは一体に形成されているが、便宜上、境界部（説明のために設けた境界）を破線で示している。
テーパ部３４の側面の半導体基板２０の主面に垂直な平面に対する傾斜角は、台座部３１の側面の前記平面に対する傾斜角及び柱状部３３の側面の前記平面に対する傾斜角よりも大きくされている。なお、台座部３１の側面の前記平面に対する傾斜角及び柱状部３３の側面の前記平面に対する傾斜角は、略０°である。つまり、台座部３１の側面及び柱状部３３の側面は、半導体基板２０の主面に対して略垂直に形成されている。
柱状部３３は、例えば、円柱状に形成することができる。この場合、柱状部３３の直径は、例えば、２０〜５０μｍ程度とすることができる。但し、柱状部３３の直径は、台座部３１の直径よりも、数μｍ程度小さくなる。テーパ部３４の平面形状は、例えば、円形とすることができる。この場合、テーパ部３４の最小直径（柱状部３３と連続する部分の直径）は柱状部３３の直径と同一である。テーパ部３４の最大直径（台座部３１と接する部分の直径）は、例えば、柱状部３３の直径プラス４μｍ程度とすることができる。この場合、テーパ部３４は、平面視において、柱状部３３の外縁から円環状に外方に突出し、柱状部３３の外縁から外方に突出する部分の幅が２μｍ程度となる。
柱状部３３及びテーパ部３４は導電体であり、例えば、銅（Ｃｕ）等から構成することができる。柱状部３３の高さは、テーパ部３４の高さよりも高く形成されている。柱状部３３の高さは、例えば、３０μｍ程度とすることができる。テーパ部３４の高さは、例えば、数μｍ程度とすることができる。なお、テーパ部３４の傾斜面の断面形状は直線状であってもよいし、曲線状であってもよいし、直線と曲線とが混在していてもよい。又、柱状部３３は、例えば、楕円柱状や角柱状としてもよいし、これに対応して、テーパ部３４の平面形状は、例えば、楕円形や矩形としてもよい。
このように、突起電極３０は、銅（Ｃｕ）を主成分として構成することができる。したがって、突起電極３０を銅ピラーと称しても構わない。なお、図１では、突起電極３０は図面を簡略化するために数量を減らして描かれているが、実際には、例えば、多数の突起電極３０がペリフェラル状やエリアアレイ状に設けられている。突起電極３０のピッチは、例えば３０〜６０μｍ程度とすることができる。
［第１の実施の形態に係る半導体装置の製造方法］
次に、第１の実施の形態に係る半導体装置の製造方法について説明する。図２及び図３は、第１の実施の形態に係る半導体装置の製造工程を例示する図である。
まず、図２（ａ）に示す工程では、略円形状の半導体基板１０Ａ（シリコンウェハ）を準備する。半導体基板１０Ａの直径は、例えば６インチ（約１５０ｍｍ）、８インチ（約２００ｍｍ）、１２インチ（約３００ｍｍ）等とすることができる。又、半導体基板１０Ａの厚さは、例えば０．６２５ｍｍ（直径＝６インチの場合）、０．７２５ｍｍ（直径＝８インチの場合）、０．７７５ｍｍ（直径＝１２インチの場合）等とすることができる。
次に、準備した半導体基板１０Ａの最終的に個片化されて半導体基板１０となる複数の領域に、周知の手法により、各々半導体集積回路（図示せず）や電極パッド２０等を形成する。電極パッド２０の材料としては、例えば、アルミニウム（Ａｌ）等を用いることができる。
電極パッド２０の材料として、銅（Ｃｕ）層の上にアルミニウム（Ａｌ）層を形成したもの、銅（Ｃｕ）層の上にシリコン（Ｓｉ）層を形成し、その上に更にアルミニウム（Ａｌ）層を形成したもの等を用いても構わない。電極パッド２０の厚さは、例えば、１０μｍ程度とすることができる。
次に、半導体基板１０となる複数の領域の各主面上に、電極パッド２０を被覆する金属層３１Ａを形成する。金属層３１Ａは、例えば、チタン（Ｔｉ）膜と銅（Ｃｕ）膜との積層構造とすることができる。この場合、電極パッド２０上のチタン（Ｔｉ）膜の厚さは、例えば、０．１μｍ程度、電極パッド２０上の銅（Ｃｕ）膜の厚さは、例えば、０．５μｍ程度とすることができる。金属層３１Ａは、例えば、スパッタ法等により形成できる。金属層３１Ａは、クローム（Ｃｒ）膜と銅（Ｃｕ）膜との積層構造等としてもよい。なお、金属層３１Ａは、最終的にエッチングされて台座部３１となる部分である。
なお、図２（ａ）〜図３（ｃ）は、半導体基板１０Ａの最終的に個片化されて半導体基板１０となる複数の領域（半導体装置１となる複数の領域）の内の１つのみを図示している。
次に、図２（ｂ）に示す工程では、金属層３１Ａ上に液状又はペースト状のレジストを塗布して、又は、フィルム状のレジスト（ドライフィルムレジスト等）をラミネートしてレジスト層５０を形成する。そして、塗布又はラミネートしたレジスト層５０を露光及び現像することで突起電極３０の形成位置に対応する部分に開口部５５を形成する。
開口部５５は、例えば、ペリフェラル状やエリアアレイ状に形成できる。開口部５５の平面形状は、例えば、円形とすることができる。開口部５５の平面形状が円形である場合、その直径は、例えば、２０〜５０μｍ程度とすることができる。開口部５５のピッチは、例えば３０〜６０μｍ程度とすることができる。
次に、図２（ｃ）に示す工程では、各開口部５５内に薬液を供給し、薬液により各開口部５５内に露出するレジスト層５０の金属層３１Ａ側の端部（各開口部５５内に露出するレジスト層５０の根元部分）を溶解して環状の切れ込み部５５ｘを形成する。切れ込み部５５ｘは、各開口部５５内に露出するレジスト層５０の金属層３１Ａ側の端部に、金属層３１Ａ側に向かって徐々に拡幅するテーパ状に形成される。
つまり、切れ込み部５５ｘの内側面は、傾斜面とされている。切れ込み部５５ｘの最大直径（金属層３１Ａと接する部分の直径）は、例えば、開口部５５の切れ込み部５５ｘが形成されていない部分の直径プラス４μｍ程度とすることができる。切れ込み部５５ｘの最高部の高さ（金属層３１Ａ表面からの高さ）は、例えば、数μｍ程度とすることができる。
薬液としては、レジスト層５０を溶解できればどのような溶液を用いても構わないが、例えば、弱酸性に調整された溶液を用いることができる。弱酸性に調整された溶液の一例としては、濃度が５％以下の硫酸水溶液等を挙げることができる。この溶液は、特にレジスト層５０としてドライフィルムレジストを用いた場合に有効である。薬液の供給は、例えば、ノズルから滴下することにより行ってもよいし、スプレーから所定の圧力で吹き付けることにより行ってもよいし、その他の方法により行ってもよい。
次に、図３（ａ）に示す工程では、切れ込み部５５ｘを含む各開口部５５内に金属を充填し、各開口部５５内に露出する金属層３１Ａ上に、柱状部３３及びテーパ部３４を含む突起部３２を形成する。突起部３２は、例えば、金属層３１Ａを給電層として利用する電解めっき法等により形成できる。柱状部３３及びテーパ部３４の材料としては、例えば、銅（Ｃｕ）等を用いることができる。この工程により、切れ込み部５５ｘに形成されたテーパ部３４と、テーパ部３４上にテーパ部３４と一体に形成された柱状部３３とを含む突起部３２が形成される。なお、突起部３２の高さは、例えば、３０μｍ程度とすることができる。
次に、図３（ｂ）に示す工程では、図３（ａ）に示すレジスト層５０を除去する。そして、図３（ｃ）に示す工程では、突起部３２をマスクとして図３（ｂ）に示す金属層３１Ａの不要部分をエッチングにより除去し、電極パッド２０とテーパ部３４との間に台座部３１を形成する。この工程により、台座部３１と突起部３２（柱状部３３及びテーパ部３４）とを備えた突起電極３０が形成される。
図３（ｃ）に示す工程において、テーパ部３４の側面の半導体基板２０の主面に垂直な平面に対する傾斜角は、台座部３１の側面の前記平面に対する傾斜角及び柱状部３３の側面の前記平面に対する傾斜角よりも大きく形成される。又、台座部３１の側面及び柱状部３３の側面は、半導体基板２０の主面に対して略垂直に形成される。
図３（ｃ）に示す工程において、金属層３１Ａの不要部分をエッチングにより除去する際に、突起部３２のテーパ部３４が傘となるため、金属層３１Ａが過剰にエッチングされることはない。そのため、突起電極３０の根元部分がくびれることを防止できる。より詳しくは、突起電極３０において、台座部３１の幅が柱状部３３の幅よりも狭くなることを防止できる。
図３（ｃ）に示す工程の後、半導体基板１０Ａをダイシング等により個片化することにより、図１に示す半導体装置１が複数個作製される。
このように、第１の実施の形態では、金属層３１Ａ上に開口部５５内を備えたレジスト層５０を形成し、開口部５５内に露出するレジスト層５０の金属層３１Ａ側の端部を溶解して環状の切れ込み部５５ｘを形成する。そして、切れ込み部５５ｘを含む開口部５５内に金属を充填し、柱状部３３及びテーパ部３４を含む突起部３２を形成する。そして、レジスト層５０を除去後、突起部３２をマスクとして金属層３１Ａをエッチングし、電極パッド２０とテーパ部３４との間に台座部３１を形成して、台座部３１と突起部３２とを備えた突起電極３０を形成する。
これにより、金属層３１Ａをエッチングする工程において、突起部３２のテーパ部３４が傘となり、金属層３１Ａが過剰にエッチングされないため、突起電極３０の根元部分がくびれることを防止できる。より詳しくは、突起電極３０において、台座部３１の幅が柱状部３３の幅よりも狭くなることを防止できる。
突起電極の根元部分がくびれると、特に、突起電極の小径化、狭ピッチ化が進んだ際に、接続信頼性が低下する問題が生じる。例えば、半導体装置が高温下や低温下で繰り返し使用された場合の熱ストレスにより、突起電極の根元部分（くびれた部分）にクラックが入ったり断線したりする問題が生じる。
第１の実施の形態に係る半導体装置１では、突起電極３０の根元部分がくびれることを防止できるため、突起電極３０の小径化、狭ピッチ化が進んだ場合でも、接続信頼性を確保できる。
〈第１の実施の形態の変形例〉
第１の実施の形態の変形例では、第１の実施の形態とは異なる方法により切れ込み部５５ｘを形成する例を示す。なお、第１の実施の形態の変形例において、既に説明した実施の形態と同一構成部品についての説明は省略する。
ドライフィルムレジストは、アクリル系共重合体とアクリレートモノマーとを主成分として含んでおり、水に対して微溶解である。そこで、図２（ｂ）に示す工程において、レジスト層５０としてドライフィルムレジストを用いた場合には、図２（ｃ）に示す工程において、各開口部５５内に水を供給してもよい。各開口部５５内に水を供給することにより、各開口部５５内に露出するレジスト層５０の金属層３１Ａ側の端部を膨潤剥離で浮き上がらせて切れ込み部５５ｘを形成できる。なお、水に対して微溶解であれば、ドライフィルムレジスト以外のレジストを用いても構わない。
各開口部５５内に露出するレジスト層５０の金属層３１Ａ側の端部を膨潤剥離で浮き上がらせるためには、各開口部５５内に露出するレジスト層５０の金属層３１Ａ側の端部を、例えば、数時間程度水に浸漬させる必要がある。但し、所定の水圧で各開口部５５内に露出するレジスト層５０の金属層３１Ａ側の端部を叩くことにより、切れ込み部５５ｘの形成時間を短縮することができる。
このように、レジスト層５０として水に対して微溶解のレジストを用い、各開口部５５内に露出するレジスト層５０の金属層３１Ａ側の端部を水に浸漬させ、各開口部５５の下端側を膨潤剥離で浮き上がらせて切れ込み部５５ｘを形成してもよい。この場合にも、第１の実施の形態と同様の効果を奏する。
〈第２の実施の形態〉
第２の実施の形態では、本発明を配線基板に適用する例を示す。なお、第２の実施の形態において、既に説明した実施の形態と同一構成部品についての説明は省略する。
図４は、第２の実施の形態に係る配線基板を例示する断面図である。図２を参照するに、配線基板２は、絶縁性部材７０と、電極パッド８０と、突起電極３０とを有する。
絶縁性部材７０は、例えば、ガラスクロスにエポキシ系樹脂を含浸させた部材である。絶縁性部材７０の厚さは、例えば、数１００μｍ程度とすることができる。電極パッド８０は、絶縁性部材７０の主面上に設けられている。電極パッド８０は、絶縁性部材７０の主面上に形成された配線パターン（図示せず）と電気的に接続されている。電極パッド８０の材料としては、例えば、銅（Ｃｕ）等を用いることができる。電極パッド８０の厚さは、例えば、１０μｍ程度とすることができる。
なお、絶縁性部材７０の主面上に、電極パッド８０を露出するソルダーレジスト層を設けてもよい。ソルダーレジスト層としては、例えば、感光性のエポキシ系絶縁性樹脂等を用いることができる。又、絶縁性部材７０の主面とは反対側の面上にも配線パターンを設け、絶縁性部材７０を貫通するスルーホールを介して、主面上に形成された配線パターンと電気的に接続してもよい。又、絶縁性部材７０の主面上又はその反対側の面上の何れか一方又は双方に、多層化された配線パターンを形成してもよい。
電極パッド８０上には、第１の実施の形態と同様の突起電極３０が形成されている。配線基板２において、突起電極３０は、第１の実施の形態と同様の方法により形成できる。但し、図２（ａ）に示す工程で形成する金属層３１Ａの材料として、銅（Ｃｕ）等を用いることができる。又、金属層３１Ａは、例えば、無電解めっき法等により形成できる。
このように、配線基板２に突起電極３０を形成した場合にも、第１の実施の形態と同様の効果を奏する。
以上、好ましい実施の形態及びその変形例について詳説したが、上述した実施の形態及びその変形例に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上述した実施の形態及びその変形例に種々の変形及び置換を加えることができる。
例えば、第２の実施の形態において、第１の実施の形態の変形例と同様の変形を加えてもよい。
１ 半導体装置
２ 配線基板
１０、１０Ａ 半導体基板
２０、８０ 電極パッド
３０ 突起電極
３１ 台座部
３１Ａ 金属層
３２ 突起部
３３ 柱状部
３４ テーパ部
５０ レジスト層
５５ 開口部
５５ｘ 切れ込み部
７０ 絶縁性部材

Claims (10)

  1. 半導体基板と、
    前記半導体基板の主面に形成された電極パッドと、
    前記電極パッドと電気的に接続された突起電極と、を有し、
    前記突起電極は、前記電極パッド上に設けられた台座部と、前記台座部上に設けられた突起部と、を備え、
    前記突起部は、前記台座部よりも小幅の柱状部と、前記柱状部の前記台座部側の端部から前記台座部に向かって徐々に拡幅するテーパ部と、を備え、
    前記テーパ部側面の前記主面に垂直な平面に対する傾斜角は、前記台座部側面の前記平面に対する傾斜角及び前記柱状部側面の前記平面に対する傾斜角よりも大きい半導体装置。
  2. 前記柱状部の高さは、前記テーパ部の高さよりも高い請求項１記載の半導体装置。
  3. 絶縁性部材と、
    前記絶縁性部材の主面に形成された電極パッドと、
    前記電極パッドと電気的に接続された突起電極と、を有し、
    前記突起電極は、前記電極パッド上に設けられた台座部と、前記台座部上に設けられた突起部と、を備え、
    前記突起部は、前記台座部よりも小幅の柱状部と、前記柱状部の前記台座部側の端部から前記台座部に向かって徐々に拡幅するテーパ部と、を備え、
    前記テーパ部側面の前記主面に垂直な平面に対する傾斜角は、前記台座部側面の前記平面に対する傾斜角及び前記柱状部側面の前記平面に対する傾斜角よりも大きい配線基板。
  4. 前記柱状部の高さは、前記テーパ部の高さよりも高い請求項３記載の配線基板。
  5. 半導体基板の主面に電極パッドを形成する工程と、
    前記電極パッドと電気的に接続された突起電極を形成する工程と、を有し、
    前記突起電極を形成する工程は、
    前記半導体基板の主面に前記電極パッドを被覆する金属層を形成する工程と、
    前記金属層上に、前記突起電極の形成位置に対応する部分に開口部を備えたレジスト層を形成する工程と、
    前記開口部内に露出する前記レジスト層の前記金属層側の端部に環状の切れ込み部を形成する工程と、
    前記切れ込み部を含む前記開口部内に金属を充填し、前記切れ込み部に形成されたテーパ部と、前記テーパ部上に前記テーパ部と一体に形成された柱状部と、を含む突起部を形成する工程と、
    前記レジスト層を除去後、前記突起部をマスクとして前記金属層をエッチングし、前記電極パッドと前記テーパ部との間に台座部を形成して、前記台座部と前記突起部とを備えた前記突起電極を形成する工程と、を含む半導体装置の製造方法。
  6. 前記切れ込み部を形成する工程では、前記開口部内に薬液を供給し、前記薬液により前記開口部内に露出する前記レジスト層の前記金属層側の端部を溶解して前記切れ込み部を形成する請求項５記載の半導体装置の製造方法。
  7. 前記切れ込み部を形成する工程では、前記開口部内に水を供給し、前記水により前記開口部内に露出する前記レジスト層の前記金属層側の端部を膨潤剥離させて前記切れ込み部を形成する請求項５記載の半導体装置の製造方法。
  8. 絶縁性部材の主面に電極パッドを形成する工程と、
    前記電極パッドと電気的に接続された突起電極を形成する工程と、を有し、
    前記突起電極を形成する工程は、
    前記絶縁性部材の主面に前記電極パッドを被覆する金属層を形成する工程と、
    前記金属層上に、前記突起電極の形成位置に対応する部分に開口部を備えたレジスト層を形成する工程と、
    前記開口部内に露出する前記レジスト層の前記金属層側の端部に環状の切れ込み部を形成する工程と、
    前記切れ込み部を含む前記開口部内に金属を充填し、前記切れ込み部に形成されたテーパ部と、前記テーパ部上に前記テーパ部と一体に形成された柱状部と、を含む突起部を形成する工程と、
    前記レジスト層を除去後、前記突起部をマスクとして前記金属層をエッチングし、前記電極パッドと前記テーパ部との間に台座部を形成して、前記台座部と前記突起部とを備えた前記突起電極を形成する工程と、を含む配線基板の製造方法。
  9. 前記切れ込み部を形成する工程では、前記開口部内に薬液を供給し、前記薬液により前記開口部内に露出する前記レジスト層の前記金属層側の端部を溶解して前記切れ込み部を形成する請求項８記載の配線基板の製造方法。
  10. 前記切れ込み部を形成する工程では、前記開口部内に水を供給し、前記水により前記開口部内に露出する前記レジスト層の前記金属層側の端部を膨潤剥離させて前記切れ込み部を形成する請求項８記載の配線基板の製造方法。
JP2012138474A 2012-06-20 2012-06-20 半導体装置及び配線基板、並びにそれらの製造方法 Active JP6154995B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2012138474A JP6154995B2 (ja) 2012-06-20 2012-06-20 半導体装置及び配線基板、並びにそれらの製造方法
US13/920,336 US9082672B2 (en) 2012-06-20 2013-06-18 Semiconductor device and method of manufacturing the same, and wiring substrate and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012138474A JP6154995B2 (ja) 2012-06-20 2012-06-20 半導体装置及び配線基板、並びにそれらの製造方法

Publications (3)

Publication Number Publication Date
JP2014003201A true JP2014003201A (ja) 2014-01-09
JP2014003201A5 JP2014003201A5 (ja) 2015-07-23
JP6154995B2 JP6154995B2 (ja) 2017-06-28

Family

ID=49773731

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012138474A Active JP6154995B2 (ja) 2012-06-20 2012-06-20 半導体装置及び配線基板、並びにそれらの製造方法

Country Status (2)

Country Link
US (1) US9082672B2 (ja)
JP (1) JP6154995B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020178044A (ja) * 2019-04-18 2020-10-29 パナソニックＩｐマネジメント株式会社 半導体装置、半導体装置の実装構造、及び半導体装置の製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7117615B2 (ja) * 2017-12-08 2022-08-15 パナソニックＩｐマネジメント株式会社 半導体装置の製造方法
JP2021093417A (ja) * 2019-12-09 2021-06-17 イビデン株式会社 プリント配線板、及び、プリント配線板の製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04133330A (ja) * 1990-09-25 1992-05-07 Toshiba Corp 半導体装置およびその接続方法
JP2002313993A (ja) * 2001-04-18 2002-10-25 Casio Micronics Co Ltd 半導体装置およびその製造方法並びにその接合構造
JP2004200247A (ja) * 2002-12-16 2004-07-15 Seiko Epson Corp 端子、端子の形成方法、半導体チップ、半導体実装基板、電子デバイスおよび電子機器
JP2005116632A (ja) * 2003-10-03 2005-04-28 Rohm Co Ltd 半導体装置の製造方法および半導体装置
JP2007073919A (ja) * 2005-09-06 2007-03-22 Tanemasa Asano 突起電極の製造方法およびそれに用いられるベーク装置ならびに電子装置
JP2013045843A (ja) * 2011-08-23 2013-03-04 Kyocera Corp 電極構造、半導体素子、半導体装置、サーマルヘッドおよびサーマルプリンタ

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG71734A1 (en) * 1997-11-21 2000-04-18 Inst Materials Research & Eng Area array stud bump flip chip and assembly process
JP4403631B2 (ja) * 2000-04-24 2010-01-27 ソニー株式会社 チップ状電子部品の製造方法、並びにその製造に用いる擬似ウエーハの製造方法
US6940178B2 (en) * 2001-02-27 2005-09-06 Chippac, Inc. Self-coplanarity bumping shape for flip chip
US7713782B2 (en) * 2006-09-22 2010-05-11 Stats Chippac, Inc. Fusible I/O interconnection systems and methods for flip-chip packaging involving substrate-mounted stud-bumps

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04133330A (ja) * 1990-09-25 1992-05-07 Toshiba Corp 半導体装置およびその接続方法
JP2002313993A (ja) * 2001-04-18 2002-10-25 Casio Micronics Co Ltd 半導体装置およびその製造方法並びにその接合構造
JP2004200247A (ja) * 2002-12-16 2004-07-15 Seiko Epson Corp 端子、端子の形成方法、半導体チップ、半導体実装基板、電子デバイスおよび電子機器
JP2005116632A (ja) * 2003-10-03 2005-04-28 Rohm Co Ltd 半導体装置の製造方法および半導体装置
JP2007073919A (ja) * 2005-09-06 2007-03-22 Tanemasa Asano 突起電極の製造方法およびそれに用いられるベーク装置ならびに電子装置
JP2013045843A (ja) * 2011-08-23 2013-03-04 Kyocera Corp 電極構造、半導体素子、半導体装置、サーマルヘッドおよびサーマルプリンタ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020178044A (ja) * 2019-04-18 2020-10-29 パナソニックＩｐマネジメント株式会社 半導体装置、半導体装置の実装構造、及び半導体装置の製造方法
JP7357243B2 (ja) 2019-04-18 2023-10-06 パナソニックＩｐマネジメント株式会社 半導体装置、半導体装置の実装構造、及び半導体装置の製造方法

Also Published As

Publication number Publication date
US9082672B2 (en) 2015-07-14
US20130341788A1 (en) 2013-12-26
JP6154995B2 (ja) 2017-06-28

Similar Documents

Publication Publication Date Title
US9620446B2 (en) Wiring board, electronic component device, and method for manufacturing those
KR101867893B1 (ko) 배선 기판 및 그 제조 방법
KR100956229B1 (ko) 전해 도금으로 돌기전극을 형성하는 반도체장치 및 그제조방법
JP2002076047A (ja) バンプの形成方法、半導体装置及びその製造方法、回路基板並びに電子機器
TW200425238A (en) Semiconductor device, circuit substrate and electronic instrument
JP2011086773A (ja) 半導体装置及び回路基板並びに電子機器
JP2010103187A (ja) プリント配線板及びその製造方法
US10446515B2 (en) Semiconductor substrate and semiconductor packaging device, and method for forming the same
KR101708535B1 (ko) 집적 회로 장치 및 그 제조방법
JP2003203940A (ja) 半導体チップ及び配線基板並びにこれらの製造方法、半導体ウエハ、半導体装置、回路基板並びに電子機器
TW201511203A (zh) 半導體裝置
JP5784775B2 (ja) 半導体パッケージ及びその製造方法
JP6619294B2 (ja) 配線基板及びその製造方法と電子部品装置
JP2002203869A (ja) バンプの形成方法、半導体装置及びその製造方法、回路基板並びに電子機器
JP6154995B2 (ja) 半導体装置及び配線基板、並びにそれらの製造方法
JP2006261323A (ja) 半導体装置及びその製造方法
US10643934B2 (en) Wiring substrate and electronic component device
US9524944B2 (en) Method for fabricating package structure
KR100931424B1 (ko) 반도체장치 및 그 제조방법
JP2016143810A (ja) 配線基板及び電子部品装置とそれらの製造方法
US11749596B2 (en) Wiring substrate
JP2001148393A (ja) バンプの形成方法、半導体装置及びその製造方法、回路基板並びに電子機器
JP5022963B2 (ja) 突起電極の構造、素子搭載用基板およびその製造方法、半導体モジュール、ならびに携帯機器
JP2007250849A (ja) 半導体装置の製造方法
JP4971960B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150608

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150608

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160304

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160405

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160603

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161108

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161222

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170516

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170605

R150 Certificate of patent or registration of utility model

Ref document number: 6154995

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150