JP2013515394A - 離散時間量子化信号の連続時間連続可変信号への変換 - Google Patents

Abstract

特に離散時間量子化信号を連続時間連続可変信号に変換するシステム、装置、方法及び技術が提供される。例示的な変換器は、（１）各々が異なる周波数帯域を処理する並列に動作する複数のオーバサンプリング変換器、（２）マルチレート（すなわち、ポリフェーズ）デルタ−シグマ変調器（好ましくは、２次以上）、（３）マルチビット量子化器、（４）抵抗ラダー型回路網又は電流源回路網等のマルチビット−可変レベル信号変換器、（５）マルチビット−可変レベル信号変換器における不整合を補償する（例えば、そのような不整合を模倣し、結果として得られる雑音が対応するバンドパス（再構成）フィルタにより除去される周波数範囲にその雑音をシフトすることにより、不整合を補償する）ための適応非線形ビットマッピング、（６）マルチバンド（例えば、プログラマブル雑音伝達関数応答）バンドパス・デルタ−シグマ変調器、及び／又は、（７）アナログ信号バンドパス（再構成）フィルタバンクにより発生される雑音及び歪みを解消するためのデジタル・プリディストーション・リニアライザ（ＤＰＬ）を含むのが好ましい。

Description

本発明は、サンプリング及び量子化された（離散時間）信号を連続時間連続可変（線形）信号に変換するシステム、方法及び技術に関し、特に、高瞬時帯域幅を有する超高速サンプリングレート変換器に適用可能である。

現代の電子工学における多くのアプリケーションにおいては、コンピュータやデジタル・シグナル・プロセッサを使用して生成された離散時間信号を、例えば電磁信号として送信するために、線形（アナログ）信号に変換することが必要である。一般に、この変換は従来のデジタル−アナログ変換器（ＤＡＣ）を使用して行われる。しかし、本発明者は、既存の変換器では超高速サンプリングレートでの全体性能が制限されるという欠点を示すことを見出した。

並列処理及び他の革新により、コンピュータやシグナル・プロセッサのデジタル情報処理帯域幅は、最新のＤＡＣの性能を超えて進歩している。従って、高い瞬時帯域幅を有する変換器が望ましい。既存の解決策は、瞬時帯域幅（サンプリングレート）、有効変換分解能（精度）、又はその双方により制限される。

ＤＡＣの分解能は、量子化信号が連続時間連続可変信号に変換される際の精度の尺度であり、一般にＤＡＣの出力における全体の雑音・歪み電力に対する全体の信号電力の比率として指定される。ＤＡＣの信号対雑音・歪み比（signal-to-noise-and-distortion ratio）（ＳＮＤＲ）は、一般にデシベル（ｄＢ）単位の対数目盛で表される。離散時間離散可変（デジタル）信号が連続時間連続可変（アナログ）信号に変換される場合、アナログ信号の品質は、変換処理中に発生する種々の制限及び誤差により低下する。例としては、（１）量子化雑音を生成するＤＡＣデジタル入力の細精度（ビット幅）、（２）丸め誤差（エラー）の形態の歪みを発生する対応する離散出力電圧又は電流レベルへのデジタル入力の不正確な（例えば、非線形）マッピング、（３）サンプリングジッタの形態の雑音を引き起こすデジタル入力の遷移に対する出力電圧又は電流の遷移の間の不完全なタイミング、（４）ＤＡＣの出力に結合するアクティブ素子（例えば、スイッチ及び増幅器）と関連付けられた熱雑音が含まれる。高分解能変換器は、より細かい精度と出力電圧及び電流へのデジタル入力のより線形なマッピングとを有する丸め演算を使用して離散信号を連続可変信号に変換する。瞬時変換帯域幅は、ナイキスト基準により、変換器のサンプリングレートの半分という理論上の最大値に制限される（ナイキスト限界）。しかし、従来、高分解能変換（≧１０ビット）は、約数ギガヘルツ（ＧＨｚ）以下の瞬時帯域幅に制限されていた。

数ビット以上の分解能を有する信号帯域幅（ｆ_Ｂ）の２倍に等しい周波数又はそれを僅かに上回る周波数におけるサンプリングレート（ｆ_Ｓ）で信号を量子化する変換器は、従来、ナイキストレートコンバータとして知られている。従来のナイキストレートコンバータのアーキテクチャは、抵抗ラダー型回路網（例えば、Ｒ−２Ｒ回路網）を使用して実現されるアーキテクチャ、あるいはユニタリー（すなわち、均等）重み付け又は２進重み付けを有するスイッチ電流／電圧源を採用するアーキテクチャを含む。図１Ａに示すような従来の抵抗ラダー型ＤＡＣは、複数の２レベル（すなわち、デジタル）入力の２進重み付き和に等しい可変出力電圧を生成する。電圧加算演算は、適切に重み付けされた抵抗（すなわち、２進重み付き抵抗ラダー）を有する抵抗器の回路網を使用して実行される。抵抗回路網の出力における電圧は、バッファリングされ且つ／又は場合によってはアナログ・ローパスフィルタを使用して平滑化され、連続可変信号を生成する。別のＤＡＣ構造を図１Ｂに示す。これは、抵抗ラダー型回路網の代わりに電流源のスイッチバンクを使用してデジタル入力の２進重み付き和に等しい可変出力電流を生成する。図１Ｂに示すように、出力電流は、トランスインピーダンス増幅器（すなわち、電流−電圧変換器）を使用して比例出力電圧に変換される。

従来のナイキスト変換器は、潜在的に非常に高い瞬時帯域幅を達成できるが、以下に更に詳細に説明するように、本発明者は、抵抗ラダー型回路網又はスイッチ電流源における構成要素の不整合により、取得可能な分解能を大きく制限する丸め誤差が発生する可能性があることを見出した。更に従来のナイキスト変換器の分解能は、サンプリングジッタ及び熱雑音等の他の実際の実現例の欠陥により制限される。ナイキスト変換器は、理論的に１０ＧＨｚを上回る瞬時帯域幅で高い分解能を潜在的に実現できるが、上述の問題により、この潜在性は従来のナイキスト変換器において実現されていない。

量子化雑音及び誤差を低減しようとする別の従来の方法は、オーバサンプリング技術を使用する。従来のナイキスト変換器は、各デジタル入力を単一の比例出力サンプル（すなわち、電圧又は電流）に変換する。従来のオーバサンプリング変換器は、疑似ランダム２値サンプル（すなわち、正数又は負数）のシーケンスの平均がデジタル入力に比例するように、まず各デジタル入力をこの２値疑似ランダムシーケンスに変換する。従って、オーバサンプリング変換器は、入力信号帯域幅の２倍より非常に高いレート（すなわち、ｆ_Ｓ）で（すなわち、ｆ_Ｓ＞＞ｆ_Ｂ）粗なアナログ電圧又は電流出力を生成する。ここで、従来、Ｎ＝１／２・ｆ_Ｓ／ｆ_Ｂは変換器のオーバサンプリング比と呼ばれる。デジタル入力に比例する連続可変出力は、出力サンプルを効果的に平均するローパスフィルタリング演算を使用して２値疑似ランダム出力シーケンスから生成される。この平均化処理においては、オーバサンプリング変換器の帯域幅が減少するが、量子化雑音（すなわち、連続可変信号を表すために２つの値のみを使用することにより発生する雑音）と、構成要素の不整合、サンプリングジッタ及び熱雑音の結果として得られる誤差とが軽減することにより変換器の分解能が向上するという利点を有する。この利点の範囲は、出力サンプリングレートｆ_Ｓに直接関連し（すなわち、利点はサンプリングレートの上昇と共に増加する）、従来、信号自体を減衰させずに信号帯域幅における誤差及び量子化雑音を理想的に減衰させるノイズシェーピング処理と共にオーバサンプリングを使用して拡げられる。量子化ノイズシェーピング処理及びそれに続くローパスフィルタリング（すなわち、出力平均化）により、オーバサンプリング変換器は、低分解能を有する高レート中間信号を改善された分解能を有する相対的に狭い帯域幅の出力信号に変換する。

図２Ａ及び図２Ｂは、従来のローパス・オーバサンプリング変換器５Ａ及び５Ｂをそれぞれ示すブロック図である。典型的な従来のオーバサンプリング変換器は、一般に変換器オーバサンプリング比Ｎによるアップサンプリング６Ａとその後のインターポーレーション（ローパス）フィルタリング６Ｂとからなるアップサンプリング演算６を採用し、量子化雑音を整形又は有色化するためにデルタ−シグマ（ΔΣ）変調器７Ａ及び７Ｂを使用する。名前が示すように、デルタ−シグマ変調器７Ａ及び７Ｂは、差分演算８（すなわち、デルタ）及び積分演算１３Ａ及び１３Ｂ（すなわち、シグマ）を実行することにより２レベル量子化器１０により発生される雑音を整形する。例えば、以下の式を実行する。

図２Ａに示す変換器５Ａは、インターポーレーション・ΔΣ変調器７Ａと従来呼ばれるものを使用する。図２Ｂに示す誤差フィードバック構造を有する別のΔΣ変調器７Ｂは、変換器５Ｂにおいて使用される。Ｄ．Ａｎａｓｔａｓｓｉｏｕの「Ｅｒｒｏｒ Ｄｉｆｆｕｓｉｏｎ Ｃｏｄｉｎｇ Ｉｎ Ａ／Ｄ Ｃｏｎｖｅｒｓｉｏｎ」ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ、Ｖｏｌ．３６、１９８９年を参照。一般にデルタ−シグマ変調器は、１つの伝達関数（ＳＴＦ）を有する信号及び異なる伝達関数（ＮＴＦ）を有する量子化雑音を処理する。従来の伝達関数（すなわち、２レベル量子化器１０の黙示的な遅延を考慮した後）は、ＳＴＦ（ｚ）＝ｚ^−１及びＮＴＦ（ｚ）＝（１−ｚ^−１）^Ｐの形式である。ただし、ｚ^−１はＴ_ＣＬＫ＝１／ｆ_ＣＬＫに等しい単位遅延を表し、Ｐは変調器の次数又はノイズシェーピング応答と呼ばれる。Ｐ＝１を有するデルタシグマ変調器に対するＳＴＦ周波数応答３０及びＮＴＦ周波数応答３２を図２Ｃに示す。双方の回路５Ａ及び５Ｂに対して、出力サンプリングレートｆ_Ｓ、従って変換器のオーバサンプリング比Ｎは、デルタ−シグマ変調器７Ａ及び７Ｂのクロック周波数ｆ_ＣＬＫ（すなわち、図２Ａ及び図２Ｂにおいて２レベル量子化器１０に対する入力クロックとして示される）により判定される。

図２Ａ及び図２Ｂに示すデルタ−シグマ変換器５Ａ及び５Ｂは、従来、ローパス・デルタ−シグマ変換器として公知のものである。従来のローパス変換器に対する変形例は、バンドパス・デルタ−シグマ変調器を採用し、零を上回る周波数を中心とする狭帯域信号の変換を可能にする。図３Ａに示す例示的なバンドパス・オーバサンプリング変換器４０Ａは、差分演算８（すなわち、デルタ）及び積分演算１３Ｃ（すなわち、シグマ）をそれぞれ実行することにより２レベル量子化器１０からの雑音を整形するバンドパス・デルタ−シグマ変調器４２を含む。ここで、以下の式が成り立つ。

図３Ａに示す従来のバンドパスΔΣ変調器は、２次（すなわち、Ｐ＝２）と考えられ、２レベル量子化器１０の黙示的な遅延を考慮した後、ＳＴＦ（ｚ）＝ｚ^−１及びＮＴＦ（ｚ）＝１＋ｚ^−２を有する。ただし、ｚ^−１はＴ_ＣＬＫに等しい単位遅延を表す。実際のバンドパス・デルタ−シグマ変調器の雑音伝達関数（ＮＴＦ）は、少なくとも２次応答である。ローパスの場合と同様に、バンドパスΔΣ変調器は量子化雑音応答７１とは異なる図３Ｂに示す信号応答７０を有する。図３Ｂに示すように、図３Ａのバンドパス変調器は、変換器のナイキスト帯域幅（すなわち、１／４・ｆ_Ｓ）の中心で最小値７２を有するＮＴＦを有する。２レベル量子化１０の後、標準的な従来のローパス・オーバサンプリング変換器（例えば、変換器５Ａ及び５Ｂのいずれか）で実行されるフィルタリングと同様の量子化雑音のフィルタリング４３が実行される。図３Ａにおいて、入力データ（すなわち、デジタル入力）レートは変換器の出力サンプリングレートｆ_ＣＬＫに等しいため、アップサンプリング演算は含まれない。しかし、入力データレートが変換器の出力サンプリングレートｆ_ＣＬＫより低い場合、アップサンプリング演算は含まれる。

本発明者は、図２Ａ及び図２Ｂに示すような従来のローパスΔΣ変換器及び図３Ａに示すような従来のバンドパスΔΣ変換器が非常に高い瞬時帯域幅及び高分解能を必要とするアプリケーションにおいてそれらの有用性を制限するいくつかの欠点を有することを見出した。発明を実施するための形態の節で更に詳細に説明するこれらの欠点は、（１）整形量子化雑音及び誤差を減衰させるために使用される狭域ローパス又は狭域バンドパスフィルタリング演算により制限される変換帯域幅、（２）デルタ−シグマ変調器のクロック周波数ｆ_ＣＬＫ（すなわち、２レベル量子化器のクロック周波数）により制限される分解能（ＳＮＤＲ）、（３）２レベル量子化器による安定した演算に必要な低次ノイズシェーピング応答（すなわち、一般にバンドパス変調器の場合は２次）により制限される分解能を含む。これらの欠点のために、（１）出力（平滑化）フィルタの量子化雑音減衰を向上するために帯域幅を減少せずに、あるいは（２）高次変調器が２レベル量子化により不安定であるためより高速な回路を使用して変換器のサンプリングレートを増加せずに、従来のオーバサンプリング変換器の分解能を増加することはできない。更に従来のオーバサンプリング変換器は、量子化雑音周波数応答が最小値である時の周波数（ｆ_{ｎｏｔｃｈ}）を動的に変動、すなわち再プログラミングする手段を提供しないデルタ−シグマ変調器構造を採用する。しかし、本発明者は、プログラミングに依存して単一の変換器が異なる（複数の）周波数帯域で動作できるマルチモードの応用例（例えば、周波数合成器及び調整可能無線機）において、そのような特徴が有利であることを見出した。

本発明は、特にナイキスト限界に接近する瞬時帯域幅及び非常に高いサンプリングレートで使用する改善されたＤＡＣを提供する。改善されたＤＡＣは、従来のナイキスト変換器の分解能制限と従来のオーバサンプリング変換器の帯域幅制限とを克服する。

従って、本発明の特定の一実施形態は、離散時間量子化信号を連続時間連続可変信号に変換する装置であって、時間及び値に関して離散的な入力信号を受け入れる入力線と、入力線に結合された複数の処理ブランチと、加算器とを含む装置に関する。各処理ブランチは、（ａ）離散時間ノイズシェーピング／量子化回路、（ｂ）離散時間ノイズシェーピング／量子化回路の出力に結合されたマルチビット−可変レベル信号変換器、（ｃ）マルチビット−連続可変信号変換器の出力に結合されたアナログ・バンドパスフィルタを含む。加算器は、各処理ブランチにおけるアナログ・バンドパスフィルタの出力に結合される。処理ブランチのうちの異なる処理ブランチにおける離散時間ノイズシェーピング／量子化回路は、異なる周波数で変換雑音周波数応答最小値を有し、離散時間ノイズシェーピング／量子化回路の各々は、同一の処理ブランチにおけるアナログ・バンドパスフィルタにより選択された周波数帯域に対応する変換雑音周波数応答最小値を有する。なお、零周波数での変換（すなわち、ＤＣ）が望ましい応用例において、処理ブランチのうちの１つは、ローパス応答を生成するために零周波数を中心とするアナログ・バンドパスフィルタを含むのが好ましい。

一般にそのような装置は、従来の変換器により可能である分解能及び帯域幅より高い分解能及び高い帯域幅のより適切な組み合わせを提供でき、例えば種々の直接変換送信機、ソフトウェア無線又はコグニティブ無線、マルチチャネル通信送信機、全デジタルＲＡＤＡＲシステム及び任意の高速波形発生器において種々の商業的、工業的及び軍事的応用例に使用される。

本発明の別の特定の一実施形態は、離散時間量子化信号を連続時間連続可変信号に変換する装置であって、時間及び値に関して離散的な入力信号を受け入れる入力線と、入力線に結合された入力を有し且つ複数の並列パスを有する離散時間ノイズシェーピング／量子化回路であり、そのような各並列パスが離散時間ノイズシェーピング／量子化回路により出力される完全な信号の異なるサブサンプリング位相を生成する離散時間ノイズシェーピング／量子化回路と、離散時間ノイズシェーピング／量子化回路の出力に結合されたマルチビット−可変レベル信号変換器と、マルチビット−連続可変信号変換器の出力に結合されたアナログ・バンドパスフィルタとを含む装置に関する。離散時間ノイズシェーピング／量子化回路は、アナログ・バンドパスフィルタにより選択された周波数帯域に対応する変換雑音周波数応答最小値を有する。

本発明の別の特定の実施形態は、離散時間量子化信号を連続時間連続可変信号に変換する装置であって、時間及び値に関して離散的な入力信号を受け入れる入力線と、入力線に結合された第１の入力、第２の入力及び出力を有する加算器と、加算器の出力に結合されたマルチビット−可変レベル信号変換器と、マルチビット−連続可変レベル信号変換器の出力に結合されたアナログ・バンドパスフィルタと、加算器の出力に結合された入力を有し、出力を更に有し、且つ入力においてマルチビット信号の種々のビットを種々のマルチビットファクタで倍率変更する非線形ビットマッピング部と、非線形ビットマッピング部の出力に結合された入力及び加算器の第２の入力に結合された出力を有するフィードバックループフィルタとを含む装置に関する。

上述の概要は、単に本発明の特定の態様を簡単に説明することを意図する。添付の図面と共に特許請求の範囲及び以下の好適な実施形態の詳細な説明を参照することにより、本発明を更に包括的に理解できる。

以下の開示において、添付の図面を参照して本発明を説明する。ただし、図面は、本発明の特定の代表的で且つ／又は例示的な実施形態と特徴とを単に示すものであり、いかなる方法でも本発明の範囲を限定することを意図しないことが理解されるべきである。以下は、添付の各図面の簡単な説明である。

抵抗ラダー型回路網と、バッファ増幅器と、アナログ平滑化（ローパス）フィルタとを使用して２進重み付きデジタル入力を２進重み付き電圧出力に変換する従来のＤＡＣを示すブロック図。 スイッチ電流源とトランスインピーダンス増幅器とを使用して２進重み付きデジタル入力を２進重み付き電圧出力に変換する従来のＤＡＣを示すブロック図。 １次応答と２レベル量子化とを含むインターポーレーション・デルタ−シグマ変調器を有する従来のローパス・オーバサンプリング変換器を示すブロック図。 １次応答と２レベル量子化とを含む誤差フィードバック・デルタ−シグマ変調器を有する従来のローパス・オーバサンプリング変換器を示すブロック図。 従来の１次ローパス・デルタ−シグマ変調器に対する入力信号伝達関数（ＳＴＦ）と量子化雑音伝達関数（ＮＴＦ）とを示す図。 ２次応答と２レベル量子化とを含む離散時間インターポーレーション・デルタ−シグマ変調器を有するシングルバンド・バンドパス・オーバサンプリング変換器を示すブロック図。 図３Ａに示すシングルバンド・バンドパス変換器のデルタ−シグマ変調器に対する入力信号伝達関数（ＳＴＦ）と量子化雑音伝達関数（ＮＴＦ）とを示す図。 本発明の代表的な一実施形態に従って、複数の処理ブランチを使用するマルチチャネル・バンドパス・オーバサンプリング（ＭＢＯ）変換器を示す概略ブロック図。 本発明の代表的な一実施形態に従って、任意の周波数で変換雑音応答最小値を生成するプログラマブル・フィードバックループ・フィルタを含み、デルタ−シグマ（ΔΣ）変調器を採用するＭＢＯ変換器の単一のブランチの一部分を示すブロック図。 本発明の代表的な一実施形態に従って、ポリフェーズ分解ファクタｍ＝２を有するマルチレート・デルタ−シグマ（μΔΣ）変調器のフィードバックループフィルタを示すブロック図。 本発明の代表的な一実施形態に従って、従来のシングルバンド・バンドパス・デルタ−シグマ変調器の雑音伝達関数（ＮＴＦ）と、ビット幅が最適化された零点を有するマルチレート・デルタ−シグマ変調器の雑音伝達関数とを示す図。 本発明の代表的な実施形態に係るＭＢＯ変換器で使用される種々のアナログ信号再構成（ＡＳＲ）フィルタバンクに対する全体の周波数応答を示す図。 本発明の代表的な一実施形態に係る３次ベッセルフィルタバンクを構成する個々のフィルタに対する周波数応答のマグニチュードを示す図。 本発明の代表的な一実施形態に従って、３つの係数とポリフェーズ分解ファクタｍ＝２とを有するマルチレート・デジタル・プリディストーション・リニアライザ（ＤＰＬ）を示すブロック図。 マルチビットデジタル入力を単一の比例マルチレベル出力電圧に変換する本発明の代表的な一実施形態に係るＭＢＯ変換器において使用されるＲ−２Ｒ抵抗ラダー型回路網を示すブロック図。 Ｒ−２Ｒ抵抗ラダー型回路網等のマルチビット−可変レベル信号変換器における不整合を補償するために適応非線形ビットマッピング部を含むマルチレート・デルタ−シグマ（μΔΣ）変調器を示すブロック図。 本発明の代表的な一実施形態に従って、抵抗ラダー型回路網及びアナログ信号再構成（ＡＳＲ）フィルタバンクと共に複数のバンドパス・デルタ−シグマ変調器ノイズシェーピング回路を含む完全なＭＢＯ変換器を示すブロック図。 本発明の代表的な一実施形態に従って、抵抗ラダー型回路網及びアナログ信号再構成（ＡＳＲ）フィルタバンクと共に複数のマルチレート・デルタ−シグマ（μΔΣ）変調器ノイズシェーピング回路を含み、各μΔΣ変調器の２つのマルチレート出力を組み合わせるために出力多重化を使用する完全なＭＢＯ変換器を示すブロック図。 本発明の別の第１の実施形態に従って、抵抗ラダー型回路網及びアナログ信号再構成（ＡＳＲ）フィルタバンクと共に複数のマルチレート・デルタ−シグマ（μΔΣ）変調器ノイズシェーピング回路を含み、各μΔΣ変調器の２つのマルチレート出力を組み合わせるために入力逆移動平均（ＩＭＡ）フィルタリング及び出力加算を使用する完全なＭＢＯ変換器を示すブロック図。 本発明の別の第２の実施形態に従って、抵抗ラダー型回路網及びアナログ信号再構成（ＡＳＲ）フィルタバンクと共に複数のマルチレート・デルタ−シグマ（μΔΣ）変調器ノイズシェーピング回路を含み、各μΔΣ変調器の２つのマルチレート出力を組み合わせるために追加の抵抗ラダー型回路網を含む入力ＩＭＡフィルタリングを使用する完全なＭＢＯ変換器を示すブロック図。 移動平均ファクタ４に基づくＩＭＡフィルタ伝達関数を示す図。 本発明の別の第４の実施形態に従って、抵抗ラダー型回路網及びアナログ信号再構成（ＡＳＲ）フィルタバンクと共に複数のマルチレート・デルタ−シグマ（μΔΣ）変調器ノイズシェーピング回路を含み、各μΔΣ変調器の４つのマルチレート出力を組み合わせるために入力ＩＭＡフィルタリングと出力多重化と出力加算との組み合わせを使用する完全なＭＢＯ変換器を示すブロック図。

本発明に係る好適な変換器は、本明細書においてマルチチャネルバンドパスオーバサンプリング（ＭＢＯ）と呼ばれることもある技術を使用する。従来のオーバサンプリングデジタル−アナログ変換器にある程度類似する方法において、ＭＢＯ変換器は、量子化誤差、サンプリングジッタ及び熱雑音の分解能低下作用を緩和するノイズシェーピングと共に「オーバサンプリング」（この用語は本明細書において広範に使用される）の形態を採用する。本発明の好適な実施形態に係るＭＢＯ変換器は、以下の技術的革新のうちの１つ以上を取り入れて、瞬時帯域幅及び分解能を向上する。すなわち、（１）複数のオーバサンプリング変換器（例えば、各々が異なる周波数帯域を処理する）が並列に動作して、従来のオーバサンプリング変換器の帯域幅制限を克服する。（２）変調器の有効オーバサンプリング比が量子化器のクロック周波数ｆ_ＣＬＫに厳密に依存しないように、マルチレート（すなわち、ポリフェーズ）デルタ−シグマ変調器（好ましくは２次以上）が従来のデルタ−シグマ変調器の代わりに使用される。（３）２次より高い次数のノイズシェーピング応答による安定した動作を可能にするために、マルチビット量子化器が抵抗ラダー型回路網又は電流源回路網等のマルチビット−可変レベル信号変換器と共に使用される。（４）マルチビット−可変レベル信号変換器における不整合を補償するために（例えば、そのような不整合を模倣し、結果として得られる雑音が対応するバンドパス（再構成）フィルタにより除去される周波数範囲にその雑音を整形することにより）適応非線形ビットマッピングが使用される。（５）単一の変調器回路が任意の周波数帯域で動作するように構成されるのを可能にするために、マルチバンド（例えば、プログラマブルＮＴＦ応答）デルタ−シグマ変調器がシングルバンド（すなわち、固定ＮＴＦ応答）デルタ−シグマ変調器の代わりに使用される。（６）標準的なアナログフィルタ構造に基づくアナログ信号再構成フィルタバンクが多くの振幅及び位相歪みを発生せずに変換雑音及び誤差を効果的に減衰させられるように、アナログ信号バンドパス（再構成）フィルタバンクにより発生する雑音及び歪みを解消するデジタル・プリディストーション・リニアライザ（ＤＰＬ）が使用される。そのような技術の特定の組み合わせは、いくつかの点において、２つの別個の従来の技術、すなわち連続時間バンドパス・オーバサンプリングとマルチチャネル周波数インタリービングとを組み合わせる固有の新しい方法と考えられる。以下に更に詳細に説明するように、そのような技術を使用することにより、非常に高い瞬時帯域幅における制限された変換分解能及び精度の問題を克服できる。

本発明の好適な実施形態に係る１つの変換器１００の概略ブロック図を図４に示す。変換器１００は、一般に周波数インタリービングの原理で動作し、離散時間入力信号１０２の全体の帯域幅が複数の小さいサブバンドに概念的に分離され（すなわち、細分され）、これらのサブバンドは（別個の処理ブランチにおいて）連続時間信号に個別に変換され、そしてこれらの信号が再度合成されて、入力信号と同一帯域幅の出力信号を生成する。前の文で「概念的」との用語を用いたのは、変換器１００において、周波数帯域の分離が行われた後でのみ、連続時間信号への変換が行われるからである。しかし、その時点の前に、そのような最終的な周波数帯域の分離を予期して処理が実行される。

従来のインタリーブ変換器において、インタリーブアレイにおける各サブ変換器は、細分された各帯域における信号帯域幅が減少しているため全体のサンプリングレートの約数で動作する。これに対して、本発明に係る変換器１００は、各々が全体のサンプリングレートの約数ではなく全体のフルサンプリングレートで動作するのが好適であるＭ個の異なる周波数帯域を別個に処理する。この方法の結果、本明細書において「インタリーブ・オーバサンプリング比」又は「インタリーブファクタ」と呼ばれることもある有効オーバサンプリング比Ｍが得られる。なお、インタリーブファクタＭは、従来のオーバサンプリング変換器の超過レートオーバサンプリング比Ｎとは異なるが、一般に変換雑音及び誤差に対して同一又は同様の効果を有する。

なお、特に指定のない限り、本明細書において「オーバサンプリング」という用語は広範な意味で使用され、信号又は信号のある部分が最終的に出力される信号又はその一部分より高いサンプリングレート（しかし、一般により低い分解能）での中間段階中にデジタル表現される処理技術を示す。本発明の好適な実施形態において、入力デジタル信号１０２は、異なるチャネル又はブランチ（例えば、ブランチ１１０及び１２０）で処理され、各々の目的は異なる周波数帯域を再生成することである。その後、そのようなチャネル又はブランチ１１０及び１２０の全ての出力は組み合わされ、最終的な出力信号１３５を提供する。以下に更に詳細に説明するように、各チャネル又はブランチ内の処理レートは、最終的にそのようなチャネル又はブランチから出力される対応する周波数帯域の帯域幅より高く、結果として有効オーバサンプリングを与える。

図４を参照すると、変換器１００は、Ｍ個の異なる周波数帯域の各々を処理するために別個のブランチ（例えば、ブランチ１１０又は１２０）を使用してデジタル（離散時間）入力信号１０２をＭ個の異なる周波数帯域として処理し、出力アナログ信号１３５を提供するために全てのブランチ出力を加算器１３１において合計する。本発明の一実施形態において、Ｍ個の異なる周波数帯域は、変換器１００全体の出力データレートに対して直交するか又は少なくとも略直交する。より詳細には、信号１０２（一般に、マルチビット）は、例えば同一のデバイス内の別の回路からマルチビット信号を受信する内部ワイヤ、導電トレース又は同様の導電路として、あるいはマルチビット外部信号を受け入れる物理ポートとして実現される信号線１０３に入力される。

本実施形態において、デジタル入力信号１０２のサンプルは、まずデジタル・プリディストーション・リニアライザ（ＤＰＬ）１０４に直接結合される。本明細書で使用されるように、「結合される」という用語又は他の形式の単語は、例えば前処理のために直接接続されること又は１つ以上の他の処理ブロックを介して接続されることを意味することを意図する。ＤＰＬ１０４の１つの機能は、入力信号１０２を更なる処理のために十分な長さのワード長（例えば、最大１６ビット）に変換することであるのが好ましい。ＤＰＬ１０４の出力は、処理するためにＭ個の異なるブランチ（例えば、ブランチ１１０及び１２０）に分配される。各ブランチは、異なる周波数帯域に対応し、以下を含むのが好ましい。すなわち、（１）離散時間ノイズシェーピング／量子化回路（例えば、ノイズシェーパ及び量子化器１１２及び１２２）、抵抗ラダー型回路網１１３等のマルチビット−可変レベル信号変換器、並びにバンドパス（信号再構成）フィルタ（例えば、フィルタ１１５及び１２５）。最後に、加算器１３１は、それらＭ個のブランチの出力（より詳細には、信号再構成フィルタの出力）を合成し、最終的な出力信号１３５を生成する。説明を容易にするために、以下ではブランチ１１０の構成要素のみを参照して説明することが多いが、他のブランチ（例えば、ブランチ１２０）の各々においても同様の処理が行われることが好ましい。

本明細書で使用されるような「加算器」という用語は、例えば算術加算により及び／又は（単純にインバータを含むことで）算術減算により２つ以上の信号を組み合わせる１つ以上の回路を示すことを意図している。本明細書で使用されるような「加法により組み合わせる（additively combine）」という用語又はその変形表現は、算術加算又は減算を意味することを意図しており、一般に加算及び減算は信号の反転を使用することにより交換可能である。本明細書で使用されるような「バンドパス」という用語は、入力信号内で他の周波数と比較して所望の周波数帯域に対してより高い利得を提供するフィルタ又は他の回路を示す。ここで、所望の帯域は、零（この場合、ローパスフィルタと呼ばれる）又は他のあらゆる周波数を中心とすることができる。

ＤＰＬ１０４の主な目的は、振幅及び位相歪み（すなわち、不完全な再構成）と、遅延スキューと、アナログ信号再構成フィルタバンク（バンドパスフィルタ１１５及び１２５と他の各ブランチにあるバンドパスフィルタとから構成される）により発生された位相歪みとを補償することである。図４に示す実施形態において、各離散時間ノイズシェーピング／量子化回路１１２はマルチビット出力（例えば、６〜８ビット）を有するが、単一ビットの出力を有する離散時間ノイズシェーピング／量子化回路１１２を使用することも本発明の範囲内である。いずれの場合においても、そのような各ノイズシェーピング／量子化回路１１２は、より複雑でない抵抗ラダー型回路網１１３（又は単一のマルチレベル連続時間信号への変換を行う他の構造）が使用されるように入力信号のワード長（及びそれに対応して分解能）を減少するのが好ましい。

本実施形態において、各ノイズシェーピング／量子化回路１１２の一般的なマルチビット出力は、対応するノイズシェーピング／量子化回路１１２の出力が抵抗ラダー型回路網１１３（すなわち、Ｒ−２Ｒ）を介して変更された時に固定数の別個のレベル間で切り換わる単一の可変レベル信号に変換される。しかし、２進重み付き又はユニタリー重み付き電流源等の従来技術において公知の他のマルチビット−可変レベル信号変換器１１３が代わりに使用されてもよい。最後に、Ｍ個のチャネルが加算抵抗器を使用して加算器１３１において組み合わされるのが好ましいが、別の実施形態において、パッシブ及び／又はアクティブ信号の組み合わせ構造を含む種々の他の（例えば、他の従来の）アナログ加算器１３１のいずれかが代わりに使用されてもよい。

実質的に、好適な実施形態において、本発明は、２つの確立された技術、すなわちバンドパス・オーバサンプリング及び周波数インタリービングの変形例を組み合わせる新しい方法を介して高い瞬時帯域幅における制限された変換分解能及び精度の問題を克服する。各ノイズシェーピング回路が変換器のナイキスト帯域幅の特定の領域における変換雑音を最小限にするように複数のバンドパスノイズシェーピングチャネルを並列に組み合わせることにより、本発明は、高分解能及び高い瞬時帯域幅を同時に有する周波数インタリーブ変換器を提供できる。

ノイズシェーピング及び量子化の検討事項
上述した実施形態において、ノイズシェーピング／量子化回路（例えば、１１２及び１２２）の各々は、図２Ａ、図２Ｂ及び図３に示すものとは異なるように構築されるのが好ましい。好適な実施形態において、各処理ブランチ１１０又は１２０内の回路１１２又は１２２が効果、構築の容易さ及び構成の容易さの最適な組み合わせを達成することが分かっているため、本明細書においてマルチレート・デルタ−シグマ（μΔΣ）変調器と呼ばれる変更された誤差フィードバック構造は、そのような回路の変換ノイズシェーピング部分に使用される。なお、本発明の別の実施形態において、従来のデルタ−シグマ（ΔΣ）変調器を含む他の種類のノイズシェーピング回路を使用できる。いずれの場合においても、使用されるノイズシェーピング回路に対する主な検討事項は、非常に高いサンプリングレートにおいて安定した正確な動作を得られることが好ましいということである。従って、好適な実施形態に係る各ノイズシェーピング回路は少なくとも以下の３つの特性を有する。すなわち、（１）量子化／丸め誤差、サンプリング不確実性／ジッタ及び熱雑音に関連する性能低下等のノイズシェーピング回路の主な性能低下は、ノイズシェーピング応答の影響を受ける。（２）ノイズシェーピング回路は、４次以上のノイズシェーピング次数を有する安定した応答を生成する。（３）ノイズシェーピング回路の有効オーバサンプリング比は、構成要素の最大クロック周波数により制限されない。（４）ＮＴＦのヌルがプログラム可能パラメータ（例えば、ノイズシェーパ・フィードバックループフィルタ係数）の値により判定されるように、ノイズシェーピング回路はオールパス（又は少なくともほぼオールパス）信号伝達関数（ＳＴＦ）と帯域消去雑音伝達関数（ＮＴＦ）とを有する。以下に更に詳細に説明するように、整形される雑音は、使用されるあらゆる量子化回路（例えば、回路１１２の内部にあり且つ図５に示す量子化回路１１４）により発生される雑音を含むが、マルチビット−可変レベル信号変換器１１３等の他の構成要素により発生される雑音を更に（又は代わりに）含む可能性がある。これらの特性を達成することは、一般にノイズシェーピング機能に対して従来のデルタ−シグマ変調器を使用することを含まない。

ｍ＝１のポリフェーズ分解ファクタの場合のマルチビット量子化回路１１４と組み合わせてプログラマブル・フィードバックループフィルタ１５０を採用する例示的なノイズシェーピング／量子化回路１１２の概略ブロック図を図５に示す。ｍ＝２のポリフェーズ分解ファクタの場合の例示的なμΔΣの概略ブロック図を図６に示す。一般に、本明細書で説明する実施形態は、組み合わせノイズシェーピング／量子化回路１１２を参照する。これを利用する理由は、特にｍ≧２の場合に量子化部をノイズシェーピング部から適切に分離するのが困難である可能性があるためである。しかし、実際には機能性は別個であり、特にｍ＝１の時、例えば図５に示すようにそのような構成要素を別個に概念化するのが望ましい場合がある。

従来のデルタ−シグマ（ΔΣ）変調器がオーバサンプリング比Ｎ＝１／２・ｆ_Ｓ／ｆ_Ｂを有する一方で、図５及び図６に示したマルチレート・デルタ−シグマ（μΔΣ）変調器は超過レートオーバサンプリング比Ｎ’＝１／２・ｍ・ｆ_Ｓ／ｆ_Ｂを有する。ただし、ｍはμΔΣ変調器のポリフェーズ分解ファクタである。一般にμΔΣ変調器の回路計算量（量子化器１１４の数）はｍ^２に比例して増加する。なお、μΔΣ変調器は、並列処理構造であるが、従来「並列」変調器と呼ばれることもある従来のＭＡＳＨ（すなわち、Ｍｕｌｔｉ−ｓｔＡｇｅ ＳＨａｐｉｎｇ）変調器とは異なる。ＭＡＳＨ構造において、従来のΔΣ変調器は並列構成にグループ化され、ＮＴＦノイズシェーピング応答の次数Ｐを増加する。これに対して、μΔΣ変調器アーキテクチャは、ノイズシェーピング応答次数Ｐに関わらず有効オーバサンプリング比Ｎ’を増加する。

μΔΣ変調器において、図５において最も明確に示すように、信号１４１（加算器１１６から出力されて量子化器１１４に入力される）は遅延し（１１１Ｂ）（例えば、１ｆ_ＣＬＫ周期だけ）、減算器１１７において信号１４６から減算される。結果として得られる組み合わせ信号１４５はフィルタ伝達関数Ｈ（ｚ）を使用してフィルタリングされ（１５０）、その結果、信号１４７が得られる。最後に、信号１４７は加算器１１６において入力信号１０２と組み合わされる。同様の処理を図６に示すが、その実施形態において、μΔΣ変調器を構成する構成要素がｍ＝２のポリフェーズ分解ファクタを実現するために複製されている。従って、図６のμΔΣ変調器２１２は同一のオーバサンプリング比Ｎの場合にｆ_ＣＬＫレートの１／２で動作できるか、あるいは同一のｆ_ＣＬＫレートの場合に２倍のオーバサンプリング比（すなわち、２・Ｎ）を達成できる。クロックレートを低減するために（すなわち、ｆ_ＣＬＫを低下するために）又は処理速度を増加するために（すなわち、Ｎを増加するために）ハードウェアを複製する処理は、従来技術においてポリフェーズ分解又はマルチレート処理と呼ばれることもある。

一般に、補正信号１４７を入力信号１０３に加算することにより、将来の量子化出力サンプル１４２は平均して前の量子化誤差を補償することが保証されるが、その一方で、そのような加算の前の量子化誤差の前処理は、量子化器１１４により発生された量子化雑音が現在の処理ブランチ（例えば、ブランチ１１０又は１２０）により処理されている入力信号の周波数帯域（すなわち、再構成フィルタにより処理された後に残る周波数帯域）から離れる方向にシフトされることを保証する。フィードバックループフィルタパラメータρの値に依存して、フィルタ１５０は、１／２・ｍ・ｆ_ＣＬＫに等しい変換器のナイキスト帯域幅全体の選択された（例えば、所定の）周波数から離れる方向に変換雑音をシフトさせられる。

μΔΣ変調器フィードバックループフィルタ１５０は、μΔΣ変調器雑音伝達関数（ＮＴＦ）が所定の周波数（すなわち、フィードバックループフィルタパラメータρにより判定される周波数）でヌルを有する帯域消去応答を有するように、周波数に依存する遅延及び周波数に依存する振幅変動をフィードバック信号１４５に導入する。本実施形態において、フィードバックループフィルタ１５０は、乗算器１１８と、加算器１１９と、遅延レジスタ１１１Ａとを使用して、周波数依存振幅変動及び周波数依存遅延の補正量を含む周波数応答を生成する。容易に理解されるように、乗算器１１８は、特にフィードバックループフィルタパラメータρが少ないデジタルビット数で表される（すなわち、ρの２進表現が殆ど項を含まない）場合、フィードバックループフィルタの計算量を潜在的に低減するために、シフト部及び加算部の組み合わせで置換される。本明細書で使用されるような「加算器」という用語は、例えば算術加算により及び／又は（単にインバータを含むことで）減算により２つ以上の信号を組み合わせる１つ以上の回路を示すことを意図する。本明細書で使用されるような「加法により組み合わせる」という用語又はその変形例は、算術加算又は減算を意味することを意図し、一般に加算及び減算は信号の反転を使用することにより交換可能であることが理解される。

図５及び図６に示すように、μΔΣ変調器は、量子化器出力１４２に対する量子化器入力１４１の丸め精度（すなわち、精度又はビット幅）を低減する（図５を参照すると）マルチビット量子化回路１１４（又は図６における量子化回路２１４Ａ〜２１４Ｄ）と共に実現されるのが好ましい。マルチビット量子化器１１４、更に好ましくは４ビット以上の精度を有するマルチビット量子化器１１４は、Ｐ＞２の整形応答次数（すなわち、整形ファクタ）を有するμΔΣ変調器に対して安定した動作を保証することが分かっている。Ｐ≦２の整形ファクタの場合、変調器の安定性はマルチビット量子化器の使用に左右されないため、そのような実施形態において、図５及び図６に示したマルチビット量子化器は、特にｍ＞１のポリフェーズ分解ファクタの場合に回路計算量を低減するために単一ビット（すなわち、２レベル）量子化器により置換されるのが好ましい。

従来のΔΣ変調器のように、μΔΣ変調器は、１つの伝達関数（ＳＴＦ）を有する入力信号１０２と、異なる伝達関数（ＮＴＦ）を有する変換雑音（例えば、図５を参照すると量子化器１１４からの）とを処理する。図５に示す回路を参照すると、量子化回路１１４の入力１０３と出力との間の線形信号伝達関数（ＳＴＦ）及び雑音伝達関数（ＮＴＦ）は以下の通りである。

従って、信号応答はオールパスであり、雑音応答はμΔΣフィードバックループフィルタ関数Ｈ（ｚ）に依存する。変換器のナイキスト帯域幅にわたり所定の周波数で雑音ヌルを生成するために、フィードバックループフィルタ１５０は以下の形式の２次伝達関数を有するのが好ましい。

ただし、ρはプログラム可能な値である。従って、雑音伝達関数は以下により与えられる。

雑音最小値の場所は、係数ρにより判定される。変換器の帯域全体にわたり雑音最小値を生成するために、ρは−２〜＋２の範囲にわたり変動可能であるのが好ましい。特に以下の式に等しいρは、ｆに等しい周波数（すなわち、所定の処理ブランチのバンドパス周波数）で雑音最小値又はヌルを生成する。

ただし、ｆ_ＣＬＫは量子化器のクロック周波数である。

本発明の好適な実施形態に係るＭＢＯ変換器の有効オーバサンプリング比は、並列処理ブランチの数に等しいインタリーブ・オーバサンプリング比Ｍと１／２・ｍ・ｆ_ＣＬＫ／ｆ_Ｂに等しい超過レートオーバサンプリング比Ｎ’との積に等しい。従って、ＭＢＯ変換器の分解能性能は、並列処理ブランチ１１０の数Ｍを増加することにより（すなわち、ノイズシェーピング／量子化回路１１２の数を増加することにより）Ｎに関係なく増加される。しかし、処理ブランチは、出力信号再構成フィルタバンクにおけるアナログ・バンドパスフィルタ（例えば、フィルタ１１５及び１２５）の数を増加し且つそのような各フィルタ１１５の最低品質ファクタ（Ｑ＝ｆ_Ｃ／ＢＷ３ｄＢ）を同時に増加することで追加される。一般に、複数の高Ｑアナログフィルタを構築することに関連する設計計算量と結び付けられるフィルタバンクエイリアシング（又は他の歪み）の制御に関する問題により、変換器の有効オーバサンプリング比を増加するためにインタリーブファクタＭを増加することは超過レートオーバサンプリング比Ｎ’を増加することより望ましくない。従って、ＭＢＯ変換器は、超過レートオーバサンプリング比Ｎ’＞１を有するのが好ましい。

従来、オーバサンプリング比Ｎを増加することは、ノイズシェーピング変調器のｆ_ＣＬＫレートを増加することにより実現される。しかし、上述したように、μΔΣ変調器の有効超過レートオーバサンプリング比Ｎ’はμΔΣ変調器のマルチレート（すなわち、ポリフェーズ）動作のためにｆ_ＣＬＫにより制限されない。並列パスへのμΔΣ変調器のポリフェーズ分解により、変換器の有効サンプリングレート（ｆ_Ｓ）は変調器ｆ_ＣＬＫレートを増加せずに増加できる。例示する目的で、以下を有する図５に示すようなノイズシェーピング／量子化回路１１２を考察する。

ノイズシェーピング／量子化回路１１２の量子化出力１４２ Ｑ（ｙ）は、以下の差分方程式により表される。

従って、最初の２つの出力サンプル（すなわち、ｎ＝０，１）に対する差分方程式は以下の通りである。

ｙ_１にｙ_０を代入することにより、以下が得られる。

これは以下の式に一般化される。

従って、Ｑ（ｙ_ｎ）は、上記例に対する入力及び他の全ての出力のみを使用して算出され、μΔΣ変調器が上記で示したポリフェーズ分解技術を使用する並列処理アーキテクチャ（すなわち、２つの並列パス）により具体化されることを実証する。すなわち、各並列パスの現在の出力は、ノイズシェーピング／量子化回路１１２全体に入力される信号、そのようなパス内で生成された信号及び／又は種々の他の並列パスからの先行する出力にのみ依存するが、他のあらゆる並列パスからの現在の出力には依存しない。上記例において、並列処理は、μΔΣ変調器が同一のオーバサンプリング比Ｎの場合にｆ_ＣＬＫレートの１／２又は同一のｆ_ＣＬＫレートの場合に２倍のオーバサンプリング比で実行することを可能にする。ｍ＝２のポリフェーズ分解ファクタの場合に上述したこのポリフェーズ分解方法は、より大きいポリフェーズ分解ファクタ及び任意のフィードバックループフィルタ関数（Ｈ（ｚ））に拡張される。これは、特に高サンプリングレート変換器に対して重要な考慮事項である。図６は、上記の例毎にｍ＝２のポリフェーズ分解ファクタを有するμΔΣ変調器を示す。上記で示したように、ｍ≧２の時、各並列パスはブランチ１１０の離散時間ノイズシェーピング／量子化回路１１２により出力される完全な信号の異なるサブサンプリング位相を生成する。本明細書で使用されるように、「サブサンプリング位相」は、ファクタｋによるサブサンプリングが行われるｋ個の可能な位相又は時間オフセットのうちの１つを示す。

図５及び図６に示す各μΔΣ変調器は２次ノイズシェーピング応答を有する。しかし、高次ノイズシェーピング応答は、低次ノイズシェーピング応答より入力信号の所望の周波数帯域（すなわち、対応するバンドパスフィルタ１１５又は１２５によりそれぞれ選択される現在の処理ブランチ１１０又は１２０に対する周波数帯域）から離れるように雑音をシフトし、それによりブランチのバンドパス（信号再構成）フィルタにより減衰される雑音量を増加するため、高次ノイズシェーピング応答は結果として改善された変換器の分解能性能を与える。例えば６次ノイズシェーピング応答の場合、図５に示すフィードバックループフィルタＨ（ｚ）は以下の一般的な伝達関数を有する。

従来、ノイズシェーピング回路係数（又はパラメータ）ρ_０、ρ_１及びρ_２は等しい。すなわち、雑音伝達関数の零点が共通の周波数で発生する。根が等しい大きさを有する場合、結果として得られる雑音伝達関数は以下の式に簡略化される。

しかし、この簡略化された条件は、特に対応して少ない数のアナログ出力フィルタが存在する小さいインタリーブファクタ（Ｍ）の場合に出力雑音を最小限にすることに関して必ずしも最適である必要はない。雑音を最小限にする目的で等しくないＮＴＦ零点を有する高次変調器は、従来、「零点最適化」ＮＴＦを有するものとして示される。零点最適化ＮＴＦにより、ＮＴＦ帯域消去応答の帯域幅は雑音ヌルの深度を減少することで増加される。インタリーブファクタＭが小さい場合、この雑音応答における差分は、改善された変換器の分解能を与えられる。

しかし、μΔΣ変調器の場合、等しくない零点を有するＮＴＦは、マルチレートアーキテクチャと関連する回路計算量を軽減できる。μΔΣ変調器等のフィードバック構造がポリフェーズ分解等の高周波数並列処理方法を使用して実現される場合、係数の動的な範囲の拡張は、ＮＴＦ応答が好適なＮＴＦ応答から外れる原因となる。これは、ポリフェーズフィードバック構造において、入力値及び出力値が同一の係数（すなわち、ρ）と複数回乗算されて必要な算術精度を指数関数的に上昇させるために起こる。高精度な値を表すために多くのバイト数（すなわち、広いビット幅）が必要とされる。この結果として起こる計算量の増加は、無理係数すなわち単なる小数により表せない係数から等しい零点を有するＮＴＦを近似するために単なる小数、好ましくは２進小数（すなわち、２の累乗である分母を有する小数）により表される有理係数から等しくない零点を有するＮＴＦを使用することにより相殺される。単なる２進小数（例えば、３〜８ビット以下で表される値）により表される係数を使用することにより、μΔΣフィードバックループフィルタ乗算器は、加算器及び／又はビットシフト演算から成るより計算量の少ない回路により置換される。この計算量を軽減する技術は、本明細書において「ビット最適化」と呼ばれることもある本発明の新しい一態様である。従って、本発明の好適な実施形態において、ビット最適化ＮＴＦを有するμΔΣ変調器が採用される。なお、複雑さを軽減する目的の零点最適化（すなわち、ビット最適化）は、雑音除去のための従来の零点最適化とは異なる。しかし、ビット最適化の結果、ＮＴＦは等しい零点を有するＮＴＦと比較して有益な応答を有する場合がある。

図７は、２つの例（１）ρ_０＝ρ_１＝ρ_２＝０．６１８０３４．．．となるような等しい零点を有する従来の６次ノイズシェーピング応答及び（２）ρ_０＝１／２、ρ_１＝５／８及びρ_２＝３／４を有するビット最適化された６次ノイズシェーピング応答に対する雑音伝達関数の比較を示す。図７に示すように、等しい零点を有する例示的なＮＴＦ８０は、正規化周波数０．２Ｈｚで９０ｄＢより大きい深度に到達する雑音ヌルを有し、その一方で、ビット最適化ＮＴＦ８１の深度は６０ｄＢをちょうど上回る深度に到達する。しかし、等しい零点を有するＮＴＦ８０と比較すると、ビット最適化ＮＴＦ８１は、約５５％広い（．０２５Ｈｚ対．０１６Ｈｚ）６０ｄＢの帯域幅を有する。少ない数Ｍの並列処理ブランチ（例えば、１１０及び１２０）を含むＭＢＯ変換器の場合、より小さい最大減衰量を有する広帯域ＮＴＦは、信号再構成フィルタ１１５の出力において、より大きい最大減衰量を有する狭帯域ＮＴＦより小さい雑音を与える。

帯域外領域における量子化雑音のより大きい振幅により起こる量子化誤差がより速く蓄積されるため、高次ノイズシェーピング回路１１２を使用する場合、ノイズシェーパの出力が制限されたままであることを保証するために単一ビットより多いビットの量子化を使用するのが好ましい。その結果、図５及び図６に示す量子化器１１４はマルチビット量子化器であるのが好ましく、ノイズシェーピング応答は本発明の好適な実施形態において６次である。しかし、単一ビット量子化器（すなわち、比較器）及び低次ノイズシェーピング応答が代わりに使用でき、本発明の範囲内であると考えられるべきである。

バンドパス（信号再構成）フィルタの検討事項
本発明の好適な実施形態に係るＭＢＯ信号再構成において使用されるバンドパスフィルタ（例えば、フィルタ１１５及び１２５）に対する主な検討事項は、（１）設計計算量（フィルタ品質ファクタ及び次数に関して表されるのが好ましい）、（２）周波数応答（特に、ストップバンド減衰量）及び（３）振幅及び位相歪みである。最適な変換器の分解能性能は、一般にフィルタ次数の増加と共に増加する大きいストップバンド減衰量を示す周波数応答を有する変換雑音除去フィルタ（すなわち、バンドパス又は信号再構成フィルタ１１５）に対して取得される。更に、フィルタ応答は、デジタル・プリディストーション・リニアライザ（ＤＰＬ）１０４の計算量を最小限にするために可能な限り少ない振幅及び位相歪みを発生させるのが好ましい。変換器インタリーブファクタ（Ｍ）を増加することにより実現される性能向上は、フィルタの３ｄＢの帯域に対するフィルタ中心周波数の比（すなわち、ｆ_C／ｆ_３ｄＢ）として定義される再構成フィルタの品質ファクタの比例した増加に左右される。本発明の好適な実施形態に係るＭＢＯ変換器の場合、品質ファクタは再構成フィルタバンクにおける最大周波数フィルタに対して算出される（すなわち、ｆ_C＝１／２ｆ_Ｓ）。従って、アナログフィルタ（例えば、フィルタ１１５及び１２５）に対する好適な品質ファクタは、変換器のインタリーブファクタに直接関連し、より好適にはＭと等しい。現在、標準的な集中定数素子又は分布定数素子アナログフィルタに対する品質ファクタは約３０に制限される。その結果、ＭＢＯ変換器に対するインタリーブファクタに対する一般的な実際の制限はＭ?３２である。しかし、３２個のフィルタから成るアナログ再構成フィルタバンクと関連する計算量のために、本発明の好適な実施形態は、インタリーブファクタをＭ＝１６以下（すなわち、１６個以下のアナログフィルタ１１５のバンク）に制限する。

Ｍ＝１６のインタリーブファクタの場合、５次〜７次バターワースフィルタ応答は、変換雑音の十分なストップバンド減衰量を提供する。しかし、それらフィルタのバンクの全体の応答Ｆ（ｊω）は、周波数インタリーブアプリケーションにおける完全な信号再構成、すなわち小さい振幅及び位相歪みに必要な特性を示さない。しかし、本発明の好適な実施形態に係るシステムを使用すると、従来技術において一般に受け入れられている認識であるように、略完全な信号再構成はオールパス応答（すなわち、Ｆ（ｊω）＝ｅ^{−ｊｎωｔ}）を有するアナログフィルタバンクに厳密には依存しない。その代わり、フィルタバンク応答は、以下が成り立つようにデジタル・プリディストーション・リニアライザ（ＤＰＬ）１０４（図４に示す）により実現される第２のフィルタ伝達関数Ｌ（ｚ）との畳み込みにおいてオールパスであるのが望ましい。

ただし、Ｌ（ｚ）は物理的に実現可能な伝達関数（例えば、安定し且つ因果的である）である。この伝達関数Ｌ（ｚ）を有する第２のフィルタは、追加された歪みがフィルタバンクの出力においてアナログ再構成フィルタバンク歪み（すなわち、バンドパスフィルタ１１５、１２５等の全てにわたる全体の歪み）を解消するように、追加された位相及び／又は振幅歪みにより入力信号１０２に対してプリディストーションを行う。上記式で表すように、フィルタ１０４は、上記式において係数β_ｉ及びα_ｉによりそれぞれ表されるフィードフォワード成分及びフィードバック成分（好ましくは単純な重み付き遅延成分）の双方を採用するのが好ましい。特定のアナログフィルタバンクインパルス応答を最大に量子化するプリディストーション・リニアライザ１０４に対する係数β_ｉ及びα_ｉは、連立１次方程式を解く従来の方法を使用して判定されるか、あるいは最小２乗平均（ＬＭＳ）アルゴリズムを採用する技術等の従来の適応技術を使用して判定される。

軽減されたアナログフィルタバンクの計算量は、本発明の好適な実施形態が１つ以上のプリディストーション線形フィルタ１０４を採用する１つの理由である。第２の理由は、変換器のブランチ又はチャネル（例えば、ブランチ１１０及び１２０）間及びポリフェーズノイズシェーパ構成における並列パス間の伝播遅延差分に起因する信号スキューを補正するためにこの種のリニアライザ１０４が採用されるためである。

デジタル・プリディストーション・リニアライザ１０４の計算量を低減するために、アナログフィルタバンクを構成するバンドパスフィルタ（例えば、フィルタ１１５及び１２５）に対する応答は、パスバンドリップル及び位相分散をそれぞれ生成する振幅及び位相歪みを最小限にするために選択されるのが好ましい。好適な実施形態において、振幅及び位相歪みを最小限にするために、個々のアナログフィルタバンク応答は、（ａ）周波数応答、（ｂ）フィルタ次数、（ｃ）中心周波数及び／又は（ｄ）帯域幅に対して最適化されるのが好ましい。例えば均一に分布した中心周波数（すなわち、変換器のナイキスト帯域幅にわたり均一に分布した中心周波数）及び等しい帯域幅を有する５次バターワースフィルタから構成される従来のアナログフィルタバンクは、Ｍ＝１０のインタリーブファクタの場合に図８Ａに示すように周波数応答のマグニチュード９０を有する。図８Ａに示すように、周波数応答のマグニチュード９０は、負の方向に１５ｄＢを超え且つ正の方向に３ｄＢを超えるパスバンドリップルを示す。あるいは、最適化された中心周波数、フィルタ次数及び帯域幅を有する３次ベッセル応答から成るアナログフィルタバンクは、図８Ａに示すように周波数応答のマグニチュード９１を有し、変換器のナイキスト帯域幅（Ｍ＝１０）にわたり±１ｄＢ未満のパスバンドリップルを示す。ベッセルフィルタバンクを構成する個々のフィルタ（例えば、フィルタ１１５及び１２５）に対する周波数応答のマグニチュードを図８Ｂに示す。

ポリフェーズ分解技術は、デジタル・プリディストーション・リニアライザ（ＤＰＬ）１０４にも適用可能であり、並列処理構造を形成し、ＤＰＬ１０４を実現するために使用されるデジタル乗算器及び加算器のクロックレートを低下する。ＤＰＬ１０４は、以下のデータ変換器入力シーケンスｘ（ｎ）及びフィルタ係数ｌ（ｎ）の離散時間畳み込みを実行する伝達関数Ｌ（ｚ）を有する再帰（すなわち、無限インパルス応答又はＩＩＲ）構造であるのが好ましい。

一般性を失わず、３つの係数（すなわち、β_０、β_１及びα_１）と以下の伝達関数とを有するプリディストーション・リニアライザ１０４を仮定する。

プリディストーション・リニアライザ１０４の動作は、以下の差分方程式により表される。

従って、最初の２つの出力サンプル（すなわち、ｎ＝１，２）に対する差分方程式は、以下の通りである。

ｙ_２にｙ_１を代入すると以下が得られる。

上記式は以下の式に一般化される。

従って、ｙ_ｎは上記例に対する入力及び他の全ての出力のみを使用して算出され、μΔΣ変調器のように、デジタル・プリディストーション・リニアライザ１０４が２つの並列パス（すなわち、ｍ＝２のポリフェーズ分解ファクタ）を含む並列処理構造として実現されることを実証する。上記の例において、並列処理により、ＤＰＬ１０４は変換器の入力データレートの１／２で実行することを可能にする。このポリフェーズ分解方法は、より大きいポリフェーズ分解ファクタ（すなわち、ｍ＞２）及び任意のプリディストーション・リニアライザ伝達関数（Ｌ（ｚ））に拡張され、ＤＰＬが全体の変換器のサンプリングレートの約数で実行することを可能にする。並列パスへのポリフェーズ分解により、回路の複雑さがｍ倍以下だけ増加することで処理クロックレートが１／ｍに低下する。この回路の複雑さにおける不利益は、一般に非常に高いサンプリングレートの変換器の場合に好適な代替例である。図９は、３つの係数及びｍ＝２のポリフェーズ分解ファクタを含むＩＩＲ伝達関数を有する例示的なデジタル・プリディストーション・リニアライザ１０４を示すブロック図である。従って、図９に示す例示的な回路は、全体の変換器のサンプリングレートの１／２で動作する。

マルチビット−可変レベル信号変換器の検討事項
本発明の好適な実施形態において、図４及び図５に示すノイズシェーピング／量子化回路１１２の２進重み付き出力は、変更された従来の抵抗ラダー型回路網を使用して単一の比例アナログ電圧レベルに変換される。しかし、電流源を含むマルチビット信号を単一の可変レベル出力に変換する他の従来の方法が代わりに使用されてもよく、本発明の範囲内であると考えられるべきである。本明細書において抵抗ラダー型回路網を参照するが、そのような参照は単なる例示であり、一般に他のあらゆるマルチビット−可変レベル信号変換器に対する参照と置換できることが理解されるべきである。

特に、本発明の好適な実施形態は、バイポーラ動作のために変更されたＲ−２Ｒ抵抗回路網を使用する。ここで、Ｒはアナログフィルタ１１５の特性インピーダンスに整合される。一般にこのインピーダンスは、５０オーム〜１００オームである。図１０は、Ｖ_ＢＩＡＳ入力の追加によりバイポーラ動作のために変更された８つの入力を有する従来の抵抗ラダーを示す例示的な図である。

抵抗ラダー型回路網に対する重要な検討事項は、構成抵抗素子の相対的な整合である。従来、完全な抵抗ラダーは、２進倍率に従って各デジタル入力を重み付けすることによりアナログ出力を作成することが理解される。ラダーの抵抗素子における不整合はこの２進倍率を歪ませ、非線形応答を生成する。この非線形応答は、出力波形を歪ませるため、変換されたアナログ信号の品質を低下する。抵抗ラダー型回路網を採用する従来の変換器において、抵抗素子に対する整合に関する要求（ε）は、以下の式に従って変換器の精度により判定される。

ここで、上記式におけるＢはビットでの変換器の有効分解能である。従って、８ビットの有効分解能の場合、要求される抵抗ラダーの整合性は〜０．２％である。

本発明の好適な実施形態に係るＭＢＯ変換器のオーバサンプル動作は、抵抗ラダー型回路網に基づく従来の変換器にわたり２つの利点を与える。１つの利点は、ノイズシェーピング及びフィルタリングのために、オーバサンプル変換器は非オーバサンプル変換器と同一の有効分解能を達成するためにより少ない入力を有する抵抗ラダーを必要とする。従って、オーバサンプリングは抵抗ラダー型回路網の全体の計算量を低減する。要求される抵抗ラダーの入力数の減少は、変換器の有効オーバサンプリング比（Ｎ’ｘＭ）と、ノイズシェーピング／量子化回路１１２内のμΔΣ変調器のノイズシェーピング次数（Ｐ）と、信号再構成フィルタ１１５のストップバンド減衰量との関数である。抵抗回路網の複雑さを軽減し、必要とされるデジタル入力数を減少するために、本発明の好適な実施形態は８つ以下の入力（すなわち、各処理ブランチにおける抵抗ラダー型回路網に対する８つ以下のデジタル入力）を含む抵抗ラダー型回路網を使用する。

より重要な第２の利点は、オーバサンプリングにより、抵抗ラダー型回路網１１３における不整合により発生する歪みがノイズシェーピング／量子化回路１１２により整形され、例えば図１１に示すように非線形ビットマッピングを含むことにより変換雑音フィルタ１１５により多くが除去されることである。オーバサンプリング変換器は、変換雑音及び歪みを整形するために誤差フィードバックを採用する。しかし、従来のオーバサンプリング方式において、抵抗ラダー型回路網の出力は、ノイズシェーピング回路フィードバックパスの一部ではない。従って、従来、抵抗ラダー型回路網１１３の不完全な２進倍率により起こる歪みは整形されない。本発明の好適な実施形態に係るＭＢＯ変換器は、図１１に示すようにμΔΣ変調器フィードバックループに非線形ビットマッピング１６１を含む。非線形ビットマッピング１６１の目的は、抵抗ラダー型回路網１１３の非線形効果（すなわち、不整合）が効果的にμΔΣ変調器フィードバックパスの一部になるように（すなわち、信号１４５Ｂが抵抗ラダー型回路網１１３の出力から実際に発生したかのように）それら不整合を模倣することである。これは、変調器フィードバックパスにおけるデジタル分解能のレベル（すなわち、ビット幅＞ｎビット）がノイズシェーピング／量子化回路１１２の出力におけるデジタル分解能のレベルより大きい（すなわち、ビット幅＝ｎビット）ため可能である。すなわち、量子化器１１４からの各ビット出力（すなわち、ビットｂ_０〜ｂ_ｎ−１の各々）がマルチビットファクタ（Ｃ_０〜Ｃ_ｎ−１のそれぞれ）と乗算され、分解能を１ビットから複数ビットに増加するのが好ましい。フィードバックループフィルタ１５０を介して信号１４５Ｂを加算器１１６に供給する前に量子化器１１４からのそのようなビット出力毎に相対的に高い分解能の重みファクタを使用することにより、抵抗ラダー型回路網（又は他のマルチビット−可変レベル信号変換器）の２進倍率不完全性をより正確に整合できる。

より正確には、図１１に示す非線形ビットマッピング係数Ｃ_０．．．Ｃ_ｎ−１は、抵抗ラダー型回路網１１３の抵抗素子における不整合により生成される２進倍率オフセットと一致するビットに依存する２進倍率オフセットを生成するように設定されるのが好ましい。ラダー型回路網１１３における抵抗器が完全に整合する場合、非線形ビットマッピング係数は、完全な２進重み付けを反映するのが好ましい（すなわち、Ｃ_２＝２・Ｃ_１＝４・Ｃ_０）。反映しない場合、係数重み付けは近似的に２進であり、μΔΣ変調器の変換雑音が入力信号に対して付加的であるため、係数及び実際の抵抗回路網１１３の重み付けが完全に調整される場合、再構成フィルタ１１５の出力における変換雑音レベルは最小値である。従って、例えばアナログ２乗部１６２（図１１に示すような）、あるいはアナログ絶対値部又はアナログ信号強度の他のセンサを低周波数アナログ−デジタル変換器１６３と共に使用して信号再構成フィルタ１１５の出力における信号レベル（又は強度）を検知することにより、処理ブロック１６４内の適応デジタル制御アルゴリズムを使用して最小変換雑音及び歪みに対する非線形ビットマッピング係数Ｃ_０．．．Ｃ_ｎ−１を調整できる。図１１に示す回路１６０に対して、再構成フィルタ１１５の出力におけるレベル（ブロック１６２で判定されるような）に基づいて、処理ブロック１６４内のアルゴリズムは、非線形ビットマッピング係数Ｃ_０．．．Ｃ_ｎ−１と実際の抵抗ラダー１１３の重みファクタとの間の不整合を補正する制御信号１６５を生成するのが好ましい。最小２乗平均（ＬＭＳ）等の従来の技術は、上述したデジタル校正ループ内の非線形ビットマッピング係数Ｃ_０．．．Ｃ_ｎ−１を適応するために処理ブロック１６４内で使用されてもよい。

実際には、非線形ビットマッピング係数Ｃ_０．．．Ｃ_ｎ−１は、開始時に一度校正され（例えば、既知の信号を使用して）、その後、抵抗値の変化（例えば、熱変化による）を考慮するためにリアルタイムで動的に調整されるのが好ましい。好適な実施形態において、そのような動的な調整は、あらゆる変化の影響を評価するために十分な時間を与えるように約１秒に１回行われる。

図１１には示さないが、特定の実施形態において、入力信号１０２の変更の結果起こる出力電力のあらゆる変化を考慮に入れるために、デジタル入力信号１０２は適応制御モジュール１６４に供給される。一方、入力信号１０２の電力の変動が評価期間にわたり且つ／あるいは１つの評価期間から次の評価期間までに零に平均されると予想される実施形態において、適応制御モジュール１６４における決定は、ブロック１６２（図１１に示すような）において測定された平均変換器出力電力にのみ基づいて行われるか、あるいはバンドパスフィルタ１１５から出力される信号の強度の他の何らかの尺度に基づいて行われる。

従来のラダー型変換器の場合、ラダー型回路網における抵抗器の整合精度は変換器の精度を判定する。これに対して、好適なＭＢＯ変換器の精度は、変換器のオーバサンプリング比（ＮｘＭ）と、μΔΣ変調器のノイズシェーピング応答次数（Ｐ）と、再構成フィルタ１１５のストップバンド減衰量との関数である。従って、オーバサンプリングにより、高精度変換器は低精度抵抗ラダー型回路網１１３を使用して実現可能になる。本発明の好適な実施形態は、わずか１％以上の精度の抵抗ラダー型回路網を使用して、非線形ビットマッピング部の必要とされる調整範囲を縮小する。

変換器全体の検討事項
デジタル・プリディストーション・リニアライザ（ＤＰＬ）１０４とノイズシェーピング／量子化回路１１２内のμΔΣ変調器とは、マルチレート（ポリフェーズ）構造として実現可能であるため、図４に示す（マルチレートＤＰＬ１０４及びマルチレートノイズシェーピング／量子化回路１１２を含むより具体的で詳細な実施形態を図１２に示す）変換器技術の瞬時帯域幅は、抵抗ラダー型回路網１１３を駆動するデジタル出力バッファの最大スイッチングレート及びアナログ再構成フィルタ（例えば、フィルタ１１５及び１２５）によってのみ制限される。

本発明の好適な実施形態に係るｍ＝２のポリフェーズ分解ファクタを有するμΔΣ変調器を含むノイズシェーピング／量子化回路１１２を採用するＭＢＯ変換器の例示的なブロック図を図１３Ａ〜図１３Ｃに示す。図１３Ａ〜図１３Ｃの各々において、各ノイズシェーピング／量子化回路１１２Ａ〜１１２Ｃの２つのマルチレート出力を組み合わせるために異なる構造が提供される。また、図１３Ａ〜図１３Ｃの各々において、抵抗回路網は、代表的なＭＢＯ処理ブランチの出力を組み合わせるためにアナログ加算器として使用される。しかし、リアクティブ回路（例えば、ウィルキンソン回路、ランゲ回路等）及び／又はアクティブ回路に基づくような他の種類のアナログコンバイナが本発明の範囲内で考えられるべきである。図１３Ａにおいて、各ノイズシェーピング／量子化回路１１２Ａ〜１１２Ｃは、ポリフェーズ分解ファクタｍ＝２であるために２つのマルチレート出力を有する。各ノイズシェーピング／量子化回路１１２Ａ〜１１２Ｃの２つのマルチレート出力は、ノイズシェーピング／量子化回路１１２Ａ〜１１２Ｃのマルチレート出力を交互に順次選択する対応するマルチプレクサ１７２Ａ〜１７２Ｃを使用して組み合わされ、これにより単一のデータストリームを対応する抵抗ラダー型回路網１１３Ａ〜１１３Ｃに提供する。例えばマルチプレクサ１７２Ａは、第１の周期でノイズシェーピング／量子化回路１１２Ａの第１のマルチレート出力を抵抗ラダー型回路網１１３Ａに結合し、第２の周期でノイズシェーピング／量子化回路１１２Ａの第２のマルチレートパス出力を抵抗ラダー型回路網１１３Ａに結合し、第３の周期でノイズシェーピング／量子化回路１１２Ａの第１のマルチレートパス出力を抵抗ラダー型回路網１１３Ａに結合する。以下に詳細に説明する別の方法と関連する欠点のために、各ノイズシェーピング／量子化回路１１２Ａ〜１１２Ｃのマルチレート出力を組み合わせるために多重化を使用することは好ましい。

図１３Ｂは、各ノイズシェーピング／量子化回路１１２Ａ〜１１２Ｃの２つのマルチレート出力を組み合わせるための別の構造を示す。図１３Ｂにおいて、各ノイズシェーピング／量子化回路１１２Ａ〜１１２Ｃのマルチレート出力は、加算回路１７６Ａ〜１７６Ｃ（ノイズシェーピング／量子化回路１１２Ａ〜１１２Ｃの出力と抵抗ラダー１１３Ａ〜１１３Ｃへの入力との間）が後続する対応する逆移動平均（ＩＭＡ）フィルタ１７４Ａ〜１７４Ｃ（ＤＰＬ１０４とノイズシェーピング／量子化回路１１２Ａ〜１１２Ｃへの入力との間）を使用して組み合わされる。図示するように、各加算回路１７６Ａ〜１７６Ｃは、マルチレート出力毎のクロックラッチと、ラッチ出力を組み合わせる加算器とを含む。各加算回路１７６Ａ〜１７６Ｃのラッチは、ラッチ出力が定期的に順次更新されるようにクロック制御される。加算回路の各ラッチの出力は１／ｍ・ｆ_ＣＬＫレートで更新され、ラッチの出力は互いに対して時間的に１／ｍ・（１／ｆ_ＣＬＫ）だけオフセットされるのが好ましい。ここで、ｍはμΔΣ変調器のポリフェーズ分解ファクタである（すなわち、図１３Ｂにおいてはｍ＝２）。ポリフェーズ分解ファクタｍ＝２に対する図１３Ｂに示す例示的な実施形態の場合、各加算回路１７６Ａ〜１７６Ｃのラッチの出力は１／２・ｆ_ＣＬＫクロックの逆位相で更新される。従って、各加算回路１７６Ａ〜１７６Ｃの加算器の出力はｆ_ＣＬＫレートで更新される。従って、デジタル出力論理のスイッチング速度を減少するために、加算器は、例えば抵抗又はリアクティブコンバイナ回路網（例えば、ｙ型スプリッタ、ウィルキンソンコンバイナ）を使用してアナログ（すなわち、連続時間）加算器として実現される。

図１３Ｂの構造に類似する構造を図１３Ｃに示す。図１３Ｃにおいて、ＩＭＡフィルタ１７４Ａ〜１７４Ｃは各ブランチにおいて使用されるが、各ノイズシェーピング／量子化回路１１２Ａ〜１１２Ｃに対する各マルチレート出力は、抵抗ラダー型回路網を使用して単一の可変レベル信号に別個に変換され、所定のノイズシェーピング／量子化回路１１２Ａ〜１１２Ｃに対するそのようなマルチレート出力の全てがアナログ加算器を使用して組み合わされるか又は加算される。一般に以下の説明は図１３Ｂに示す回路を参照するが、同一の考慮事項が図１３Ｃに示す回路にも当てはまる。

入力ＩＭＡフィルタ１７４Ａ〜１７４Ｃの目的は、アナログ加算部１７６Ａ〜１７６Ｃ（又は図１３Ｃに示す対応する加算構造）により発生されたｓｉｎ（ｘ）／ｘ応答を補償することである。それらアナログ加算部は、図示する目的で図１３Ｂでは別個のエンティティとして示されるが、抵抗素子を使用して実現され、抵抗ラダー型回路網と一体化される。出力多重化方法と比較して、この出力加算方法は、デジタル出力バッファ（ラッチ）のスイッチングレートが減少されるという利点を有する。しかし、出力加算方法は、大きいインタリーブファクタＭ及び大きいポリフェーズ分解ファクタｍの場合に回路の複雑さを非常に増加する可能性のある複数のクロック位相（例えば、φ_０及びφ_１）を含むデジタルインタフェースと追加のフィルタ（すなわち、伝達関数Ｄ（ｚ）を有するＩＭＡフィルタ１７４Ａ〜１７４Ｃ）とを使用する。また、更に詳細に以下に説明するように、有限ワード長の効果により、ＩＭＡフィルタリング１７４Ａ〜１７４Ｃ（すなわち、Ｄ（ｚ））がｍ＞２のポリフェーズ分解ファクタに対する加算部のｓｉｎ（ｘ）／ｘ応答を完全にオフセットするのを防止する。これらの理由のために、出力加算方法は、ｍ＝２のポリフェーズ分解ファクタの場合にのみ又は変換器出力スペクトルにおけるｓｉｎ（ｘ）／ｘヌルを許容できる応用例においてのみ使用されるのが好ましい。

図１３Ｂに示すようなノイズシェーピング／量子化回路１１２Ａ〜１１２Ｃのマルチレート出力を組み合わせるために加算を使用することは、ＭＢＯ変換器出力サンプルに移動平均フィルタ（すなわち、ｓｉｎ（ｘ）／ｘ応答を含む）を適用することと同等である。この移動平均フィルタは以下の形式の伝達関数を有する。

ただし、ｍはノイズシェーピング／量子化回路１１２Ａ〜１１２Ｃからのマルチレート出力数と等しいポリフェーズ分解ファクタである（すなわち、図１３Ｂではｍ＝２）。移動平均フィルタの周波数応答は、ｍに依存してＭＢＯ変換器の出力データレートの約数でスペクトルヌルを有する。従って、加算部１７６Ａ〜１７６Ｃの移動平均応答を取消すために、対応するＩＭＡフィルタ１７４Ａ〜１７４Ｃ（図１３Ｂにおいて各ノイズシェーピング／量子化回路１１２Ａ〜１１２Ｃの前に示す）は、以下により与えられる逆伝達関数を有するべきである。

ｍ＝４のポリフェーズ分解ファクタの場合のＩＭＡフィルタの周波数応答が図１４に示され、１／４・ｆ_Ｓで無限のマグニチュードを有する。ここで、ｆ_Ｓは変換器の出力データレートである。その結果、有限利得（すなわち、デジタルフィルタに対する有限ワード長）を有するＩＭＡフィルタ１７４Ａ〜１７４Ｃは、μΔΣ変調器の出力において加算（すなわち、移動平均）部１７６Ａ〜１７６Ｃにより生成されるヌルを完全に補償できない。一般に、移動平均応答は、１／ｍ・ｆ_Ｓに等しい周波数でそのようなスペクトルヌルを生成する。これは、ｍ＝２のポリフェーズ分解ファクタの場合に移動平均応答におけるスペクトルヌルがナイキスト周波数で発生することを意味し、これは、全体の変換器の帯域幅に関して殆ど又は全く重要でないＭＢＯ変換器の出力から削除可能である。従って、加算部を使用してノイズシェーピング／量子化回路１１２Ａ〜１１２Ｃのマルチレート出力を組み合わせることは、最大２つのマルチレート出力（すなわち、ｍ＝２）を組み合わせる場合にのみ好ましい。

図１５に示すように、多重化及び加算はノイズシェーピング／量子化回路１１２Ａ〜１１２Ｃのマルチレート出力を組み合わせるハイブリッド構成において共に使用できる。ｍ＝４の例示的なポリフェーズ分解ファクタの場合の図１５に示すこのハイブリッド方法は、多重化１７２を使用して最後の２つ以外の全てのマルチレート出力を組み合わせ、加算１７６Ａ〜１７６Ｃを含むＩＭＡフィルタ１７４Ａ〜１７４Ｃを使用して（すなわち、この例においては追加の抵抗ラダー型回路網ではなくアナログ加算器を使用して）最後の２つのマルチレート出力を組み合わせる。従って、各ノイズシェーピング／量子化回路１１２Ａ〜１１２Ｃに対する全体のポリフェーズ分解ファクタがｍ＝４であっても、ＩＭＡフィルタ１７４Ａ〜１７４Ｃ及び加算部１７６Ａ〜１７６Ｃはｍ＝２のポリフェーズ分解ファクタに基づいて動作する。このハイブリッド方法は、結果として、ＩＭＡフィルタ１７４Ａ〜１７４Ｃの応答と加算部１７６Ａ〜１７６Ｃの移動平均応答との間の不整合による性能の低下なしでＭＢＯ変換器の出力データレートを２倍に増加させる。なお、ノイズシェーピング／量子化回路１１２Ａ〜１１２Ｃのマルチレート出力を組み合わせる上述した方法のいずれも高次マルチプレクサ又は高次微分器及び加算器を使用して多くのマルチレート出力（すなわち、大きいポリフェーズ分解ファクタｍ）に一般化される。

上述したいくつかの実施形態は、ＩＭＡフィルタ１７４Ａ〜１７４Ｃとデジタル・プリディストーション・リニアライザ（ＤＰＬ）１０４とを含む。しかし、別の実施形態において、これらの異なるフィルタリング機能は単一の構造に含まれる。

ＭＢＯ変換器技術（例えば、図４に示すような）の瞬時帯域幅は、抵抗ラダー型回路網１１３又は２進重み付きデジタル信号を比例アナログ電圧レベルに変換するのに使用される他の回路網に結合されるデジタル出力バッファ（又はラッチ）のスイッチングレートによってのみ制限される。デジタル出力バッファは、ＣＭＯＳ集積回路処理技術において１０ＧＨｚを超えるスイッチング速度で商業的に実証されている。マルチレート出力を組み合わせるための先行するハイブリッド方法を使用する場合、例えばこの容量は最大２０ＧＨｚの全体の変換器のサンプリングレートｆ_Ｓ及び１０ＧＨｚを超える対応する瞬時帯域幅に変換される。

しかし、上述したように、ＭＢＯ変換器１００の分解能性能は、サンプリングレートｆ_Ｓにより制限されず、インタリーブファクタ（すなわち、並列処理ブランチの数Ｍ）と、μΔΣ変調器ノイズシェーピング次数と、バンドパス（再構成）フィルタ１１５の特性との関数である。更に、従来のオーバサンプリング変換器のように、ＭＢＯ変換器技術は、他の高速変換器アーキテクチャの性能を低下させるクロックジッタ及び熱雑音等の欠陥の影響を相対的に受けないように実現される。特に、クロックジッタ及び量子化器熱雑音等の欠陥は、量子化雑音と同様の方法でノイズシェーピング応答の影響を受けるようにされ、アナログ・バンドパス（再構成）フィルタ（例えば、フィルタ１１５及び１２５）による大きな減衰を可能にする周波数応答を示す。

ＭＢＯ変換器１００に対するシミュレートされた分解能性能結果は、６次ノイズシェーピング応答、種々のインタリーブファクタＭ及び種々のアナログ再構成フィルタ１１５の次数に対する表１に示される。

システム環境
一般に、明示的に示さない限り、本明細書で説明するシステム、方法、機能性及び技術の全ては、１つ以上のプログラマブル汎用コンピューティングデバイスを使用して実現される。一般にそのようなデバイスは、例えば共通バスを介して相互接続される以下の構成要素、すなわち１つ以上の中央処理装置（ＣＰＵ）と、読み出し専用メモリ（ＲＯＭ）と、ランダムアクセスメモリ（ＲＡＭ）と、他のデバイスとインタフェースする（例えば、シリアルポート、パラレルポート、ＵＳＢ接続又はＦｉｒｅｗｉｒｅ接続等のハードワイヤード接続を使用するか又はＢｌｕｅｔｏｏｔｈ（登録商標）又は８０２．１１プロトコル等の無線プロトコルを使用して）ための入出力ソフトウェア及び回路網と、符号分割多元接続（ＣＤＭＡ）、汎ヨーロッパデジタル移動通信システム（ＧＳＭ（登録商標））、Ｂｌｕｅｔｏｏｔｈ、８０２．１１プロトコル又は他のあらゆるセルラシステム又は非セルラシステム等の無線プロトコル、あるいはＥｔｈｅｒｎｅｔ（登録商標）カード等のハードワイヤード接続を使用して本発明の多くの実施形態においてインターネット又は他のあらゆるネットワークに接続する１つ以上のネットワークを接続するためのソフトウェア及び回路網と、ディスプレイ（ブラウン管ディスプレイ、液晶ディスプレイ、有機発光ディスプレイ、高分子発光ディスプレイ又は他のあらゆる薄膜ディスプレイ等）と、他の出力装置（１つ以上のスピーカ、ヘッドフォンセット及びプリンタ等）と、１つ以上の入力装置（マウス、タッチパッド、タブレット、タッチセンシティブディスプレイ又は他のポインティングデバイス、キーボード、キーパッド、マイク及びスキャナ等）と、大容量記憶装置（ハードディスクドライブ等）と、リアルタイムクロックと、取外し可能ストレージリード／ライトデバイス（例えばＲＡＭ、磁気ディスク、磁気テープ、光磁気ディスク又は光ディスク等からの読出し及びそれらへの書き込みのための）と、モデム（例えば、ダイヤルアップ接続を介してインターネット又は他のあらゆるコンピュータネットワークに接続するため又はファックスを送信するための）とのうちの少なくとも一部を含む。動作中、一般にそのような汎用コンピュータにより実行される範囲で上記方法及び機能性を実現する処理ステップは、最初に大容量記憶装置（例えば、ハードディスク）に格納され、ＲＡＭにダウンロードされ、ＲＡＭの外でＣＰＵにより実行される。しかし、処理ステップは最初にＲＡＭ又はＲＯＭに格納される場合もある。

本発明を実現する際に使用する適切な汎用プログラマブルデバイスは、種々のメーカから入手されてもよい。種々の実施形態において、タスクのサイズ及び複雑さに依存して種々のデバイスが使用される。そのようなデバイスは、スタンドアロンであるか、ネットワークにハードワイヤードされるか又はネットワークに無線接続されるかに関係なく、例えばマインフレームコンピュータ、マルチプロセッサコンピュータ、ワークステーション、パーソナルコンピュータ、並びに／あるいはＰＤＡ、無線電話又は他のあらゆるプログラマブルアプリケーション又はデバイス等の小型コンピュータを含むことができる。

更に、汎用プログラマブルデバイスについて上述したが、多くの好適な実施形態において上記で示したように、１つ以上の専用プロセッサ又はコンピュータが代わりに（又は追加で）使用される。尚、一般に、特に明示的に示さない限り、上述した機能性のいずれも、ソフトウェア及び／又はファームウェアを実行する汎用プロセッサ、専用（例えば、論理）ハードウェア又はそれらの組み合わせにより実現可能であり、特定の実施形態は既知の技術的トレードオフに基づいて選択される。特に、上述したあらゆる処理及び／又は機能性が固定の方法、所定の方法及び／又は論理的な方法で実現される場合、これは、当業者には容易に理解されるように、プログラミング（例えば、ソフトウェア又はファームウェア）を実行する汎用プロセッサ、論理構成要素（ハードウェア）の適切な構成又はそれら２つのあらゆる組み合わせにより達成される。換言すると、論理演算及び／又は算術演算をプロセッサ内でそのような演算を実行する命令及び／又はそのような演算を実行する論理ゲート構成に変換する方法がよく理解される。実際には、一般にコンパイラが双方の種類の変換に対して利用できる。

本発明は、本発明の方法及び機能性を実行するソフトウェア又はファームウェアプログラム命令（すなわち、コンピュータが実行可能な処理命令）が格納される有形の機械可読媒体に更に関することが理解されるべきである。そのような媒体は、例として、磁気ディスク、磁気テープ、ＣＤ ＲＯＭ及びＤＶＤ ＲＯＭ等の光学可読媒体、あるいはＰＣＭＣＩＡカード、種々のメモリカード、ＵＳＢメモリ装置等の半導体メモリを含む。各例において、媒体は、例えば小型ディスクドライブ又は小型ディスク、ディスケット、カセット、カートリッジ、カード、スティック等のポータブル製品の形態をとってもよく、あるいはコンピュータ又は他のデバイスに提供されるハードディスクドライブ、ＲＯＭ又はＲＡＭ等の相対的により大きな製品、すなわち固定の製品の形態をとってもよい。本明細書で使用されるように、特に指示のない限り、コンピュータ可読媒体又は機械可読媒体に格納されたコンピュータ実行可能処理ステップを参照することは、そのような処理ステップが単一の媒体に格納される状況及びそのような処理ステップが複数の媒体にわたり格納される状況を含むことを意図する。

上述の説明は、主に電子コンピュータ及び電子デバイスを強調する。しかし、基本的な論理演算及び／又は算出演算を実行できる電子処理、光学処理、生物学処理及び化学処理のあらゆる組合せを利用するデバイス等の他のあらゆるコンピューティングデバイス又は他の種類のデバイスが代わりに使用されてもよいことが理解されるべきである。

また、特に指示のない限り、本発明がプロセッサ、コンピュータ、サーバデバイス、コンピュータ可読媒体又は他の記憶装置、クライアントデバイス、あるいは他のあらゆる種類のデバイスを参照する場合、そのような参照は、複数のそのようなプロセッサ、コンピュータ、サーバデバイス、コンピュータ可読媒体又は他の記憶装置、クライアントデバイス、あるいは他のあらゆるデバイスを使用することを含むものとして理解されるべきである。例えば、一般にサーバは、単一のデバイス又は例えば適切に負荷分散されたサーバデバイス（局所的に又は地理的に分散した）のクラスタを使用して実現される。

更なる検討事項
本発明のいくつかの異なる実施形態について、各々がある特定の特徴を含むものとして上述した。しかし、当業者には理解されるように、いずれかの単一の実施形態の説明と共に説明した特徴は、その実施形態に限定されず、他の実施形態のうちのいずれかの種々の組合せに含まれてもよく且つ／あるいは配置されてもよいことを意図する。

同様に、上記の説明において、機能性は、特定のモジュール又は構成要素のものであることもある。しかし、一般に機能性は、必要に応じて種々のあらゆるモジュール又は構成要素間に再分配されてもよく、それにより特定の構成要素又はモジュールの必要性を完全に不要にし且つ／あるいは新しい構成要素又はモジュールの追加を必要とする場合もある。当業者には理解されるように、機能性は、本発明の特定の実施形態を参照して既知の技術的トレードオフに従って正確に分配されるのが好ましい。

従って、本発明の例示的な実施形態及び添付の図面に関して本発明を詳細に説明したが、本発明の趣旨の範囲から逸脱することなく本発明の種々の適応例及び変形例を達成可能であることは、当業者には明らかである。従って、本発明は、図示され且つ上述された実施形態そのままに限定されるものではない。本発明の主旨から逸脱しない全てのそのような変形例は、添付の特許請求の範囲によってのみ限定されるような本発明の範囲内にあるものとして考えられることを意図する。

本願は、米国仮特許出願第６１／２８７０９７号（出願日：２００９年１２月１６日、発明の名称：Method of Discrete to Linear Signal Transformation using Orthogonal Bandpass Oversampling (OBO)）の利益を主張する。この引用により、上記出願の開示内容は全て、本明細書に組み込まれる。

Claims (34)

1. 離散時間量子化信号を連続時間連続可変信号に変換する装置であって、
   時間及び値に関して離散的な入力信号を受け入れる入力線と、
   前記入力線に結合された複数の処理ブランチであって、各処理ブランチが、（ａ）離散時間ノイズシェーピング／量子化回路、（ｂ）前記離散時間ノイズシェーピング／量子化回路の出力に結合されたマルチビット−可変レベル信号変換器、（ｃ）前記マルチビット−連続可変信号変換器の出力に結合されたアナログ・バンドパスフィルタを含む、複数の処理ブランチと、
   前記複数の処理ブランチの各々における前記アナログ・バンドパスフィルタの出力に結合された加算器と、
   を備え、
   前記複数の処理ブランチのうちの異なる処理ブランチにおける前記離散時間ノイズシェーピング／量子化回路は、異なる周波数で変換雑音周波数応答最小値を有し、
   前記離散時間ノイズシェーピング／量子化回路の各々は、同一の処理ブランチにおける前記アナログ・バンドパスフィルタにより選択された周波数帯域に対応する変換雑音周波数応答最小値を有する
   ことを特徴とする装置。
2. 前記複数の処理ブランチの各々における前記離散時間ノイズシェーピング／量子化回路は、
   入力と、
   前記離散時間ノイズシェーピング／量子化回路の前記入力に結合された第１の入力、第２の入力及び出力を有する第２の加算器と、
   信号のビット幅分解能を低下し、前記第２の加算器の前記出力に結合された入力を有し、且つ前記離散時間ノイズシェーピング／量子化回路の前記出力に結合された出力を有する量子化回路と、
   前記量子化回路の前記出力に結合された入力及び前記第２の加算器の前記第２の入力に結合された出力を有するフィードバックループフィルタと、
   を備えることを特徴とする請求項１に記載の装置。
3. 前記量子化回路の前記入力は、前記量子化回路の前記入力及び前記出力の双方が前記フィードバックループフィルタを介して前記加算器の前記第２の入力に結合されるように前記フィードバックループフィルタの前記入力に結合されることを特徴とする請求項２に記載の装置。
4. 前記量子化回路の前記出力は少なくとも４ビットを含むことを特徴とする請求項２記載の装置。
5. 前記複数の処理ブランチのうちの少なくとも１つに対して、請求項２に記載の構成全体が複数の並列パスにわたり複製され、前記並列パスの各々は前記離散時間ノイズシェーピング／量子化回路により出力される完全な信号の異なるサブサンプリング位相を生成することを特徴とする請求項２に記載の装置。
6. 前記複数の処理ブランチの各々における前記フィードバックループフィルタは、複数の零点を含む変換雑音伝達関数を有し、前記零点のいずれも他の零点と等しくないことを特徴とする請求項２に記載の装置。
7. 前記零点の各々は、６ビット以下で表される前記フィードバックループフィルタの設定可能なパラメータにより生成されることを特徴とする請求項６に記載の装置。
8. 前記フィードバックループフィルタは、前記複数の処理ブランチにわたり同一の構造を有するが、少なくとも１つの設定可能なパラメータに対して異なる値を有することを特徴とする請求項２に記載の装置。
9. 前記複数の処理ブランチのうちの少なくとも１つは、前記複数の処理ブランチのうちの当該少なくとも１つにおける前記マルチビット−可変レベル信号変換器の倍率パラメータの不完全性を補償するために非線形ビットマッピングを含むことを特徴とする請求項２に記載の装置。
10. 前記非線形ビットマッピングは、出力変換雑音を最小限にする誤差計測値に基づいて動的に調整されることを特徴とする請求項９に記載の装置。
11. 前記複数の処理ブランチの各々における前記マルチビット−可変レベル信号変換器は、重み付き抵抗器の回路網、重み付き電圧源の回路網又は重み付き電流源の回路網のうちの少なくとも１つを含むことを特徴とする請求項１に記載の装置。
12. 前記入力線に結合された入力と前記処理ブランチに結合された出力とを有するデジタル・プリディストーション線形フィルタを更に備え、前記デジタル・プリディストーション線形フィルタは、前記処理ブランチにおける前記アナログ・バンドパスフィルタの組み合わせ伝達関数を表す合成伝達関数と畳み込まれる場合に少なくともほぼオールパス応答を生成する伝達関数を有することを特徴とする請求項１に記載の装置。
13. 前記デジタル・プリディストーション線形フィルタは、ポリフェーズ構造として実現され、サブサンプリング位相毎に、前記デジタル・プリディストーション線形フィルタ全体のクロックレートの約数であるクロックレートで動作する部分構造を含むことを特徴とする請求項１２に記載の装置。
14. 前記デジタル・プリディストーション線形フィルタは、フィードフォワード成分及びフィードバック成分の双方を含むことを特徴とする請求項１２に記載の装置。
15. 前記アナログ・バンドパスフィルタは、バターワース、ベッセル及び楕円フィルタ構造のうちの少なくとも１つを含むことを特徴とする請求項１に記載の装置。
16. 前記複数の処理ブランチの各々における前記離散時間ノイズシェーピング／量子化回路は、ポリフェーズ構造として実現され、前記離散時間ノイズシェーピング／量子化回路全体により出力される完全な信号の対応する種々のサブサンプリング位相を生成する別個の並列部分構造を含むことを特徴とする請求項１に記載の装置。
17. 部分構造の出力は、少なくとも１つのマルチプレクサを使用して単一の合成出力に組み合わされることを特徴とする請求項１６に記載の装置。
18. 前記部分構造の出力は、少なくとも１つの加算部と共に少なくとも１つの逆移動平均フィルタを使用して単一の合成出力に組み合わされることを特徴とする請求項１６に記載の装置。
19. 前記部分構造の出力は、少なくとも１つの加算部と共に少なくとも１つのマルチプレクサ及び少なくとも１つの逆移動平均フィルタの組み合わせを使用して単一の合成出力に組み合わされることを特徴とする請求項１６に記載の装置。
20. 離散時間量子化信号を連続時間連続可変信号に変換する装置であって、
    時間及び値に関して離散的な入力信号を受け入れる入力線と、
    前記入力線に結合された入力を有し、複数の並列パスを有する離散時間ノイズシェーピング／量子化回路であって、前記複数の並列パスの各々が前記離散時間ノイズシェーピング／量子化回路により出力される完全な信号の異なるサブサンプリング位相を生成する離散時間ノイズシェーピング／量子化回路と、
    前記離散時間ノイズシェーピング／量子化回路の出力に結合されたマルチビット−可変レベル信号変換器と、
    前記マルチビット−可変レベル信号変換器の出力に結合されたアナログ・バンドパスフィルタと、
    を備え、
    前記離散時間ノイズシェーピング／量子化回路は、前記アナログ・バンドパスフィルタにより選択された周波数帯域に対応する変換雑音周波数応答最小値を有する
    ことを特徴とする装置。
21. 前記複数の並列パスの各々は、
    入力と、
    前記離散時間ノイズシェーピング／量子化回路の入力に結合された第１の入力、第２の入力及び出力を有する加算器と、
    信号のビット幅分解能を低下し、前記加算器の前記出力に結合された入力及び出力を有する量子化回路と、
    前記量子化回路の前記出力に結合された入力及び前記加算器の前記第２の入力に結合された出力を有するフィードバックループフィルタと、
    を備えることを特徴とする請求項２０に記載の装置。
22. 前記複数の並列パスの各々における前記フィードバックループフィルタは、複数の零点を含む変換雑音伝達関数を有し、前記零点のいずれも他の零点と等しくないことを特徴とする請求項２１に記載の装置。
23. 前記複数の並列パスの各々は、前記マルチビット−可変レベル信号変換器の倍率パラメータの不完全性を補償するために非線形ビットマッピングを含むことを特徴とする請求項２０に記載の装置。
24. 前記非線形ビットマッピング機能は、出力変換雑音を最小限にする誤差計測値に基づいて動的に調整されることを特徴とする請求項２３に記載の装置。
25. 前記複数の並列パスの出力は、少なくとも１つのマルチプレクサを使用して単一の出力に組み合わされることを特徴とする請求項２０に記載の装置。
26. 前記複数の並列パスの出力は、少なくとも１つの加算部と共に少なくとも１つの逆移動平均フィルタを使用して単一の出力に組み合わされることを特徴とする請求項２０に記載の装置。
27. 前記複数の並列パスの出力は、少なくとも１つの加算部と共に少なくとも１つのマルチプレクサ及び少なくとも１つの逆移動フィルタの組み合わせを使用して単一の出力に組み合わされることを特徴とする請求項２０に記載の装置。
28. 前記複数の並列パスの各々の出力は、前記複数の並列パスのうちの他の並列パスにおいて生成されたいずれの現在の信号にも依存しないことを特徴とする請求項２０に記載の装置。
29. 離散時間量子化信号を連続時間連続可変信号に変換する装置であって、
    時間及び値に関して離散的な入力信号を受け入れる入力線と、
    前記入力線に結合された第１の入力、第２の入力及び出力を有する加算器と、
    前記加算器の前記出力に結合されたマルチビット−可変レベル信号変換器と、
    前記マルチビット−連続可変信号変換器の出力に結合されたアナログ・バンドパスフィルタと、
    前記加算器の前記出力に結合された入力を有し、出力を更に有し、且つ入力においてマルチビット信号の種々のビットを種々のマルチビットファクタで倍率変更する非線形ビットマッピング部と、
    前記非線形ビットマッピング部の前記出力に結合された入力及び前記加算器の前記第２の入力に結合された出力を有するフィードバックループフィルタと、
    を備えることを特徴とする装置。
30. 前記マルチビット−可変レベル信号変換器における対応するビット不整合を近似するように前記種々のマルチビットファクタが選択されることを特徴とする請求項２９に記載の装置。
31. 入力において信号強度を測定するセンサを更に備え、前記種々のマルチビットファクタは、前記センサにより測定された前記信号強度を最小にするように動的に調整されることを特徴とする請求項２９に記載の装置。
32. 前記センサの前記入力は、前記アナログ・バンドパスフィルタの前記出力に結合されることを特徴とする請求項３１に記載の装置。
33. 信号のビット幅分解能を低下させ、前記加算器の前記出力に結合された入力を有するとともに、前記マルチビット−可変レベル信号変換器の前記入力に結合され且つ前記非線形ビットマッピング部を介して前記フィードバックループフィルタの前記入力にも結合された出力を有する、量子化回路を更に備えることを特徴とする請求項２９に記載の装置。
34. 前記量子化回路の前記入力は、前記量子化回路の前記入力及び前記非線形ビットマップ出力の双方が前記フィードバックループフィルタを介して前記加算器の前記第２の入力に結合されるように前記フィードバックループフィルタの前記入力に更に結合されることを特徴とする請求項３３に記載の装置。

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