JP2013505600A - 選択的にａｃ結合又はｄｃ結合されるように適合される集積回路 - Google Patents

Abstract

【解決手段】
集積回路は、結合点で外部デバイスに選択的にＡＣ結合又はＤＣ結合されるように適合される。集積回路は、ＡＣ結合のために結合キャパシタを介して結合点に接続される第１のコネクタと、ＤＣ結合のために結合点に接続される第２のコネクタと、集積回路がデバイスにＤＣ結合される場合に第１及び第２のコネクタ並びにそれにより結合キャパシタを選択的に短絡させるスイッチと、を含む。スイッチは、第１及び第２のコネクタの間で相互接続されるスイッチ制御ＭＯＳＦＥＴを備えるＭＯＳＦＥＴブリッジであってよく、スイッチ制御ＭＯＳＦＥＴは、そのゲートでスイッチ制御ＭＯＳＦＥＴをオンにするためのモード状態信号を受信しそれにより、集積回路がデバイスにＤＣ結合される場合にＭＯＳＦＥＴブリッジを短絡させてよい。ＭＯＳＦＥＴブリッジはまた、高い外部電源電圧からスイッチ制御ＭＯＳＦＥＴを保護するためにスイッチ制御ＭＯＳＦＥＴと直列に接続される幾つかの動的にバイアスされるｎＭＯＳＦＥＴと、スイッチ制御ＭＯＳＦＥＴと並列に接続される幾つかの動的にバイアスされるｐＭＯＳＦＥＴと、を含む。
【選択図】図２Ａ

Description

本発明は概して集積回路に関し、より特定的には選択的にＡＣ結合又はＤＣ結合され得る集積回路に関する。

電子的な回路及びデバイスは、他の回路又はデバイスにＤＣ結合又はＡＣ結合されることがある。ＤＣ結合は信号のＡＣ及びＤＣ成分の両方を通過させることができる一方で、ＡＣ結合は、ＡＣ成分及びＤＣ成分の両方を伴う信号からＤＣ成分をフィルタリングするために結合キャパシタを用いる。

ある種の回路は、選択的にＡＣ結合又はＤＣ結合されるように設計される。しかし、回路内の結合キャパシタの存在は、回路がＤＣ結合されるときに寄生効果を生じさせる。そこで、そのような回路は、典型的には、ＤＣ結合されるときに結合キャパシタを非接続にするか又は短絡させるように設計される。

集積回路に対しては、結合キャパシタは通常は集積回路の外部に形成され、即ちオフチップである。結合キャパシタを非接続にするか又は短絡させるために、多くのオフチップ部品が一般的には用いられる。

最新の回路がますます集積化されるのに従い、ボード部品の数を減少させる改良された手法が望まれている。

本発明の態様においては、結合点で外部デバイスに選択的にＡＣ結合又はＤＣ結合されるように適合される集積回路が提供される。集積回路は、ＡＣ結合のために結合キャパシタを介して結合点に接続される第１のコネクタと、ＤＣ結合のために結合点に接続される第２のコネクタと、集積回路がデバイスにＤＣ結合される場合に第１及び第２のコネクタ並びにそれにより結合キャパシタを選択的に短絡させるスイッチと、を備える。

本発明の更なる態様においては、集積回路を結合点で外部回路に選択的にＡＣ結合又はＤＣ結合する方法が提供され、集積回路は、ＡＣ結合のために外部結合キャパシタを介して結合点に接続される第１のコネクタと、ＤＣ結合のために結合点に接続される第２のコネクタと、を備え、方法は、集積回路がデバイスにＤＣ結合される場合に、集積回路内に形成されたスイッチを閉じて、第１及び第２のコネクタ並びにそれにより結合キャパシタを選択的に短絡させることを備える。

本発明の更なる態様においては、本発明の実施形態の例示である集積回路の形成のためのハードウエア記述言語のコードを記憶しているコンピュータ可読媒体が提供される。

本発明の他の態様及び特徴は、添付の図面と共に本発明の特定の実施形態の以下の説明を精査する場合に当業者に明らかになるはずである。

図面は本発明の実施形態を例示目的のみで示している。

図１は選択的にＡＣ結合又はＤＣ結合されるように設計される典型的な回路を示す回路ブロック図である。

図２Ａは本発明の実施形態の例示として選択的にＡＣ結合又はＤＣ結合されるように設計される回路を示す回路ブロック図である。

図２Ｂは図２Ａの回路における例示的なＭＯＳＦＥＴブリッジの回路ブロック図である。

図３は図２Ｂの例示的なＭＯＳＦＥＴブリッジを示す回路ブロック図である。

図４は図３の信号ＮＧ１及びＮＧ２を生成する回路を示す回路ブロック図である。

図５は図２Ｂの更なる例示的なＭＯＳＦＥＴブリッジを示す回路ブロック図である。

図６は図５の信号ＮＧ１を生成する回路を示す回路ブロック図である。

図１は選択的にＡＣ結合又はＤＣ結合されるように設計されたボード１２０上の従来の回路１００を示している。図示されるように、回路１００は外部シンク(sink)デバイス１４０に結合される。回路１００は集積回路チップ（ＩＣ）１３０及びボード部品１５０を含む。ボード部品１５０は、２つのＡＣ結合キャパシタ１５２と、ＡＣ結合キャパシタ１５２を短絡させるトランジスタスイッチ１５４と、シンクデバイス１４０の種類の検知に基づいてトランジスタスイッチ１５４のゲートを駆動するバッファ回路１５６と、を含む。理解されるであろうように、ボード部品１５０はオフチップであり、従ってボード１２０上の相当量の面積を占めてしまう。また、オフチップ部品の使用は、典型的には完成した回路ボードの全体的な価格を上昇させてしまう。

図２Ａは本発明の実施形態の例示的な回路２００を示している。回路２００はボード２２０上に構成され、そして選択的にＡＣ結合又はＤＣ結合されるように設計されている。図示されるように、ボード２２０は、結合点２６０で外部シンクデバイス２４０に結合されていてよい。

回路２００は、ボード２２０上に実装されるＩＣ２１０と、同じくボード２２０上に形成されるボード部品２５０と、を含む。ボード部品２５０は２つのＡＣ結合キャパシタ２５２を含む。ＩＣ２１０は、ＡＣ結合のために結合キャパシタ２５２を介して結合点２６０に接続される２つのＡＣコネクタ（ＡＣ＿Ｐ及びＡＣ＿Ｎ）と、ＤＣ結合のために結合点２６０に接続される２つのＤＣコネクタ（ＤＣ０及びＤＣ１）と、を含む。

ＩＣ２１０はまた、差動ドライバ２１２及び２つのシングルエンドドライバ２１４を含む。差動ドライバ２１２及びシングルエンドドライバ２１４の設計は、例えば、２００８年７月１７日出願の「多重機能動作及び高電圧トレランスを伴う入力／出力バッファ(INPUT/OUTPUT BUFFER WITH MULTI-FUNCTION OPERATION AND HIGH VOLTAGE TOLERANCE)と題された係属中米国特許出願第６１／０８１，５１５号に基づいていてよく、その主題は参照によりここに組み込まれる。差動ドライバ２１２及びシングルエンドドライバ２１４は、上流の制御信号によってオンにされ又はオフにされる。それらは典型的には同時にオンにはならないが、両方が同時にオフになることはある。

ＩＣ２１０はまた、ＡＣ＿ＰコネクタとＤＣ０コネクタの間及びＡＣ＿ＮコネクタとＤＣ１コネクタの間にそれぞれ置かれる２つのスイッチ２３０を含む。後で更に詳細に説明されるように、スイッチ２３０は、ＩＣ２１０がＤＣ結合されるときに、ＡＣ＿ＰコネクタとＤＣ０コネクタを短絡させると共にＡＣ＿ＮコネクタとＤＣ１コネクタを短絡させ、それによりＡＣ結合キャパシタ２５２を短絡させるように構成される。つまり、ＩＣ２１０は、検出された結合の種類（ＡＣ又はＤＣ）に応じてＡＣ結合キャパシタ２５２を選択的に短絡させることが可能である。有利なことに、この手法は、キャパシタを短絡させるためのスイッチ（及び関連する回路）をＩＣ内部に移動させて、選択的なＡＣ／ＤＣ結合を実装するために必要なボード部品の数を低減する。

結合モードの検出は、ＩＣ２１０内に集積化される弱いプルダウン抵抗(weak pull-down resistors)及びシュミットトリガ受信機(Schmitt trigger receivers)（図示せず）を介して行われる。電源が入れられると、ＩＣ２１０は、自動的にＤＣ結合モードを設定し、そしてモード状態信号（Ｍｏｄｅｂ）を論理「高」にセットする。パッド制御器(pad controller)（図示せず）は、弱いプルダウン抵抗及び受信機を有効にし、そして受信機出力をモニタリングする。受信機出力が論理「高」である場合、外部プルアップ電圧が存在し、そしてパッド制御器はＭｏｄｅｂをＤＣ結合に対する論理「高」にセットする。受信機出力が論理「低」である場合、パッドはフローティング又はＡＣ結合のいずれかであってよい。パッド制御器は、ＩＣ２１０によって入力として受信されるＡＵＸコネクタ（図示せず）内の検出ピン（図２Ａに示される）をチェックする。検出ピン入力に対する受信機出力が論理「高」である場合、パッドはフローティングであり、パッド制御器はＤＣ結合モードセットを維持する。検出ピン入力に対する受信機出力が論理「低」である場合、パッドはＡＣ結合され、そしてパッド制御器はＭｏｄｅｂをＡＣ結合モードに対する論理「低」にセットする。

望ましくは、各スイッチ２３０は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）ブリッジ、例えば図２Ｂに示されるＭＯＳＦＥＴブリッジ２３２として実装される。ＭＯＳＦＥＴブリッジ２３２は、スイッチ制御ＭＯＳＦＥＴ２３６、動的バイアスｎＭＯＳＦＥＴ２３８、及び動的バイアスｐＭＯＳＦＥＴ２３４を含む。

スイッチ制御ＭＯＳＦＥＴ２３６は、ＭＯＳＦＥＴブリッジ２３２がオン（スイッチが閉じている）であるか又はオフ（スイッチが開いている）であるかを制御する。スイッチ制御ＭＯＳＦＥＴ２３６は、そのゲートにてモード状態信号Ｍｏｄｅｂを受信し、モード状態信号Ｍｏｄｅｂは、上述したように、デバイス検出（ＡＣ結合に対するＭｏｄｅｂ＝論理「０」及びＤＣ結合に対するＭｏｄｅｂ＝論理「１」）に基づいてＩＣ２１０コアからもたらされる。このようにボード２２０がＡＣ結合される場合には、スイッチ制御ＭＯＳＦＥＴ２３６及びこれに伴いＭＯＳＦＥＴブリッジ２３２はオフであり、またボード２２０がＤＣ結合される場合には、スイッチ制御ＭＯＳＦＥＴ２３６及びこれに伴いＭＯＳＦＥＴブリッジ２３２はオンである。

ｎＭＯＳＦＥＴ２３８は、図２Ｂに示されるようにスイッチ制御ＭＯＳＦＥＴ２３６と直列に配置される。後で更に説明されるように、ある種のＤＣ結合されたインタフェースによって必要とされるＤＣ０／ＤＣ１コネクタでの高電圧からスイッチ制御ＭＯＳＦＥＴ２３６を保護するために、ｎＭＯＳＦＥＴ２３８は動的にバイアスされる。各ＭＯＳＦＥＴブリッジ２３２内で動的にバイアスされるｎＭＯＳＦＥＴ２３８の数は、必要とされる外部電源トレランス（図２Ａでは外部プルアップ電源２４２）の乗算係数(multiplication factor)に依存する。このように、外部プルアップ電源２４２の乗算係数に応じて、Ｒ１及びＤＣ０／ＤＣ１コネクタを介して外部プルアップ２４２から電流をソースすることによって、幾つかのバイアス電圧が内部的に生成される。これらのバイアス電圧は、ブリッジＭＯＳＦＥＴの最大ゲート・ソース電圧（ＶＧＳ）が破られないように設計される。望ましくは、ブリッジＭＯＳＦＥＴは、最大ゲート・バルク電圧（ＶＧＢ）が破られないためにフローティングウエル(floating well)（図示せず）内にある。各ｎＭＯＳＦＥＴ２３８は、そのＶＧＳに応じてそのドレインでステップダウン電圧を提示する。動的にバイアスされたｎＭＯＳＦＥＴ２３８を十分な数だけ連鎖させることによって、外部プルアップと相対的な多重のステップダウン電圧を得ることができる。

ｐＭＯＳＦＥＴ２３４は、スイッチ制御ＭＯＳＦＥＴ２３６及び動的バイアスｎＭＯＳＦＥＴ２３８と並列に配置される（図２Ｂ）。ｐＭＯＳＦＥＴ２３４は、後で更に説明されるようにこれらも動的にバイアスされ、単チャネルＭＯＳスイッチに関連するダイナミックレンジ制限に対処する。

図３はスイッチ２３０としての使用のための例示的なＭＯＳＦＥＴブリッジ３３２を示している。ＭＯＳＦＥＴブリッジ３３２は、１Ｘトランジスタ及び１Ｘ＿Ｖｄｄｉｏ電源電圧（この例では１．８Ｖ）を用い、そしてＤＣ結合モードにおいて３Ｘ外部プルアップ電源（この例では５．０Ｖ）をサポートし、ここでＸはスケール係数(scale factor)である。ＭＯＳＦＥＴブリッジ３３２は、スイッチ制御ＭＯＳＦＥＴ３３６、４つの動的バイアスｎＭＯＳＦＥＴ３３８、及び２つの動的バイアスｐＭＯＳＦＥＴ３３４を含む。各１Ｘ＿ＭＯＳトランジスタは、そのドレイン及びソース間、ドレイン及びゲート間、並びにソース及びゲート間の１Ｘボルトに耐え得るので、３Ｘ外部プルアップ電源をサポートするために、カスケードされた配置が用いられる。

スイッチ制御ＭＯＳＦＥＴ３３６のゲートで受信されるＭｏｄｅｂ信号は、デバイス検出（ＡＣ結合に対するＭｏｄｅｂ＝０及びＤＣ結合に対するＭｏｄｅｂ＝１．８Ｖ）に基づいてＩＣ２１０コアによって提供されるモード状態信号である。設計が１Ｘ＿Ｖｄｄｉｏ電源（この例では１．８Ｖ）を採用している一方で、外部プルアップ２４２は３ｘ（この例では５Ｖ）になり得るので、Ｎウエル(Nwell)はフローティングであるべきである。ＭＯＳＦＥＴブリッジ３３２内のＮウエルは、シリコン面積を節約するために、シングルエンドドライバ２１４のＮウエルと同じ挙動を有するように、シングルエンドドライバ２１４と共有されてよい。

後で更に説明されるように、ＤＣ０／ＤＣ１電圧をサンプリングする可変且つ動的なバイアス発生回路からバイアス信号ＮＧ１及びＮＧ２が生成され、そしてＡＣ＿Ｐ／ＡＣ＿Ｎ電圧をサンプリングする別の可変且つ動的なバイアス発生回路から信号ＮＧ１ＡＣが生成される。

ＡＣ接続が検出され（即ちＭｏｄｅｂ＝０）そして選択される場合、スイッチ制御ＭＯＳＦＥＴ３３６はオフになり、また信号ＮＧ１は１．８Ｖであるから、ＰＡＤＡＣ／ＰＡＤＤＣ電圧が１．８Ｖ＋Ｖｔｈｐより小さければ、結果としてＭＯＳＦＥＴブリッジ３３２での開接続がもたらされる。図２Ａを参照すると、ＡＣ＿ＰコネクタとＤＣ０コネクタの間及びＡＣ＿ＮコネクタとＤＣ１コネクタの間のそれぞれのスイッチ２３０での開接続が結果としてもたらされる。ＡＣ結合モードにおいては、ＡＣ＿Ｐ／ＡＣ＿Ｎ電圧はＩＣ２１０それ自身によって定義され、そして最大電圧は１．８Ｖより小さい。ＤＣ０／ＤＣ１は外部シンクデバイスに直接的に接続される。ＤＣ０／ＤＣ１での最大許容電圧は１．８Ｖ＋Ｖｔｈｐである。Ｖｓｇ＝（［１．８＋Ｖｔｈｐ］−１．８）＝Ｖｔｈｐであるから、ＤＣ０／ＤＣ１での１．８＋Ｖｔｈｐよりも大きい電圧は、ｐＭＯＳＦＥＴ３３４をオンにし、ここでＶｔｈｐは絶対値である。ＤＣ０／ＤＣ１での最小許容電圧は−Ｖｔｈｎである。ＤＣ０／ＤＣ１での電圧が−Ｖｔｈｎに等しい場合にオーバーストレスからトランジスタを保護することによって、ＤＣ０／ＤＣ１での電圧ダイナミックレンジを拡大するために、ＮＧ１は１．８−Ｖｔｈｎに下げられる（例えばｎＭＯＳＦＥＴ３３８に対しては、Ｖｇｓ＝［（１．８−Ｖｔｈｎ）−（−Ｖｔｈｎ）］＝１．８Ｖ）。シングルエンドドライバ２１４は高インピーダンス及び高電圧トレランスでオフにされ、そして差動ドライバ２１２はオンになるように設定される。

ＤＣ接続が検出され（即ちＭｏｄｅｂ＝１．８Ｖ）そして選択される場合、スイッチ制御ＭＯＳＦＥＴ３３６はオンになり、結果としてＭＯＳＦＥＴブリッジ３３２での短絡接続がもたらされる。図２Ａを参照すると、ＡＣ＿ＰコネクタとＤＣ０コネクタの間及びＡＣ＿ＮコネクタとＤＣ１コネクタの間のそれぞれのスイッチ２３０での短絡接続が結果としてもたらされる。差動ドライバ２１２は高インピーダンス及び高電圧トレランス（例えばＤＤＣモード）でオフになるように設定され、そしてシングルエンドドライバ２１４がデータを伝送するために用いられる。以下に説明されるように、外部プルアップ２４２は内部動的バイアス回路をチャージして、内部動的バイアス回路は、ＭＯＳＦＥＴブリッジ３３２における動的バイアスＭＯＳＦＥＴ３３４，３３８のゲートでの電圧を引き上げることになる。

表１には、ＡＣ結合及びＤＣ結合におけるＭＯＳＦＥＴブリッジ３３２のノード電圧が示されている。

図４は図３の信号ＮＧ１及びＮＧ２を生成するように設計される例示的な可変且つ動的なバイアス回路４００を示している。トランジスタＭ１及びＭ５は低スレッショルドデバイスであり、他のデバイスは通常のものである。トランジスタＭ１は常にオンであり、そしてパッド(PAD)４０２電圧を動的に追跡する。トランジスタＭ８はダイオード接続されており、そしてＩＣ２１０電源Ｖｄｄｉｏが存在する場合に常にオンである。

ＤＣ結合モードにある場合には、動的バイアス回路４００は２つの可能なシナリオに従ってよく、１つは１Ｘ＿Ｖｄｄｉｏがオフ且つ３Ｘ外部プルアップがオンであり、もう１つは１Ｘ＿Ｖｄｄｉｏ及び３Ｘ外部プルアップの両方がオンである。１Ｘ＿Ｖｄｄｉｏ（この例では１．８Ｖ）がオフであり且つ３Ｘ外部プルアップ電源（この例では５．０Ｖ）がパッド４０２に印加されている場合、ダイオード接続されたトランジスタＭ２、Ｍ４及びＭ７はオンであり、またトランジスタＭ３及びＭ５はオフである。Ｖｄｄｉｏｂは「高」であり、従ってトランジスタＭ６はオン且つトランジスタＭ０はオフである。このようにして、効果的に電圧分配器であるものからバイアス信号ＮＧ１及びＮＧ２が生成され、そしてこれらはそれぞれ約３．６Ｖ及び１．８Ｖに等しい。１Ｘ＿Ｖｄｄｉｏ及び３Ｘ外部プルアップ電源の両方がオンである場合には、Ｍｏｄｅｂは「高」（この例では１．８Ｖ）であり、Ｖｄｄｉｏｂは０、従ってトランジスタＭ６はオフ、トランジスタＭ０はオンであり、そしてＮＧ２はＶｄｄｉｏと短絡される。つまり、信号ＮＧ２は、パッド４０２状態にかかわらず１．８Ｖである。パッド４０２が５Ｖである場合、トランジスタＭ２及びＭ４はオンであり、トランジスタＭ３及びＭ５はオフであり、そしてＮＧ１及びチャージ(Charge)の両方は３．６Ｖである。パッド４０２が０である場合、トランジスタＭ２及びＭ４はオフであり、トランジスタＭ３及びＭ５はオンであり、そしてＮＧ１は１．８Ｖ且つチャージは０である。この回路は、３Ｘ外部プルアップから２０〜３０マイクロアンペアの電流を引き出すことになり、従って外部プルアップ抵抗４０４（この例では１ｋ〜１０ｋ抵抗）での電圧降下は最大で２００ｍＶである。プルアップ抵抗４０４での電圧降下は３Ｘプルアップ電源の約４％であり、従って無視されてよい。

ＡＣ結合モードにある場合には、信号Ｍｏｄｅｂは０且つＶｄｄｉｏｂはＮＧ２レベルで「高」であり、従ってトランジスタＭ６はオン且つトランジスタＭ０はオフである。トランジスタＭ８及びＭ７はダイオード接続されており、従って常時オンであるから、ＮＧ２は１．８−Ｖｔｈｎである。前述したように、ＡＣ結合モードにおけるパッド４０２での最大許容電圧範囲は、１．８＋Ｖｔｈｐと−Ｖｔｈｎの間であり、従って、トランジスタＭ４及びＭ２はオフであり、トランジスタＭ３及びＭ５はオンであり、そしてバイアス信号ＮＧ１もまた１．８−Ｖｔｈｎに等しい。

図２Ａの回路２００においてＭＯＳＦＥＴブリッジ３３２が用いられている場合、差動ドライバ２１２及びシングルエンドドライバ２１４も同様に、１Ｘ電圧耐久デバイス(1X voltage tolerant devices)と、１Ｘ電源電圧と、３Ｘ外部プルアップ電圧に対するサポートと、を伴って実装される。

差動ドライバ２１２は、ディスプレイポートオーグジリアリ(Display Port Auxiliary)（ＤＰ＿ＡＵＸ）等のＡＣインタフェース規格、及びオープンドレインインタフェース又はディスプレイデータチャネル(Display Data Channel)（ＤＤＣ）等のＤＣインタフェース規格の両方をサポートする。ＤＰ＿ＡＵＸは、ディスプレイポート規格によって要求されるように、ソース側及び送り先側の両方において５０オームインピーダンスで終端する。どのような種類のパネル、例えばＤＰ又はＨＤＭＩ／ＤＶＩ、が接続されているのかを決定すると共に、差動ドライバ２１２を正しいモードに設定するために、電源オン又はプラグ／アンプラグ接続に際して外部デバイス検出が行われる。

シングルエンドドライバ２１４は、オープンドレインインタフェース又はディスプレイデータチャネル（ＤＤＣ）等のＤＣインタフェース規格のみをサポートする。ＤＤＣインタフェースの外部プルアップ電圧は、最大で、ＩＣ＿１Ｘ電源電圧及び最大許容１Ｘデバイス電圧よりも高い３Ｘであり得る。３Ｘ外部プルアップ電圧がオンであり且つＩＣ＿１Ｘ電源電圧がオフである場合、１Ｘ電圧耐久デバイスを保護するためには、１Ｘ及び２Ｘのバイアス電圧の両方が３Ｘ外部プルアップ電圧から内部的に生成される必要がある。ＩＣ＿１Ｘ電源電圧がオンである場合には、２Ｘバイアス電圧のみが３Ｘ外部プルアップ電圧から生成され、そして１Ｘバイアス電圧は、ＩＣ＿１Ｘ電源電圧からもたらされる。オンになっている３Ｘ外部プルアップ電圧はＩＣ＿１Ｘ電源電圧よりも大きいので、ＩＣ＿ＰＭＯＳ出力バッファのＮウエルはフローティングになっているべきである。

図５は、１Ｘ電圧耐久デバイスと、１Ｘ電源電圧（この例では２．５Ｖ）と、２Ｘ外部プルアップ電圧（この例では５．０Ｖ）に対するサポートと、を伴うスイッチ２３０としての使用のための例示的なＭＯＳＦＥＴブリッジ５３２を示している。ＭＯＳＦＥＴブリッジ５３２は、スイッチ制御ＭＯＳＦＥＴ５３６、２つの動的バイアスｎＭＯＳＦＥＴ５３８、及び２つの動的バイアスｐＭＯＳＦＥＴ５３４を含む。

スイッチ制御ＭＯＳＦＥＴ５３６のゲートで受信されるＭｏｄｅｂ信号は、デバイス検出（ＡＣ結合に対するＭｏｄｅｂ＝０及びＤＣ結合に対するＭｏｄｅｂ＝２．５Ｖ）に基づいてＩＣ２１０コアによって提供されるモード状態信号である。

後で更に説明されるように、ＤＣ０／ＤＣ１電圧をサンプリングする可変且つ動的なバイアス発生回路からバイアス信号ＮＧ１が生成され、そしてＡＣ＿Ｐ／ＡＣ＿Ｎ電圧をサンプリングする別の可変且つ動的なバイアス発生回路から信号ＮＧ１ＡＣが生成される。ＭＯＳＦＥＴブリッジ５３２内の信号Ｎウエルは、シリコン面積を節約するために、シングルエンドドライバ２１４内のＮウエル信号（図示せず）と、両Ｎウエルが同じ挙動を有するように、共有されてよい。

ＡＣ接続が検出されそして選択される場合（即ちＭｏｄｅｂ＝０）、スイッチ制御ＭＯＳＦＥＴ５３６はオフになり、結果としてＭＯＳＦＥＴブリッジ５３２での開接続がもたらされる。図２Ａを参照すると、ＡＣ＿ＰコネクタとＤＣ０コネクタの間及びＡＣ＿ＮコネクタとＤＣ１コネクタの間のそれぞれのスイッチ２３０での開接続が結果としてもたらされる。ＡＣ結合モードにおいては、ＤＣ０及びＤＣ１にわたる最大許容電圧範囲は２．５Ｖ＋Ｖｔｈｐと−Ｖｔｈｎの間であり、ここでＶｔｈｎ及びＶｔｈｐはＭＯＳＦＥＴ絶対値スレッショルド電圧である。シングルエンドドライバ２１４は高インピーダンス及び高電圧トレランスでオフにされ、そして差動ドライバ２１２はオンになるように設定される。

ＤＣ接続が検出されそして選択される場合（即ちＭｏｄｅｂ＝２．５Ｖ）、スイッチ制御ＭＯＳＦＥＴ５３６はオンになり、結果としてＭＯＳＦＥＴブリッジ５３２での短絡接続がもたらされる。図２Ａを参照すると、ＡＣ＿ＰコネクタとＤＣ０コネクタの間及びＡＣ＿ＮコネクタとＤＣ１コネクタの間のそれぞれのスイッチ２３０での短絡接続が結果としてもたらされる。差動ドライバ２１２は高インピーダンス及び高電圧トレランス（例えばＤＤＣモード）でオフになるように設定され、そしてシングルエンドドライバ２１４がデータを伝送するために用いられる。以下に説明されるように、外部プルアップ２４２は、内部動的バイアス回路に電力供給して、内部動的バイアス回路は、Ｖｄｄｉｏがオフの場合に、ＭＯＳＦＥＴブリッジ５３２における動的バイアスＭＯＳＦＥＴ５３４，５３８のゲートでの電圧を引き上げることになる。Ｖｄｄｉｏは、Ｖｄｄｉｏがオンの場合に、外部プルアップ電源に代わってＭＯＳＦＥＴブリッジ５３２における動的バイアスＭＯＳＦＥＴ５３４，５３８に電力供給することになる。

表２には、ＭＯＳＦＥＴブリッジ５３２のノード電圧がＡＣインタフェース及びＤＣインタフェースにおいて以下のように示されている。

図６は図５の信号ＮＧ１を生成するように設計される例示的な可変且つ動的なバイアス回路６００を示している。この例においては、ＭＯＳＦＥＴブリッジ５３２は、３Ｘ電圧の代わりに２Ｘ外部プルアップ電圧に耐えればよいので、図４に示されるスキームは簡略化され得る。具体的には、図６に示されるスキームは、１つのバイアス電圧（１Ｘボルト）を生成するだけであり、従ってＶｄｄｉｏがオンであり且つＭｏｄｅｂが「高」（この例では２．５Ｖ）である場合には、ＤＣ電流を消費しない。

ＤＣ結合モードにおいては、信号Ｍｏｄｅｂは「高」であり、この例では２．５Ｖに等しい。トランジスタＭ１、Ｍ２、Ｍ７、Ｍ８、Ｍ９、Ｍ１０、Ｍ１１及びＭ１２は電圧分配器を形成し、Ｖｐｕｌｌｕｐ＝５Ｖの場合にＮＧ１電圧レベルを２．５Ｖに設定する。トランジスタＭ３、Ｍ４、Ｍ５及びＭ６は別の電圧分配器を形成し、トランジスタＭ１２に対してバイアスを供給する。トランジスタＭ２及びＭ１は、回路を起動するための起動時のバイパス回路を構成する。１Ｘ＿Ｖｄｄｉｏ（この例では２．５Ｖ）がオフであり且つ２Ｘ外部プルアップ（この例では５Ｖ）がオンである場合、この回路は、外部プルアップから１５〜３０マイクロアンペアの電流を引き出すことになり、そして外部プルアップ抵抗６０４での電圧降下は最大で２００ｍＶである。従って、パッド６０２電圧は約４．８Ｖである。トランジスタＭ１２に関する電圧降下は、トランジスタＭ２及びＭ１より１つ分だけ優勢であり且つ２Ｖｔｈｐ絶対値よりも小さいので、外部プルアップ電源起動に際して、トランジスタＭ３、Ｍ４、Ｍ６、Ｍ８、Ｍ９、Ｍ１０、Ｍ１１及びＭ１２はオンであり、またトランジスタＭ１及びＭ２はオンからオフへと移行する。Ｖｄｄｉｏｂは「高」でありＮＧ１電圧レベルに等しく、従って、トランジスタＭ５及びＭ７はオン且つトランジスタＭ０はオフである。このように、電圧分配器からもたらされるＮＧ１電圧は約２．５Ｖである。１Ｘ＿Ｖｄｄｉｏ及び２Ｘ外部プルアップ電源の両方がオンである場合には、Ｖｄｄｉｏｂは０で且つトランジスタＭ５及びＭ７はオフであり、従って２つの電圧分配器はオフ、そして２Ｘ外部プルアップからは電流は引き出されない。トランジスタＭ０はオン、そしてＮＧ１はＶｄｄｉｏと短絡される。つまり、ＮＧ１は、ＰＡＤ６０２状態にかかわらず２．５Ｖである。トランジスタＭ３、Ｍ４及びＭ１２が潜在的なオーバーストレス電圧を回避し得るように、信号チャージ(the signal Charge)が抵抗Ｒ０によって有効にされ(asserted)、それらのゲート・接合又は接合・接合にわたる電圧を、１Ｘ電圧になるように制限する。

ＡＣ結合モードにおいては、信号Ｍｏｄｅｂは０、Ｖｄｄｉｏｂは「高」であり、この例では２．５Ｖに等しい。従って、トランジスタＭ５及びＭ７はオン且つトランジスタＭ０はオフである。トランジスタＭ１３はダイオード接続されており、従って常時オンであるから、ＮＧ１は１．８−Ｖｔｈｎである。前述したように、ＤＣ０及びＤＣ１での最大許容電圧範囲は、ＡＣ結合モードに対して２．５＋Ｖｔｈｐと−Ｖｔｈｎの間であり、従って、パッド６０２電圧はＮＧ１電圧に影響を与えなくて済む。トランジスタＭ１１はオフであり、従ってＮＧ１電圧はパッド６０２に影響を与えなくて済む。トランジスタＭ７，Ｍ８，Ｍ９はオンであり、Ｖｄｄｉｏから１０〜３０マイクロアンペアの範囲で電流を消費する。トランジスタＭ３，Ｍ４，Ｍ５，Ｍ６はオンであり、パッド６０２電圧が２×Ｖｔｈｐ絶対値よりも大きい場合には、パッド６０２から５〜３０マイクロアンペアの範囲で電流を消費する可能性がある。

図２Ａの回路２００においてＭＯＳＦＥＴブリッジ５３２が用いられている場合、差動ドライバ２１２及びシングルエンドドライバ２１４もまた、１Ｘ電圧耐久デバイスと、１Ｘ電源電圧と、２Ｘ外部プルアップ電圧に対するサポートと、を伴って実装される。

差動ドライバ２１２は、ディスプレイポートオーグジリアリ（ＤＰ＿ＡＵＸ）等のＡＣインタフェース規格、及びオープンドレインインタフェース又はディスプレイデータチャネル（ＤＤＣ）等のＤＣインタフェース規格の両方をサポートする。ＤＰ＿ＡＵＸは、ディスプレイポート規格によって要求されるように、ソース側及び送り先側の両方において５０オームインピーダンスで終端する。どのような種類のパネル、例えばＤＰ又はＤＶＩ／ＨＤＭＩ、が接続されているのかを決定すると共に、差動ドライバ２１２を正しいモードに設定するために、電源オン又はプラグ／アンプラグ接続に際して外部デバイス検出が行われる。

シングルエンドドライバ２１４は、オープンドレインインタフェース又はディスプレイデータチャネル（ＤＤＣ）等のＤＣインタフェース規格のみをサポートする。ＤＤＣインタフェースの外部プルアップ電圧は、最大で、ＩＣ＿１Ｘ電源電圧及び最大許容１Ｘデバイス電圧よりも高い２Ｘであり得る。２Ｘ外部プルアップ電圧がオンであり且つＩＣ＿１Ｘ電源電圧がオフである場合、１Ｘ電圧耐久デバイスを保護するためには、１Ｘバイアス電圧は、２Ｘ外部プルアップ電圧から内部的に生成される必要がある。ＩＣ＿１Ｘ電源電圧がオンである場合には、１Ｘバイアス電圧は、ＩＣ＿１Ｘ電源電圧からもたらされる。２Ｘ外部プルアップ電圧はＩＣ＿１Ｘ電源電圧よりも大きいので、ＩＣ＿ＰＭＯＳ出力バッファのＮウエルはフローティングになっているべきである。

理解されるであろうように、ＩＣ２１０は、従来の特定用途向け集積回路（ＡＳＩＣ）設計及び製造技術を用いて形成され得る。ＩＣ２１０は、例えば、本発明の実施形態の例示としてのＩＣ２１０及びその種々の回路を記述するハードウエア記述言語（ＨＤＬ）から形成され得る。ＨＤＬはコンピュータ可読媒体に記憶され得る。

他の修正が当業者には明らかであるはずであり、従って、本発明は特許請求の範囲によって画定される。

Claims (17)

1. 結合点で外部デバイスに選択的にＡＣ結合又はＤＣ結合されるように適合される集積回路であって、
   ＡＣ結合のために結合キャパシタを介して前記結合点に接続される第１のコネクタと、
   ＤＣ結合のために前記結合点に接続される第２のコネクタと、
   前記集積回路が前記デバイスにＤＣ結合される場合に前記第１及び第２のコネクタ並びにそれにより前記結合キャパシタを選択的に短絡させるスイッチと、を備える集積回路。
2. 前記結合キャパシタは前記集積回路の外部にある請求項１の集積回路。
3. 前記スイッチはＭＯＳＦＥＴブリッジを備える請求項１の集積回路。
4. 前記ＭＯＳＦＥＴブリッジは前記第１及び第２のコネクタの間で相互接続されるスイッチ制御ＭＯＳＦＥＴを備え、前記スイッチ制御ＭＯＳＦＥＴは、そのゲートで前記スイッチ制御ＭＯＳＦＥＴをオンにするためのモード状態信号を受信しそれにより、前記集積回路が前記デバイスにＤＣ結合される場合に前記ＭＯＳＦＥＴブリッジを短絡させる請求項３の集積回路。
5. 前記ＭＯＳＦＥＴブリッジは前記スイッチ制御ＭＯＳＦＥＴと直列に接続される複数のｎＭＯＳＦＥＴを更に備え、前記複数のｎＭＯＳＦＥＴは外部電源電圧と相対的な複数のステップダウン電圧を提供する請求項４の集積回路。
6. 前記ＭＯＳＦＥＴブリッジ内の幾つかのｎＭＯＳＦＥＴは外部電源電圧の乗算係数に耐えるように選択される請求項５の集積回路。
7. 前記ＭＯＳＦＥＴブリッジは前記ｎＭＯＳＦＥＴのゲートに電圧を供給するための動的なバイアス回路を更に備える請求項５の集積回路。
8. 前記ＭＯＳＦＥＴブリッジは前記スイッチ制御ＭＯＳＦＥＴ及び前記複数のｎＭＯＳＦＥＴと並列に接続される複数のｐＭＯＳＦＥＴを更に備える請求項５の集積回路。
9. 前記ＭＯＳＦＥＴブリッジは前記ｎＭＯＳＦＥＴ及び前記ｐＭＯＳＦＥＴの両方のゲートで電圧を供給するための動的なバイアス回路を更に備える請求項７の集積回路。
10. 集積回路を結合点で外部回路に選択的にＡＣ結合又はＤＣ結合する方法であって、前記集積回路は、ＡＣ結合のために外部結合キャパシタを介して前記結合点に接続される第１のコネクタと、ＤＣ結合のために前記結合点に接続される第２のコネクタと、を備え、前記方法は、
    前記集積回路が前記デバイスにＤＣ結合される場合に、前記集積回路内に形成されたスイッチを閉じて、前記第１及び第２のコネクタ並びにそれにより前記結合キャパシタを選択的に短絡させることを備える方法。
11. 前記スイッチは前記集積回路内のＭＯＳＦＥＴブリッジを備える請求項１０の方法。
12. 前記ＭＯＳＦＥＴブリッジは前記第１及び第２のコネクタの間で相互接続されるスイッチ制御ＭＯＳＦＥＴを備え、前記方法は、前記スイッチ制御ＭＯＳＦＥＴをオンにするためのモード状態信号を前記スイッチ制御ＭＯＳＦＥＴのゲートで受信しそれにより、前記集積回路が前記デバイスにＤＣ結合される場合に前記ＭＯＳＦＥＴブリッジを選択的に短絡させることを更に備える請求項１１の方法。
13. 前記ＭＯＳＦＥＴブリッジは前記スイッチ制御ＭＯＳＦＥＴと直列に接続される複数のｎＭＯＳＦＥＴを更に備え、前記複数のｎＭＯＳＦＥＴは外部電源電圧と相対的な複数のステップダウン電圧を提供する請求項１２の方法。
14. 前記ＭＯＳＦＥＴブリッジは前記複数のｎＭＯＳＦＥＴのゲートに電圧を供給するための動的なバイアス回路を更に備える請求項１２の方法。
15. 前記ＭＯＳＦＥＴブリッジは前記スイッチ制御ＭＯＳＦＥＴ及び前記複数のｎＭＯＳＦＥＴと並列に接続される複数のｐＭＯＳＦＥＴを更に備える請求項１３の方法。
16. 前記ＭＯＳＦＥＴブリッジは前記ｎＭＯＳＦＥＴ及び前記ｐＭＯＳＦＥＴの両方のゲートで電圧を供給するための動的なバイアス回路を更に備える請求項１５の方法。
17. 請求項１に記載の集積回路の形成のためのハードウエア記述言語のコードを記憶しているコンピュータ可読媒体。

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