JP2013251807A

JP2013251807A - Power switch circuit

Info

Publication number: JP2013251807A
Application number: JP2012126159A
Authority: JP
Inventors: Tatsuya Fukuda; 達也福田
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2012-06-01
Filing date: 2012-06-01
Publication date: 2013-12-12

Abstract

PROBLEM TO BE SOLVED: To provide a power switch circuit that suppresses noise generated at the restart of power supply while reducing a leakage current caused by a capacitive element.SOLUTION: The power switch circuit includes: a supply potential line (VDDSRC) supplied with a supply potential; a reference potential line (VSS) supplied with a reference potential; a voltage line (VDDPD); a power domain (105) connected between the voltage line and the reference potential line; a first switch (104) connected between the supply potential line and the voltage line; the capacitive element (101) connected between the supply potential line and the reference potential line; and a second switch (102) connected in series with the capacitive element between the supply potential line and the reference potential line. The second switch is turned from on to off when the first switch is turned on.

Description

本発明は、電源スイッチ回路に関する。 The present invention relates to a power switch circuit.

パワーゲーティング技術は、パワードメインへの電源供給のオン／オフを制御する技術である。パワーゲーティング技術を利用することによる問題の一つに、ノイズの問題がある。具体的には、回路の一部の電源供給を止めたり、供給を開始したりする際に、ノイズが発生する。特に、電源供給を開始する際に発生するノイズは、電源供給を止めていない周りの回路へ影響を及ぼすため、その対策が必要である。 The power gating technique is a technique for controlling on / off of power supply to the power domain. One of the problems caused by using power gating technology is a noise problem. Specifically, noise is generated when power supply to a part of the circuit is stopped or supplied. In particular, since noise generated when power supply is started affects peripheral circuits that do not stop power supply, countermeasures are required.

また、半導体集積回路のレイアウトの前段階で、電源制御回路を用いた半導体集積回路の内部回路の電源の接続及び切断時に発生する電源ノイズを算出する電源ノイズ算出手段と、算出された電源ノイズが第一基準値以下であるか否かを判定する基準値判定手段とを有するノイズ解析装置が知られている（例えば、特許文献１参照）。 In addition, the power supply noise calculation means for calculating the power supply noise generated when the power supply of the internal circuit of the semiconductor integrated circuit using the power supply control circuit is connected and disconnected in the previous stage of the layout of the semiconductor integrated circuit, and the calculated power supply noise There is known a noise analysis apparatus including a reference value determination unit that determines whether or not a value is equal to or less than a first reference value (see, for example, Patent Document 1).

また、電源ノイズ解析に係る基本単位回路の解析モデルを作成する解析モデル作成部と、解析モデル作成部で作成した基本単位回路を半導体集積回路の内部回路の解析モデルとして組み込み、半導体集積回路のレイアウトの前段階で、内部回路への電源供給を制御する複数のスイッチ群を有する電源制御回路を用いた半導体集積回路にて内部回路の電源の接続及び切断を行った際に発生する電源ノイズを算出する電源ノイズ算出部とを有するノイズ解析装置が知られている（例えば、特許文献２参照）。 Also, an analysis model creation unit that creates an analysis model of a basic unit circuit related to power supply noise analysis, and a basic unit circuit created by the analysis model creation unit are incorporated as an analysis model of an internal circuit of a semiconductor integrated circuit, and the layout of the semiconductor integrated circuit The power supply noise generated when the power supply of the internal circuit is connected and disconnected in the semiconductor integrated circuit using the power supply control circuit having a plurality of switch groups for controlling the power supply to the internal circuit at the previous stage. There is known a noise analysis device having a power supply noise calculation unit (see, for example, Patent Document 2).

特開２００９−３０１３６６号公報JP 2009-301366 A 特開２０１１−２２７５７６号公報JP 2011-227576 A

本発明の目的は、電源供給を開始する際に発生するノイズを抑えつつ、容量素子により発生するリーク電流を低減することができる電源スイッチ回路を提供することである。 An object of the present invention is to provide a power switch circuit capable of reducing a leak current generated by a capacitive element while suppressing noise generated when power supply is started.

電源スイッチ回路は、電源電位が供給される電源電位線と、基準電位が供給される基準電位線と、電圧線と、前記電圧線及び前記基準電位線間に接続されるパワードメインと、前記電源電位線及び前記電圧線間に接続される第１のスイッチと、前記電源電位線及び前記基準電位線間に接続される容量素子と、前記電源電位線及び前記基準電位線間において、前記容量素子に対して直列に接続される第２のスイッチとを有し、前記第２のスイッチは、前記第１のスイッチがオンすると、オンからオフに切り替わる。 The power switch circuit includes a power supply potential line to which a power supply potential is supplied, a reference potential line to which a reference potential is supplied, a voltage line, a power domain connected between the voltage line and the reference potential line, and the power supply A first switch connected between the potential line and the voltage line; a capacitive element connected between the power supply potential line and the reference potential line; and the capacitive element between the power supply potential line and the reference potential line The second switch is connected in series to the second switch, and the second switch is switched from on to off when the first switch is turned on.

第１のスイッチを設けることにより、パワードメインへの電源供給をオン／オフし、消費電力を低減することができる。また、容量素子を設けることにより、パワードメインに電源供給を開始する際に発生するノイズを抑えることができる。また、第２のスイッチを設けることにより、容量素子により発生するリーク電流を低減することができる。 By providing the first switch, power supply to the power domain can be turned on / off and power consumption can be reduced. Further, by providing the capacitive element, it is possible to suppress noise generated when power supply to the power domain is started. In addition, by providing the second switch, leakage current generated by the capacitor can be reduced.

図１は、実施形態による電源スイッチ回路の構成例を示す図である。FIG. 1 is a diagram illustrating a configuration example of a power switch circuit according to the embodiment. 図２は、図１の電源スイッチ回路の動作例を示すタイミングチャートである。FIG. 2 is a timing chart showing an operation example of the power switch circuit of FIG.

図１は実施形態による電源スイッチ回路の構成例を示す図であり、図２は図１の電源スイッチ回路の動作例を示すタイミングチャートである。電源電位線ＶＤＤＳＲＣは、電源電位が供給される線である。基準電位線ＶＳＳは、基準電位（例えば０Ｖ）が供給される線である。電圧線ＶＤＤＰＤは、パワードメイン１０５の電源電位ノードに接続される線である。パワードメイン１０５の基準電位ノードは、基準電位線ＶＳＳに接続される。制御回路１０６は、第１の制御信号Ｐｓｗ及び第２の制御信号Ｐｒｅを生成する。複数の第１のスイッチ１０４は、電源電位線ＶＤＤＳＲＣ及び電圧線ＶＤＤＰＤ間に並列に接続される。例えば、第１のスイッチ１０４は、ｐチャネル電界効果トランジスタである。ｐチャネル電界効果トランジスタ１０４は、ソースが電源電位線ＶＤＤＳＲＣに接続され、ゲートが第１の制御信号Ｐｓｗの線に接続され、ドレインが電圧線ＶＤＤＰＤに接続される。論理和（ＯＲ）回路１０３は、電源電位線ＶＤＤＳＲＣ及び基準電位線ＶＳＳに接続され、電圧線ＶＤＤＰＤの電位及び第２の制御信号Ｐｒｅの論理和信号を出力する。容量素子１０１及び第２のスイッチ１０２の直列接続回路は、電源電位線ＶＤＤＳＲＣ及び基準電位線ＶＳＳ間に接続される。例えば、第２のスイッチ１０２は、ｐチャネル電界効果トランジスタである。ｐチャネル電界効果トランジスタ１０２は、ソースが電源電位線ＶＤＤＳＲＣに接続され、ゲートＮ１が論理和回路１０３の出力端子に接続される。容量素子１０１は、ｐチャネル電界効果トランジスタ１０２のドレイン及び基準電位線ＶＳＳ間に接続される。 FIG. 1 is a diagram illustrating a configuration example of a power switch circuit according to the embodiment, and FIG. 2 is a timing chart illustrating an operation example of the power switch circuit of FIG. The power supply potential line VDDSRC is a line to which a power supply potential is supplied. The reference potential line VSS is a line to which a reference potential (for example, 0 V) is supplied. The voltage line VDDPD is a line connected to the power supply potential node of the power domain 105. The reference potential node of the power domain 105 is connected to the reference potential line VSS. The control circuit 106 generates a first control signal Psw and a second control signal Pre. The plurality of first switches 104 are connected in parallel between the power supply potential line VDDSRC and the voltage line VDDPD. For example, the first switch 104 is a p-channel field effect transistor. The p-channel field effect transistor 104 has a source connected to the power supply potential line VDDSRC, a gate connected to the first control signal Psw line, and a drain connected to the voltage line VDDPD. A logical sum (OR) circuit 103 is connected to the power supply potential line VDDSRC and the reference potential line VSS, and outputs a logical sum signal of the potential of the voltage line VDDPD and the second control signal Pre. A series connection circuit of the capacitor 101 and the second switch 102 is connected between the power supply potential line VDDSRC and the reference potential line VSS. For example, the second switch 102 is a p-channel field effect transistor. In the p-channel field effect transistor 102, the source is connected to the power supply potential line VDDSRC, and the gate N1 is connected to the output terminal of the OR circuit 103. The capacitive element 101 is connected between the drain of the p-channel field effect transistor 102 and the reference potential line VSS.

例えば通常モードでは、制御回路１０６は、ローレベルの第１の制御信号Ｐｓｗを出力する。第１のスイッチ１０４は、第１の制御信号Ｐｓｗがローレベルであるときにはオンする。すると、電圧線ＶＤＤＰＤは、第１のスイッチ１０４を介して電源電位線ＶＤＤＳＲＣに接続され、電源電位の供給を受ける。パワードメイン１０５は、電圧線ＶＤＤＰＤから電源電位の供給を受けて動作する。 For example, in the normal mode, the control circuit 106 outputs the first control signal Psw at a low level. The first switch 104 is turned on when the first control signal Psw is at a low level. Then, the voltage line VDDPD is connected to the power supply potential line VDDSRC via the first switch 104, and is supplied with the power supply potential. The power domain 105 operates by receiving a power supply potential from the voltage line VDDPD.

例えば低消費電力モードでは、制御回路１０６は、ハイレベルの第１の制御信号Ｐｓｗを出力する。第１のスイッチ１０４は、第１の制御信号Ｐｓｗがハイレベルであるときにはオフする。すると、電圧線ＶＤＤＰＤは、電源電位線ＶＤＤＳＲＣから切断され、やがて０Ｖになる。パワードメイン１０５は、電圧線ＶＤＤＰＤから電源電位の供給を受けることができず、動作を停止する。パワードメイン１０５の動作を停止させることにより、消費電力を低減することができる。 For example, in the low power consumption mode, the control circuit 106 outputs the first control signal Psw at a high level. The first switch 104 is turned off when the first control signal Psw is at a high level. Then, the voltage line VDDPD is disconnected from the power supply potential line VDDSRC and eventually becomes 0V. The power domain 105 cannot receive the power supply potential from the voltage line VDDPD and stops operating. By stopping the operation of the power domain 105, power consumption can be reduced.

以上のように、第１のスイッチ１０４のオン／オフを制御することにより、パワードメイン１０５への電源供給のオン／オフを制御することができる。ここで、第１のスイッチ１０４がオフからオンに切り替わる際に、電源電位線ＶＤＤＳＲＣ及び基準電位線ＶＳＳにノイズが発生する。このノイズを低減するために、容量素子１０１を設ける。容量素子１０１を設けることにより、第１のスイッチ１０４のオン／オフを切り替える際に発生するノイズを低減することができる。ここで、第２のスイッチ１０２がない場合には、容量素子１０１は常に電源電位線ＶＤＤＳＲＣ及び基準電位線ＶＳＳに接続され、リーク電流が発生し、無駄な電力を消費してしまう。特に、最近の半導体テクノロジの微細化に伴い、リーク電流の問題が大きくなってきている。そこで、第２のスイッチ１０２が設けられる。第２のスイッチ１０２は、第１のスイッチ１０４がオフからオンに切り替わる際のノイズ発生時にのみ容量素子１０１を電源電位線ＶＤＤＳＲＣに接続し、それ以外では容量素子１０１を電源電位線ＶＤＤＳＲＣから切断し、リーク電流を防止する。これにより、消費電力を低減することができる。 As described above, on / off of the power supply to the power domain 105 can be controlled by controlling on / off of the first switch 104. Here, when the first switch 104 is switched from OFF to ON, noise is generated in the power supply potential line VDDSRC and the reference potential line VSS. In order to reduce this noise, the capacitive element 101 is provided. By providing the capacitor 101, noise generated when the first switch 104 is turned on / off can be reduced. Here, when the second switch 102 is not provided, the capacitor 101 is always connected to the power supply potential line VDDSRC and the reference potential line VSS, a leakage current is generated, and wasteful power is consumed. In particular, with the recent miniaturization of semiconductor technology, the problem of leakage current is increasing. Therefore, a second switch 102 is provided. The second switch 102 connects the capacitive element 101 to the power supply potential line VDDSRC only when noise occurs when the first switch 104 switches from off to on, and otherwise disconnects the capacitive element 101 from the power supply potential line VDDSRC. , Prevent leakage current. Thereby, power consumption can be reduced.

制御回路１０６は、例えば通常モードでは第１の制御信号Ｐｓｗをローレベルにし、例えば低消費電力モードでは第１の制御信号Ｐｓｗをハイレベルにする。例えば、第１の制御信号Ｐｓｗは、時刻ｔ３より前ではハイレベルであり、時刻ｔ３以降ではローレベルである。また、制御回路１０６は、第１の制御信号Ｐｓｗに応じて第２の制御信号Ｐｒｅを生成する。第２の制御信号Ｐｒｅは、第１の制御信号Ｐｓｗがハイレベルからローレベルに切り替わる時刻ｔ３の第１のマージン時間前の時刻ｔ２において、ハイレベルからローレベルに切り替わり、第１の制御信号Ｐｓｗがハイレベルからローレベルに切り替わる時刻ｔ３の第２のマージン時間後の時刻ｔ５において、ローレベルからハイレベルに切り替わる。 For example, the control circuit 106 sets the first control signal Psw to a low level in the normal mode, and sets the first control signal Psw to a high level in the low power consumption mode, for example. For example, the first control signal Psw is at a high level before time t3 and is at a low level after time t3. Further, the control circuit 106 generates a second control signal Pre according to the first control signal Psw. The second control signal Pre is switched from the high level to the low level at the time t2 before the first margin time before the time t3 when the first control signal Psw switches from the high level to the low level, and the first control signal Psw. Is switched from the low level to the high level at time t5 after the second margin time after the time t3 when the signal is switched from the high level to the low level.

第１のスイッチ１０４がオフからオンに切り替わる際に発生するノイズは、第１の制御信号Ｐｓｗがハイレベルからローレベルへ変化した直後に現れる。この時に発生するノイズは、容量素子１０１により低減することができる。その後、電圧線ＶＤＤＰＤの電位が立ち上がる。すると、論理和回路１０３はハイレベルを出力し、第２のスイッチ１０２はオンからオフに切り替わり、電源電位線ＶＤＤＳＲＣから容量素子１０１へ電源電位の印加がストップする。これにより、ノイズが発生する期間以外の期間では、電源電位線ＶＤＤＳＲＣから容量素子１０１への電源電位の印加がストップされ、容量素子１０１によるリーク電流を抑制することができる。 Noise generated when the first switch 104 switches from off to on appears immediately after the first control signal Psw changes from high level to low level. Noise generated at this time can be reduced by the capacitor 101. Thereafter, the potential of the voltage line VDDPD rises. Then, the OR circuit 103 outputs a high level, the second switch 102 is switched from on to off, and application of the power supply potential from the power supply potential line VDDSRC to the capacitor 101 is stopped. Thus, in a period other than the period in which noise is generated, application of the power supply potential from the power supply potential line VDDSRC to the capacitor 101 is stopped, and leakage current due to the capacitor 101 can be suppressed.

次に、図２を参照しながら、図１の電源スイッチ回路の動作例を説明する。まず、時刻ｔ１では、第１の制御信号Ｐｓｗがハイレベル、第２の制御信号Ｐｒｅがハイレベルである。第２の制御信号Ｐｒｅがハイレベルであるので、論理和回路１０３はハイレベルを出力する。第２のスイッチ１０２のゲートＮ１はハイレベルであるので、第２のスイッチ１０２はオフし、容量素子１０１の充電電圧は０Ｖである。これにより、容量素子１０１によるリーク電流を防止することができる。また、第１の制御信号Ｐｓｗがハイレベルであるので、第１のスイッチ１０４がオフし、電圧線ＶＤＤＰＤは０Ｖである。これにより、パワードメイン１０５への電源供給は停止される。電源電位線ＶＤＤＳＲＣは電源電位であり、基準電位線ＶＳＳは０Ｖである。 Next, an operation example of the power switch circuit of FIG. 1 will be described with reference to FIG. First, at time t1, the first control signal Psw is at a high level and the second control signal Pre is at a high level. Since the second control signal Pre is at a high level, the OR circuit 103 outputs a high level. Since the gate N1 of the second switch 102 is at a high level, the second switch 102 is turned off, and the charging voltage of the capacitor 101 is 0V. Thereby, leakage current due to the capacitive element 101 can be prevented. Further, since the first control signal Psw is at a high level, the first switch 104 is turned off and the voltage line VDDPD is 0V. Thereby, the power supply to the power domain 105 is stopped. The power supply potential line VDDSRC is a power supply potential, and the reference potential line VSS is 0V.

次に、時刻ｔ２では、制御回路１０６は、第２の制御信号Ｐｒｅをハイレベルからローレベルに切り替える。第２の制御信号Ｐｒｅ及び電圧線ＶＤＤＰＤが共にローレベルになるので、論理和回路１０３はローレベルを出力する。これにより、第２のスイッチ１０２のゲートＮ１はローレベルになり、第２のスイッチ１０２はオフからオンに切り替わる。すると、容量素子１０１は、電源電位に充電される。容量素子１０１は、電源電位線ＶＤＤＳＲＣに接続され、ノイズ低減機能が活性化される。 Next, at time t2, the control circuit 106 switches the second control signal Pre from the high level to the low level. Since both the second control signal Pre and the voltage line VDDPD are at a low level, the OR circuit 103 outputs a low level. As a result, the gate N1 of the second switch 102 becomes a low level, and the second switch 102 is switched from OFF to ON. Then, the capacitor 101 is charged to the power supply potential. The capacitive element 101 is connected to the power supply potential line VDDSRC, and the noise reduction function is activated.

次に、時刻ｔ３では、容量素子１０１は、電源電位にまで充電されている。制御回路１０６は、パワードメイン１０５に電源を供給するため、第１の制御信号Ｐｓｗをハイレベルからローレベルに切り替える。すると、第１のスイッチ１０４がオンし、電圧線ＶＤＤＰＤは電源電位に向けて電位が上昇する。第１のスイッチ１０４がオフからオンに切り替わると、電圧線ＶＤＤＰＤ及びパワードメイン１０５に一時的に大量の電荷が流入するため、電源電位線ＶＤＤＳＲＣ及び基準電位線ＶＳＳにノイズが発生する。ただし、第２のスイッチ１０２により容量素子１０１が電源電位線ＶＤＤＳＲＣに接続されているので、電源電位線ＶＤＤＳＲＣ及び基準電位線ＶＳＳに発生するノイズは低減されている。電圧線ＶＤＤＰＤに電源電位が供給されると、パワードメイン１０５にも電源が供給され、パワードメイン１０５は動作状態になる。 Next, at time t3, the capacitor 101 is charged to the power supply potential. The control circuit 106 switches the first control signal Psw from a high level to a low level in order to supply power to the power domain 105. Then, the first switch 104 is turned on, and the potential of the voltage line VDDPD increases toward the power supply potential. When the first switch 104 is switched from OFF to ON, a large amount of charge temporarily flows into the voltage line VDDPD and the power domain 105, so that noise is generated in the power supply potential line VDDSRC and the reference potential line VSS. However, since the capacitor 101 is connected to the power supply potential line VDDSRC by the second switch 102, noise generated in the power supply potential line VDDSRC and the reference potential line VSS is reduced. When a power supply potential is supplied to the voltage line VDDPD, power is also supplied to the power domain 105, and the power domain 105 enters an operating state.

次に、時刻ｔ４では、電圧線ＶＤＤＰＤの電位が閾値以上になり、電圧線ＶＤＤＰＤがローレベルからハイレベルになる。すると、論理和回路１０３はハイレベルを出力し、第２のスイッチ１０２のゲートＮ１がローレベルからハイレベルになり、第２のスイッチ１０２はオンからオフに切り替わる。すると、容量素子１０１は、充電を終了し、徐々に充電電圧が低下していく。容量素子１０１は、電源電位線ＶＤＤＳＲＣから切断されるので、容量素子１０１によるリーク電流が防止され、消費電力を低減することができる。 Next, at time t4, the potential of the voltage line VDDPD becomes equal to or higher than the threshold value, and the voltage line VDDPD changes from the low level to the high level. Then, the OR circuit 103 outputs a high level, the gate N1 of the second switch 102 changes from a low level to a high level, and the second switch 102 switches from on to off. Then, the capacitive element 101 finishes charging, and the charging voltage gradually decreases. Since the capacitor 101 is disconnected from the power supply potential line VDDSRC, leakage current due to the capacitor 101 is prevented, and power consumption can be reduced.

次に、時刻ｔ５では、制御回路１０６は、第２の制御信号Ｐｒｅをローレベルからハイレベルに切り替える。この際、第２のスイッチ１０２のオン／オフ状態は、変わらない。その後、時刻ｔ１の状態に戻る。 Next, at time t5, the control circuit 106 switches the second control signal Pre from the low level to the high level. At this time, the on / off state of the second switch 102 does not change. Thereafter, the state returns to the state at time t1.

以上のように、容量素子１０１は、時刻ｔ２からｔ４までの期間では電源電位線ＶＤＤＳＲＣに接続されるのでノイズ低減機能を果たすことができ、それ以外の期間では電源電位線ＶＤＤＳＲＣから切断されるのでリーク電流を防止することにより消費電力を低減することができる。 As described above, since the capacitor 101 is connected to the power supply potential line VDDSRC during the period from the time t2 to the time t4, it can perform a noise reduction function, and is disconnected from the power supply potential line VDDSRC during other periods. By preventing leakage current, power consumption can be reduced.

本実施形態によれば、第１のスイッチ１０４を設けることにより、パワードメイン１０５への電源供給をオン／オフし、消費電力を低減することができる。また、容量素子１０１を設けることにより、パワードメイン１０５に電源供給を開始する際に発生するノイズを抑えることができる。また、第２のスイッチ１０２を設けることにより、容量素子１０１により発生するリーク電流を低減することができる。 According to the present embodiment, by providing the first switch 104, power supply to the power domain 105 can be turned on / off, and power consumption can be reduced. In addition, by providing the capacitor 101, noise generated when power supply to the power domain 105 is started can be suppressed. In addition, by providing the second switch 102, leakage current generated by the capacitor 101 can be reduced.

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。 The above-described embodiments are merely examples of implementation in carrying out the present invention, and the technical scope of the present invention should not be construed in a limited manner. That is, the present invention can be implemented in various forms without departing from the technical idea or the main features thereof.

１０１容量素子
１０２第２のスイッチ
１０３論理和回路
１０４第１のスイッチ
１０５パワードメイン
１０６制御回路 101 Capacitance element 102 Second switch 103 OR circuit 104 First switch 105 Power domain 106 Control circuit

Claims

電源電位が供給される電源電位線と、
基準電位が供給される基準電位線と、
電圧線と、
前記電圧線及び前記基準電位線間に接続されるパワードメインと、
前記電源電位線及び前記電圧線間に接続される第１のスイッチと、
前記電源電位線及び前記基準電位線間に接続される容量素子と、
前記電源電位線及び前記基準電位線間において、前記容量素子に対して直列に接続される第２のスイッチとを有し、
前記第２のスイッチは、前記第１のスイッチがオンすると、オンからオフに切り替わることを特徴とする電源スイッチ回路。 A power supply potential line to which a power supply potential is supplied;
A reference potential line to which a reference potential is supplied;
Voltage lines,
A power domain connected between the voltage line and the reference potential line;
A first switch connected between the power supply potential line and the voltage line;
A capacitive element connected between the power supply potential line and the reference potential line;
A second switch connected in series with the capacitor between the power supply potential line and the reference potential line;
The power switch circuit, wherein the second switch is switched from on to off when the first switch is turned on.

前記第２のスイッチは、前記電圧線がハイレベルになるとオフすることを特徴とする請求項１記載の電源スイッチ回路。 2. The power switch circuit according to claim 1, wherein the second switch is turned off when the voltage line becomes a high level.

さらに、第１の制御信号を生成する制御回路を有し、
前記第１のスイッチは、前記第１の制御信号に応じてオン／オフすることを特徴とする請求項１又は２記載の電源スイッチ回路。 And a control circuit for generating the first control signal.
3. The power switch circuit according to claim 1, wherein the first switch is turned on / off according to the first control signal.

前記制御回路は、第２の制御信号を生成し、
前記第２のスイッチは、前記電圧線の電位及び前記第２の制御信号に応じてオン／オフすることを特徴とする請求項１〜３のいずれか１項に記載の電源スイッチ回路。 The control circuit generates a second control signal;
4. The power switch circuit according to claim 1, wherein the second switch is turned on / off in accordance with a potential of the voltage line and the second control signal. 5.

さらに、前記電圧線の電位及び前記第２の制御信号の論理和信号を出力する論理和回路を有し、
前記第２のスイッチは、ゲートが前記論理和回路の出力端子に接続されるｐチャネル電界効果トランジスタであることを特徴とする請求項４記載の電源スイッチ回路。 And a logical sum circuit for outputting a logical sum signal of the potential of the voltage line and the second control signal,
5. The power switch circuit according to claim 4, wherein the second switch is a p-channel field effect transistor having a gate connected to an output terminal of the OR circuit.