JP2013239951A - Ad変換器および固体撮像素子 - Google Patents
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Abstract
【課題】高分解能で、かつ面積の増加を最小限に抑えたAD変換器および固体撮像素子を提供する。
【解決手段】R−DAC6は、第1の階調の電圧を出力する。減衰部123は、R−DAC6の出力を受けて、第3の階調の電圧をC−DAC8へ出力する。C−DAC8は、R−DACの出力、またはR−DACの出力と減衰部123の出力を受けて、第1の階調の電圧、第2の階調の電圧、または第3の階調の電圧を比較部124の比較ノードへ出力する。
【選択図】図4
【解決手段】R−DAC6は、第1の階調の電圧を出力する。減衰部123は、R−DAC6の出力を受けて、第3の階調の電圧をC−DAC8へ出力する。C−DAC8は、R−DACの出力、またはR−DACの出力と減衰部123の出力を受けて、第1の階調の電圧、第2の階調の電圧、または第3の階調の電圧を比較部124の比較ノードへ出力する。
【選択図】図4
Description
本発明は、AD変換器および固体撮像素子に関し、たとえば、逐次比較型のAD変換器およびそのようなAD変換器を含む固体撮像素子に関する。
従来から、キャパシタとラダー抵抗を用いた逐次比較型のAD変換器が知られている。たとえば、特許文献1(特開平6−164399号公報)のAD変換器は、アナログ入力を差動化する差動増幅器と、サンプル/ホールド機能を有する差動増幅器を用いた差動電圧比較器と、ラダー抵抗とそれを駆動するスイッチ群からなる。このAD変換器は、さらに、上位ビットに相当する基準差電圧を決定する上位ビット用D/A変換器と、2つの差動入力に対してそれぞれ下位ビットに対応する複数の重み付きコンデンサ列とスイッチ群を2系統用いた下位ビット用D/A変換器と、それらのスイッチを制御する制御ロジックとを備える。
特許文献2(特開平8−51364号公報)のAD変換器は、アナログ入力を差動化する差動増幅器と、サンプル/ホールド機能を有する比較器(インバータ)と、ラダー抵抗とそれを駆動するスイッチ群を備える。また、このAD変換器は、上位ビットに相当する基準差電圧を決定する上位ビット用D/A変換器と、2つのコンデンサとスイッチ群を2系統用いた下位ビット用D/A変換器と、それらのスイッチを制御する制御ロジックを備える。
しかしながら、AD変換器の分解能を高くするためには、多数のキャパシタおよび抵抗を設ける必要があり、回路の面積が大きくなる。その結果、たとえば、数千個のAD変換器を搭載する必要があるCMOSイメージセンサなどでは、装置が大規模化するという問題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかであろう。
一実施の形態のAD変換器において、第1のDACは、第1の階調の電圧を出力する。減衰部は、第1のDACの出力を受けて、第3の階調の電圧を第2のDACへ出力する。第2のDACは、第1のDACの出力、または第1のDACの出力と減衰部の出力を受けて、第1の階調の電圧、第2の階調の電圧、または第3の階調の電圧を比較器の比較ノードへ出力する。
一実施の形態のAD変換器によれば、小面積で、高い分解能の電圧を出力することできる。
以下、本発明の実施形態について、図面を用いて説明する。
(参考)
図1は、参考例のコラムADCの構成を表わす図である。
(参考)
図1は、参考例のコラムADCの構成を表わす図である。
このコラムADCでは、R−DAC(R-String Digital to Analog Converter)6と、C−DAC(Switched Capacitor Digital to Analog Converter)8と、比較部124と、SAR制御回路92で構成される。
R−DAC6とC−DAC8は、比較部124の比較電圧を生成するためのものである。C−DAC8のみで比較電圧を生成する場合には、容量素子が2n(nは分解能)個、あるいは特許文献1に示されているような構成で2n個に相当するような容量が必要である。高分解能のADCを提供する場合には、容量素子が膨大な数、面積が必要となる。そこで、容量素子の数を減らすひとつ工夫として、ADCの上位ビットを決定するための比較電圧を生成するためにR−DAC6が用いられている。
しかしながら、デジタル・一眼レフカメラ等では、画質向上を目的として、より高分解能なADCが求められている。高分解能のADCを提供するためには、R−DAC6の抵抗素子の数やC−DAC8の容量素子の数を増加する必要があり、ADCの面積が大きくなる。本実施の形態は、高分解能で、かつ面積の増加を最小限に抑えたADCについて説明する。
[第1の実施形態]
(カメラシステムの構成)
図2は、本実施の形態のコラムADCが使用されるカメラシステムの構成を表わす図である。
(カメラシステムの構成)
図2は、本実施の形態のコラムADCが使用されるカメラシステムの構成を表わす図である。
図2を参照して、このカメラシステム1000は、電源チップ61と、ラインバッファ62と、CPU(Central Processing Unit)763と、フラッシュメモリ764と、TG765と、CMOSイメージセンサ200と、DFE(Digital Front End)767と、画像処理エンジン69と、LCD(Liquid Crystal Display)72と、フレームバッファ73と、メモリカードI/F74と、レジスタ766とを備える。
電源チップ61は、電源を制御する。
ラインバッファ62は、1行の画像データを一時的に記憶する。
ラインバッファ62は、1行の画像データを一時的に記憶する。
CPU763は、カメラシステム1000の全体を制御する。
フラッシュメモリ764は、欠陥位置を表わすデータなどを記憶する。
フラッシュメモリ764は、欠陥位置を表わすデータなどを記憶する。
TG765は、CMOSイメージセンサ200を制御するための制御信号を生成し、CMOSイメージセンサ200に供給する。
レジスタ766は、各種の設定データを記憶する。
DFE767は、つなぎ補正などを実行する。
DFE767は、つなぎ補正などを実行する。
CMOSイメージセンサ200は、被写体の像の光の明暗を電気信号に変換(光電変換)して、変換した信号を順次出力する。
画像処理エンジン69は、補正部70と、符号化部71とを含む。補正部70は、欠陥補正およびホワイトバランスを実行して、符号化前のデータ(RAWデータ)を出力する。符号化部71は、ベイヤ補間、ガンマ補正、およびJPEG(Joint Photographic Experts Group)エンコードを実行して、JPEGデータを出力する。
LCD72は、画像データなどを表示する。
フレームバッファ73は、DDR−SDRAM(Double-Data-Rate Synchronous Dynamic Random Access Memory)によって構成される。フレームバッファ73は、AD変換して生成されたデジタル画像データを一時的に記憶する。
フレームバッファ73は、DDR−SDRAM(Double-Data-Rate Synchronous Dynamic Random Access Memory)によって構成される。フレームバッファ73は、AD変換して生成されたデジタル画像データを一時的に記憶する。
メモリカードI/F74は、メモリカードとの間でデータの授受を行なう。
(CMOSイメージセンサの構成)
図3は、図2のCMOSイメージセンサの構成例を示す図である。
(CMOSイメージセンサの構成)
図3は、図2のCMOSイメージセンサの構成例を示す図である。
図3を参照して、このCMOSイメージセンサ200は、入力バッファ91と、制御回路94と、ロウデコーダ95と、画素アレイ171と、PGA172と、コラムADC(Analog to Digital Converter)1と、H−Scanner14と、パラレル/シリアル変換器93と、出力バッファ92とを備える。
PGA172およびコラムADC1は、画素アレイ171の列ごとに設けられる。
画素アレイ171の偶数列(0,2,4,・・・)に対応するPGA172およびコラムADC1は、画素アレイ171の上側に配置され、画素アレイ171の奇数列(1,3,5,・・・)に対応するPGA172およびコラムADC1は、画素アレイ171の下側に配置される。
画素アレイ171の偶数列(0,2,4,・・・)に対応するPGA172およびコラムADC1は、画素アレイ171の上側に配置され、画素アレイ171の奇数列(1,3,5,・・・)に対応するPGA172およびコラムADC1は、画素アレイ171の下側に配置される。
H−Scanner14は、画素アレイ171の奇数列と偶数列に対して、それぞれ1個設けられている。
入力バッファ91は、外部からのコマンド(Command)および入力データ(Input)を受付ける。
制御回路94は、CMOSイメージセンサ全体の動作を制御する。
ロウデコーダ95は、画素アレイ171内の行を選択する。
ロウデコーダ95は、画素アレイ171内の行を選択する。
画素アレイ171は、撮像部として機能する。画素アレイ171は、光信号を電気信号に変換する光電変換素子を含む画素が複数行列状に配置される。画素アレイ171は、ロウデコーダ95によって各画素を行ごとに順次走査しながら選択行の各画素の信号を列ごとに配線された複数の垂直読出線を介して出力する。
PGA172は、垂直読出線を介して出力された各画素の信号をサンプリングする。
コラムADC1は、PGA172でサンプリングされた各画素の信号を保持し、保持した画素の信号をアナログ信号からデジタル値に変換する。
コラムADC1は、PGA172でサンプリングされた各画素の信号を保持し、保持した画素の信号をアナログ信号からデジタル値に変換する。
H−Scanner14は、画素アレイ171の各列に対応するコラムADC1から出力されるデジタル信号を水平方向にパラレルに転送する。
パラレル/シリアル変換器93は、H−Scanner14によって転送されるパラレルデータをシリアルデータに変換して、出力バッファへ出力する。
出力バッファ92は、外部へ出力データ(Output)を出力する。
図4は、第1の実施形態のコラムADC1の構成を表わす図である。分解能は、6ビットである。
図4は、第1の実施形態のコラムADC1の構成を表わす図である。分解能は、6ビットである。
このコラムADC1は、入力電圧と選択された電圧とを逐次比較する。コラムADC1は、比較ノードに与えられる第1の階調の電圧、第1の階調よりも高い第2の階調の電圧、または第2の階調よりも高い第3の階調の電圧と、基準電圧とを比較する比較部124と、第1の階調の電圧を出力するR−DAC6と、R−DAC6の出力を受けて、第3の階調の電圧をC−DAC8へ出力する減衰部123とを備える。また、コラムADC1は、R−DAC6の出力、またはR−DAC6の出力と減衰部123の出力を受けて、第1の階調の電圧、第2の階調の電圧、または第3の階調の電圧を比較ノードへ出力するC−DAC8とを備える。
C−DAC8は、第1段階で第1の階調の電圧を比較ノードへ出力し、第2段階で第2の階調の電圧を比較ノードへ出力し、第3段階で第3の階調の電圧を比較ノードへ出力する。
以上のように、本実施の形態のコラムADCによれば、R−DAC6の出力電圧を減衰した第3の階調の電圧が減衰部によって生成されるので、面積の大幅な増加を伴うことなく、高い分解能の電圧を出力することできる。
[第2の実施形態]
図5は、第2の実施形態のコラムADC1の構成を表わす図である。
図5は、第2の実施形態のコラムADC1の構成を表わす図である。
コラムADC1は、R−DAC6と、C−DAC8と、減衰部123と、比較部124と、SAR制御回路2とを備える。
入力電圧VINは、C−DAC8に入力される。上限電圧VRTは、R−DAC6に入力される。下限電圧VRBは、R−DAC6とアッテネータ3に入力される。なお、上限電圧VRT、下限電圧VRBはチップ外部より入力されたものであっても、チップ内部で生成された電圧であっても良いものとする。
(R−DAC)
R−DAC6は、直列接続された抵抗素子R1,R2,R3,R4を含む。抵抗素子R1〜R4の抵抗値はRとする。抵抗素子R1と抵抗素子R2の間のノードND12の電圧VTAP1は、VRB+3×VREF/4である。抵抗素子R2と抵抗素子R3の間のノードND23の電圧VTAP2は、VRB+VREF/2である。抵抗素子R3と抵抗素子R4の間のノードND34の電圧VTAP3は、VRB+VREF/4である。ただし、VREF=(VRT−VRB)である。
R−DAC6は、直列接続された抵抗素子R1,R2,R3,R4を含む。抵抗素子R1〜R4の抵抗値はRとする。抵抗素子R1と抵抗素子R2の間のノードND12の電圧VTAP1は、VRB+3×VREF/4である。抵抗素子R2と抵抗素子R3の間のノードND23の電圧VTAP2は、VRB+VREF/2である。抵抗素子R3と抵抗素子R4の間のノードND34の電圧VTAP3は、VRB+VREF/4である。ただし、VREF=(VRT−VRB)である。
R−DAC6は、スイッチSW1A、SW2A,SW3A,SW4A,SW5Aと、スイッチSW1B,SW2B,SW3B,SW4B,SW5Bとを含む。
スイッチSW1Aがオンで、スイッチSW2A,SW3A,SW4A,SW5Aがオフのときには、ノードND1の電圧VRDAC1が、上限電圧VRTとなる。スイッチSW2Aがオンで、スイッチSW1A,SW3A,SW4A,SW5Aがオフのときには、ノードND1の電圧VRDAC1が、ノードND12の電圧VTAP1となる。スイッチSW3Aがオンで、スイッチSW1A,SW2A,SW4A,SW5Aがオフのときには、ノードND1の電圧VRDAC1が、ノードND23の電圧VTAP2となる。スイッチSW4Aがオンで、スイッチSW1A,SW2A,SW3A,SW5Aがオフのときには、ノードND1の電圧VRDAC1が、ノードND34の電圧VTAP3となる。スイッチSW5Aがオンで、スイッチSW1A,SW2A,SW3A,SW4Aがオフのときには、ノードND1の電圧VRDAC1が、下限電圧VRBとなる。
スイッチSW1Bがオンで、スイッチSW2B,SW3B,SW4B,SW5Bがオフのときには、ノードND2の電圧VRDAC2が、上限電圧VRTとなる。スイッチSW2Bがオンで、スイッチSW1B,SW3B,SW4B,SW5Bがオフのときには、ノードND2の電圧VRDAC2が、ノードND12の電圧VTAP1となる。スイッチSW3Bがオンで、スイッチSW1B,SW2B,SW4B,SW5Bがオフのときには、ノードND2の電圧VRDAC2が、ノードND23の電圧VTAP2となる。スイッチSW4Bがオンで、スイッチSW1B,SW2B,SW3B,SW5Bがオフのときには、ノードND2の電圧VRDAC2が、ノードND34の電圧VTAP3となる。スイッチSW5Bがオンで、スイッチSW1B,SW2B,SW3B,SW4Bがオフのときには、ノードND2の電圧VRDAC2が、下限電圧VRBとなる。
(C−DAC)
C−DAC7は、非反転増幅器4の負の入力端子と接続される容量素子C1,C2,C3,C4を含む。容量素子C1〜C4の容量値をCとする。
C−DAC7は、非反転増幅器4の負の入力端子と接続される容量素子C1,C2,C3,C4を含む。容量素子C1〜C4の容量値をCとする。
また、C−DAC7は、スイッチSW6,SW7,SW8,SW10を含む。
スイッチSW6において、端子Oと端子Aとが接続すると、容量素子C1は、入力電圧VINを受ける。スイッチSW6において、端子Oと端子Bとが接続すると、容量素子C1は、ノードND1の電圧VRDAC1を受ける。スイッチSW6において、端子Oと端子Cとが接続すると、容量素子C1は、ノードND2の電圧VRDAC2を受ける。
スイッチSW6において、端子Oと端子Aとが接続すると、容量素子C1は、入力電圧VINを受ける。スイッチSW6において、端子Oと端子Bとが接続すると、容量素子C1は、ノードND1の電圧VRDAC1を受ける。スイッチSW6において、端子Oと端子Cとが接続すると、容量素子C1は、ノードND2の電圧VRDAC2を受ける。
スイッチSW7において、端子Oと端子Aとが接続すると、容量素子C2は、入力電圧VINを受ける。スイッチSW7において、端子Oと端子Bとが接続すると、容量素子C2は、ノードND1の電圧VRDAC1を受ける。スイッチSW7において、端子Oと端子Cとが接続すると、容量素子C2は、ノードND2の電圧VRDAC2を受ける。
スイッチSW8において、端子Oと端子Aとが接続すると、容量素子C3は、入力電圧VINを受ける。スイッチSW8において、端子Oと端子Bとが接続すると、容量素子C3は、ノードND1の電圧VRDAC1を受ける。スイッチSW8において、端子Oと端子Cとが接続すると、容量素子C3は、ノードND2の電圧VRDAC2を受ける。
スイッチSW10において、端子Oと端子Aとが接続すると、容量素子C4は、入力電圧VINを受ける。スイッチSW10において、端子Oと端子Bとが接続すると、容量素子C4は、ノードND1の電圧VRDAC1を受ける。スイッチSW10において、端子Oと端子Cとが接続すると、容量素子C4は、ノードND2の電圧VRDAC2を受ける。スイッチSW10において、端子Oと端子Dとが接続すると、容量素子C4は、アッテネータ3の出力電圧VATTを受ける。
(比較部)
比較部124は、非反転増幅器4と、スイッチSWAZとを含む。
(比較部)
比較部124は、非反転増幅器4と、スイッチSWAZとを含む。
非反転増幅器4の正の入力端子は、仮想接地(DC電圧であるが、説明容易化のため、0Vとして説明する)を受け、負の入力端子は、ノードND3の電圧VCOMPを受ける。非反転増幅器4の出力電圧COMPOUTは、SAR制御回路2へ送られる。スイッチSWAZは、非反転増幅器4の出力と、非反転増幅器4の負の入力端子との間に設けられる。
(減衰部)
減衰部123は、スイッチ部5と、アッテネータ3とを含む。
減衰部123は、スイッチ部5と、アッテネータ3とを含む。
スイッチ部5は、スイッチSW11,SW12,SW13を含む。スイッチSW11がオンで、スイッチSW12,SW13がオフのときには、ノードNDAの電圧は、ノードND12の電圧VTAP1となる。スイッチSW12がオンで、スイッチSW11,SW13がオフのときには、ノードNDAの電圧は、ノードND23の電圧VTAP2となる。スイッチSW13がオンで、スイッチSW11,SW12がオフのときには、ノードNDAの電圧は、ノードND34の電圧VTAP3となる。
アッテネ−タ3は、下限電圧VRB、ノードND2の電圧VRDAC2、ノードNDAの電圧VAを受けて、スイッチSW10の端子Dへ減衰電圧VATTを出力する。アッテネータ3のゲインは1/4であり、アッテネータ3は、以下の式(E1)に従う減衰電圧VATTを出力する。
VATT=−(VA−VRB)/4+VRDAC2・・・式(E1)
つまり、出力電圧VATTは、電圧VAから電圧VRBを減算した電圧を1/4に減衰した後、電圧VRDAC2を加えた電圧である。
つまり、出力電圧VATTは、電圧VAから電圧VRBを減算した電圧を1/4に減衰した後、電圧VRDAC2を加えた電圧である。
(SAR制御回路)
SAR制御回路2には、外部よりクロックCLKと、変換開始を指示する開始信号STARTが入力され、6ビットの変換結果ADOUT[5:0]が外部へ出力される。SAR制御回路2は、非反転増幅器4の出力電圧COMPOUT(比較結果)に基づいて、スイッチ群(SW1A〜SW5A,SW1B〜SW5B,SW6〜SW8、SW10、SW11〜SW13,SWAZ)のオン/オフを制御する信号を出力する。SAR制御回路2は、非反転増幅器4の比較結果である出力電圧(「1」または「0」)を蓄積する。
SAR制御回路2には、外部よりクロックCLKと、変換開始を指示する開始信号STARTが入力され、6ビットの変換結果ADOUT[5:0]が外部へ出力される。SAR制御回路2は、非反転増幅器4の出力電圧COMPOUT(比較結果)に基づいて、スイッチ群(SW1A〜SW5A,SW1B〜SW5B,SW6〜SW8、SW10、SW11〜SW13,SWAZ)のオン/オフを制御する信号を出力する。SAR制御回路2は、非反転増幅器4の比較結果である出力電圧(「1」または「0」)を蓄積する。
(動作)
以下では、入力電圧VINが(VRT−VRB)×34.5/64+VRBが入力されているものとして、説明する。
以下では、入力電圧VINが(VRT−VRB)×34.5/64+VRBが入力されているものとして、説明する。
(0) 入力電圧のサンプリング
SAR制御回路2は、開始信号STARTが「H」レベルに活性化された後、次のCLKの立上りのタイミングで、入力電圧のサンプリング動作を実行するようにスイッチ群を制御する。サンプリング動作では、図6に示すように、スイッチSW11,SW13がオフとなり、スイッチSW12がオンとなる、これにより、ノードNDAの電圧VAがノードND23の電圧VTAP2となる。
SAR制御回路2は、開始信号STARTが「H」レベルに活性化された後、次のCLKの立上りのタイミングで、入力電圧のサンプリング動作を実行するようにスイッチ群を制御する。サンプリング動作では、図6に示すように、スイッチSW11,SW13がオフとなり、スイッチSW12がオンとなる、これにより、ノードNDAの電圧VAがノードND23の電圧VTAP2となる。
また、スイッチSW1A,SW1B,SW2A,SW2B,SW4A,SW4B,SW5A,SW5Bがオフとなり、スイッチSW3AおよびSW3Bがオンとなる。これにより、ノードND1の電圧VRDAC1がノードND23の電圧VTAP2となり、ノードND2の電圧VRDAC2がノードND23の電圧VTAP2となる。
また、スイッチSWAZがオンとなり、スイッチSW6,SW7,SW8,SW10では、端子Aと端子Oとが接続する。これにより、容量素子C1,C2,C3,C4が入力電圧VINを受ける。
(1) 第1回目の比較
SAR制御回路2は、一定のクロック数が経過後のCLKの立上りのタイミングで、1回目の比較動作を実行するように、スイッチ群を制御する。1回目の比較動作では、図7に示すように、スイッチSW6,SW7,SW8,SW10では、端子Bと端子Oとが接続する。これにより、容量素子C1,C2,C3,C4がノードND1の電圧VRDAC1を受ける。また、スイッチSWAZがオフとなる。上記のスイッチ制御によって、ノ−ドND3の電圧VCOMPは、式(A1)で表わされる値となる。
SAR制御回路2は、一定のクロック数が経過後のCLKの立上りのタイミングで、1回目の比較動作を実行するように、スイッチ群を制御する。1回目の比較動作では、図7に示すように、スイッチSW6,SW7,SW8,SW10では、端子Bと端子Oとが接続する。これにより、容量素子C1,C2,C3,C4がノードND1の電圧VRDAC1を受ける。また、スイッチSWAZがオフとなる。上記のスイッチ制御によって、ノ−ドND3の電圧VCOMPは、式(A1)で表わされる値となる。
非反転増幅器4は、ノ−ドND3の電圧VCOMPと仮想接地との差を増幅する。本例の場合、VCOMP>0のため、非反転増幅器4の出力電圧COMPOUTは「H」レベルとなる。この結果、最上位ビットであるMSB (ADOUT[5])の値(「1」)がSAR制御回路2にラッチされる。
(2) 第2回目の比較
SAR制御回路2は、一定のクロック数が経過後のCLKの立上りのタイミングで、2回目の比較動作を実行するように、スイッチ群を制御する。2回目の比較動作では、1回目の比較結果に基づいて、スイッチ群が制御される。本例では、1回目の比較結果がVCOMP>0であったため、電圧VCOMPを上げるように、スイッチ群が制御される。具体的には、図8に示すように、スイッチSW2Aがオンとなり、スイッチSW3Aがオフとなる。これにより、ノードND1の電圧VRDC1がノードND12の電圧VTAP1となる。スイッチSW6,SW7,SW8,SW10では、端子Bと端子Oとの接続が維持される。上記のスイッチ制御によって、ノ−ドND3の電圧VCOMPは、式(A2)で表わされる値となる。
SAR制御回路2は、一定のクロック数が経過後のCLKの立上りのタイミングで、2回目の比較動作を実行するように、スイッチ群を制御する。2回目の比較動作では、1回目の比較結果に基づいて、スイッチ群が制御される。本例では、1回目の比較結果がVCOMP>0であったため、電圧VCOMPを上げるように、スイッチ群が制御される。具体的には、図8に示すように、スイッチSW2Aがオンとなり、スイッチSW3Aがオフとなる。これにより、ノードND1の電圧VRDC1がノードND12の電圧VTAP1となる。スイッチSW6,SW7,SW8,SW10では、端子Bと端子Oとの接続が維持される。上記のスイッチ制御によって、ノ−ドND3の電圧VCOMPは、式(A2)で表わされる値となる。
非反転増幅器4は、ノ−ドND3の電圧VCOMPと仮想接地との差を増幅する。本例の場合、VCOMP<0のため、非反転増幅器4の出力電圧COMPOUTは「L」レベルとなる。この結果、最上位から2ビット目(ADOUT[4])の値(「0」)がSAR制御回路2にラッチされる。
(3) 第3回目の比較
SAR制御回路2は、一定のクロック数が経過後のCLKの立上りのタイミングで、3回目の比較動作を実行するように、スイッチ群を制御する。3回目の比較動作では、2回目の比較結果に基づいて、スイッチ群が制御される。本例では、2回目の比較結果がVCOMP<0であったため、電圧VCOMPを下げるように、スイッチ群が制御される。具体的には、図9に示すように、スイッチSW8,SW10では、端子Cと端子Oとが接続する。これにより、容量素子C3,C4がノードND2の電圧VRDAC2を受ける。
SAR制御回路2は、一定のクロック数が経過後のCLKの立上りのタイミングで、3回目の比較動作を実行するように、スイッチ群を制御する。3回目の比較動作では、2回目の比較結果に基づいて、スイッチ群が制御される。本例では、2回目の比較結果がVCOMP<0であったため、電圧VCOMPを下げるように、スイッチ群が制御される。具体的には、図9に示すように、スイッチSW8,SW10では、端子Cと端子Oとが接続する。これにより、容量素子C3,C4がノードND2の電圧VRDAC2を受ける。
上記のスイッチ制御によって、ノ−ドND3の電圧VCOMPは、式(A3)で表わされる値となる。
非反転増幅器4は、ノ−ドND3の電圧VCOMPと仮想接地との差を増幅する。本例の場合、VCOMP<0のため、非反転増幅器4の出力電圧COMPOUTは「L」レベルとなる。この結果、最上位から3ビット目(ADOUT[3])の値(「0」)がSAR制御回路2にラッチされる。
(4) 第4回目の比較
SAR制御回路2は、一定のクロック数が経過後のCLKの立上りのタイミングで、4回目の比較動作を実行するように、スイッチ群を制御する。4回目の比較動作では、3回目の比較結果に基づいて、スイッチ群が制御される。本例では、3回目の比較結果がVCOMP<0であったため、電圧VCOMPを下げるように、スイッチ群が制御される。具体的には、図10に示すように、スイッチSW7では、端子Cと端子Oとが接続する。これにより、容量素子C2がノードND2の電圧VRDAC2を受ける。
SAR制御回路2は、一定のクロック数が経過後のCLKの立上りのタイミングで、4回目の比較動作を実行するように、スイッチ群を制御する。4回目の比較動作では、3回目の比較結果に基づいて、スイッチ群が制御される。本例では、3回目の比較結果がVCOMP<0であったため、電圧VCOMPを下げるように、スイッチ群が制御される。具体的には、図10に示すように、スイッチSW7では、端子Cと端子Oとが接続する。これにより、容量素子C2がノードND2の電圧VRDAC2を受ける。
上記のスイッチ制御によって、ノ−ドND3の電圧VCOMPは、式(A4)で表わされる値となる。
非反転増幅器4は、ノ−ドND3の電圧VCOMPと仮想接地との差を増幅する。本例の場合、VCOMP<0のため、非反転増幅器4の出力電圧COMPOUTは「L」レベルとなる。この結果、最上位から4ビット目(ADOUT[2])の値(「0」)がSAR制御回路2にラッチされる。
(5) 第5回目の比較
SAR制御回路2は、一定のクロック数が経過後のCLKの立上りのタイミングで、5回目の比較動作を実行するように、スイッチ群を制御する。5回目の比較動作では、4回目の比較結果に基づいて、スイッチ群が制御される。本例では、4回目の比較結果がVCOMP<0であったため、電圧VCOMPを下げるように、スイッチ群が制御される。具体的には、図11に示すように、スイッチSW10では、端子Dと端子Oとが接続する。これにより、容量素子C4がアッテネータ3の出力電圧VATTを受ける。
SAR制御回路2は、一定のクロック数が経過後のCLKの立上りのタイミングで、5回目の比較動作を実行するように、スイッチ群を制御する。5回目の比較動作では、4回目の比較結果に基づいて、スイッチ群が制御される。本例では、4回目の比較結果がVCOMP<0であったため、電圧VCOMPを下げるように、スイッチ群が制御される。具体的には、図11に示すように、スイッチSW10では、端子Dと端子Oとが接続する。これにより、容量素子C4がアッテネータ3の出力電圧VATTを受ける。
アッテネータ3は、ノードNDAの電圧VAと、ノードND2の電圧VRDAC2と、下限電圧VRBを受けて、式(E1)で表わされる電圧VATTを出力する。
上記のスイッチ制御によって、ノ−ドND3の電圧VCOMPは、式(A5)で表わされる値となる。
非反転増幅器4は、ノ−ドND3の電圧VCOMPと仮想接地との差を増幅する。本例の場合、VCOMP>0のため、非反転増幅器4の出力電圧COMPOUTは「H」レベルとなる。この結果、最上位から5ビット目(ADOUT[1])の値(「1」)がSAR制御回路2にラッチされる。
(6) 第6回目の比較
SAR制御回路2は、一定のクロック数が経過後のCLKの立上りのタイミングで、6回目の比較動作を実行するように、スイッチ群を制御する。6回目の比較動作では、5回目の比較結果に基づいて、スイッチ群が制御される。本例では、5回目の比較結果がVCOMP>0であったため、電圧VCOMPを下げるように、スイッチ群が制御される。具体的には、図12に示すように、スイッチSW12がオフとなり、スイッチSW13がオンとなる。これにより、ノードNDAの電圧VAがノードND34の電圧VTAP3となる。
SAR制御回路2は、一定のクロック数が経過後のCLKの立上りのタイミングで、6回目の比較動作を実行するように、スイッチ群を制御する。6回目の比較動作では、5回目の比較結果に基づいて、スイッチ群が制御される。本例では、5回目の比較結果がVCOMP>0であったため、電圧VCOMPを下げるように、スイッチ群が制御される。具体的には、図12に示すように、スイッチSW12がオフとなり、スイッチSW13がオンとなる。これにより、ノードNDAの電圧VAがノードND34の電圧VTAP3となる。
上記のスイッチ制御によって、ノ−ドND3の電圧VCOMPは、式(A6)で表わされる値となる。
非反転増幅器4は、ノ−ドND3の電圧VCOMPとグランド電圧(0V)との差を増幅する。本例の場合、VCOMP<0のため、非反転増幅器4の出力電圧COMPOUTは「L」レベルとなる。この結果、最上位から6ビット目(ADOUT[0])の値(「0」)がSAR制御回路2にラッチされる。
上記6回目の比較動作が完了し、変換結果がSAR制御回路2にラッチされることにより、6ビットの変換が完了する。本例では、変換結果は、「100010b」となる。
(アッテネータの一例)
図13は、アッテネ−タ3の構成の一例を表わす図である。
図13は、アッテネ−タ3の構成の一例を表わす図である。
このアッテネータ3は、入力切替用のスイッチSW15と、初期化用のスイッチSW14と、容量素子C5,C6と、反転増幅器11とを備える。容量素子C6の容量値は、容量素子C5の容量値の4倍である。
スイッチSW15は、ノードNDAの電圧VA、下限電圧VRBのいずれかを容量素子C5に与える。反転増幅器11の正の入力端子は、ノードND2の電圧VRDAC2を受け、負の入力端子は、容量素子C5、容量素子C6、スイッチSW14と接続する。容量素子C6は、反転増幅器11の負の入力端子と反転増幅器11の出力端子との間に設けられる。スイッチSW14は、反転増幅器11の負の入力端子と反転増幅器11の出力端子との間に設けられる。
(アッテネータの動作例)
次に、アッテネータ3の動作について説明する。
次に、アッテネータ3の動作について説明する。
ADCの動作が開始し、4回目の比較動作が完了するまでは、アッテネータ3は初期化状態である。初期化状態では、図14に示すように、スイッチSW14がオンであり、スイッチSW15は、下限電圧VRBを容量素子C5へ供給する。この結果、容量素子C6の入出力は接続されて初期化されるととともに、容量素子C5には以下の電荷Qrstが蓄積される。C6は、入出力がSW14により短絡されているため、蓄積電荷は0である。
Qrst=C5×(VRB-VRDAC2) ・・・ (E2)
ADCが5回目の比較動作をすると、スイッチSW10を介して、アッテネータ3は容量素子C4に電圧を供給する。この状態を出力動作状態とする。
ADCが5回目の比較動作をすると、スイッチSW10を介して、アッテネータ3は容量素子C4に電圧を供給する。この状態を出力動作状態とする。
出力動作状態では、図15に示すように、スイッチSW14がオフとなり、スイッチSW15は、ノードNDAの電圧VAを容量素子C5へ供給する。このとき、容量素子C5およびC6には以下の電荷Qattが蓄積される。
Qatt=C5×(VA−VRDAC2)+C6×(VATT−VRDAC2)・・・(E3)
電荷保存の法則から、以下の式によって、式(E1)が導出される。
電荷保存の法則から、以下の式によって、式(E1)が導出される。
以上のように、本実施の形態では、アッテネータ3が、R−DAC6の出力を一定倍に減衰した電圧をC−DAC8へ印加することによって、R−DAC6の出力を下位ビットの変換で利用することができる。本実施の形態では、R−DAC6の出力信号線数、およびC−DAC8の容量素子の数を図1の参考例と同様に維持したままで、コラムADC1の分解能を上げることができる。つまり、面積の増加を最小限に抑えながら、コラムADC1の分解能を上げることが可能になる。
[第3の実施形態]
図16は、第3の実施形態のコラムADC51の構成を表わす図である。
図16は、第3の実施形態のコラムADC51の構成を表わす図である。
第3の実施形態のコラムADC51が、第2の実施形態のコラムADC51と相違する点は、アッテネータ103である。
アッテネータ103のゲイン1/4であり、アッテネータ103は、以下の式(E4)に従う減衰電圧VATTを出力する。
VATT=(VA−VRB)/4+VRDAC2・・・式(E4)
つまり、出力電圧VATTは、 つまり、出力電圧VATTは、電圧VAから電圧VRBを減算した電圧を1/4に減衰した後、電圧VRDAC2を加えた電圧である。
つまり、出力電圧VATTは、 つまり、出力電圧VATTは、電圧VAから電圧VRBを減算した電圧を1/4に減衰した後、電圧VRDAC2を加えた電圧である。
(動作)
本実施の形態のコラムADC51における、サンプリングおよび第1回〜第4回目の比較動作は、第1の実施形態と同じであるため、説明を繰り返さない。
本実施の形態のコラムADC51における、サンプリングおよび第1回〜第4回目の比較動作は、第1の実施形態と同じであるため、説明を繰り返さない。
(5) 第5回目の比較
SAR制御回路2は、一定のクロック数が経過後のCLKの立上りのタイミングで、5回目の比較動作を実行するように、スイッチ群を制御する。5回目の比較動作では、4回目の比較結果に基づいて、スイッチ群が制御される。本例では、4回目の比較結果がVCOMP<0であったため、電圧VCOMPを下げるように、スイッチ群が制御される。具体的には、図16に示すように、スイッチSW10では、端子Dと端子Oとが接続する。これにより、容量素子C4がアッテネータ103の出力電圧VATTを受ける。また、スイッチSW6では、端子Cと端子Oとが接続する。これにより、容量素子C1は、ノードND2の電圧VRDAC2を受ける。
SAR制御回路2は、一定のクロック数が経過後のCLKの立上りのタイミングで、5回目の比較動作を実行するように、スイッチ群を制御する。5回目の比較動作では、4回目の比較結果に基づいて、スイッチ群が制御される。本例では、4回目の比較結果がVCOMP<0であったため、電圧VCOMPを下げるように、スイッチ群が制御される。具体的には、図16に示すように、スイッチSW10では、端子Dと端子Oとが接続する。これにより、容量素子C4がアッテネータ103の出力電圧VATTを受ける。また、スイッチSW6では、端子Cと端子Oとが接続する。これにより、容量素子C1は、ノードND2の電圧VRDAC2を受ける。
アッテネータ103は、ノードNDAの電圧VAと、ノードND2の電圧VRDAC2と、下限電圧VRBを受けて、式(E4)で表わされる電圧VATTを出力する。
上記のスイッチ制御によって、ノ−ドND3の電圧VCOMPは、式(B5)で表わされる値となる。
非反転増幅器4は、ノ−ドND3の電圧VCOMPと仮想接地との差を増幅する。本例の場合、VCOMP>0のため、非反転増幅器4の出力電圧COMPOUTは「H」レベルとなる。この結果、最上位から5ビット目(ADOUT[1])の値(「1」)がSAR制御回路2にラッチされる。
(6) 第6回目の比較
SAR制御回路2は、一定のクロック数が経過後のCLKの立上りのタイミングで、6回目の比較動作を実行するように、スイッチ群を制御する。6回目の比較動作では、5回目の比較結果に基づいて、スイッチ群が制御される。本例では、5回目の比較結果がVCOMP>0であったため、電圧VCOMPを下げるように、スイッチ群が制御される。具体的には、図17に示すように、スイッチSW12がオフとなり、スイッチSW11がオンとなる。これにより、ノードNDAの電圧VAがノードND12の電圧VTAP1となる。
SAR制御回路2は、一定のクロック数が経過後のCLKの立上りのタイミングで、6回目の比較動作を実行するように、スイッチ群を制御する。6回目の比較動作では、5回目の比較結果に基づいて、スイッチ群が制御される。本例では、5回目の比較結果がVCOMP>0であったため、電圧VCOMPを下げるように、スイッチ群が制御される。具体的には、図17に示すように、スイッチSW12がオフとなり、スイッチSW11がオンとなる。これにより、ノードNDAの電圧VAがノードND12の電圧VTAP1となる。
上記のスイッチ制御によって、ノ−ドND3の電圧VCOMPは、式(B6)で表わされる値となる。
非反転増幅器4は、ノ−ドND3の電圧VCOMPと仮想接地との差を増幅する。本例の場合、VCOMP<0のため、非反転増幅器4の出力電圧COMPOUTは「L」レベルとなる。この結果、最上位から6ビット目(ADOUT[0])の値(「0」)がSAR制御回路2にラッチされる。本例では、変換結果は、「100010b」となる。
(アッテネータ103の一例)
図18は、アッテネ−タ103の構成の一例を表わす図である。
図18は、アッテネ−タ103の構成の一例を表わす図である。
このアッテネータ103は、入力切替用のスイッチSW15と、初期化用のスイッチSW14,SW16と、容量素子C5,C6,C7,C8と、反転増幅器11,12とを備える。容量素子C6の容量値は、容量素子C5の容量値の4倍である。容量素子C8の容量値は、容量素子C7の容量値と等しい。
スイッチSW15は、ノードNDAの電圧VA、下限電圧VRBのいずれかを容量素子C5に与える。
反転増幅器12の正の入力端子は、下限電圧VRBを受け、負の入力端子は、容量素子C5、容量素子C6、スイッチSW14と接続する。容量素子C6は、反転増幅器12の負の入力端子と反転増幅器12の出力端子との間に設けられる。スイッチSW14は、反転増幅器12の負の入力端子と反転増幅器12の出力端子との間に設けられる。反転増幅器12の出力端子は、容量素子C7と接続する。
反転増幅器11の正の入力端子は、ノードND2の電圧VRDAC2を受け、負の入力端子は、容量素子C7、容量素子C8、スイッチSW16と接続する。容量素子C8は、反転増幅器11の負の入力端子と反転増幅器11の出力端子との間に設けられる。スイッチSW16は、反転増幅器11の負の入力端子と反転増幅器11の出力端子との間に設けられる。反転増幅器11は、式(E4)で表わされる減衰電圧VATTを出力する。
前段の回路(容量素子C5、容量素子C6、スイッチSW14、反転増幅器12)で(VA−VRB)を1/4に減衰した電圧の反転を出力する。
後段の回路(容量素子C7、容量素子C8、スイッチSW16、反転増幅器11)で前段の回路から出力される減衰された反転出力をさらに反転(非反転)し、かつVRDAC2を加えた電圧を出力する。この非反転出力は、SW10を介して、C−DAC8中の容量素子C4へ印加される。
以上のように、本実施の形態でも、第2の実施形態と同様に、アッテネータ103が、R−DAC6の出力を一定倍に減衰した電圧をC−DAC8へ印加することによって、R−DAC6の出力を下位ビットの変換で利用することができる。また、本実施の形態でも、第2の実施形態と同様に、R−DAC6の出力信号線数、およびC−DAC8の容量素子の数を図1の参考例と同様に維持したままで、コラムADC51の分解能を上げることができる。つまり、面積の増加を最小限に抑えながら、コラムADC51の分解能を上げることが可能になる。
[第4の実施形態]
図19は、第4の実施形態のCMOSイメージセンサ200に含まれる複数のコラムADCの構成を説明するための図である。
図19は、第4の実施形態のCMOSイメージセンサ200に含まれる複数のコラムADCの構成を説明するための図である。
図19に示すように、R−DACに含まれる抵抗素子R1〜R4は、複数のコラムADCで共有される。すなわち、複数のコラムADCの抵抗素子R1〜R4を除いた回路271_1,271_2,271_3・・・が、共有の抵抗素子R1〜R4と接続する。
本実施の形態では、抵抗素子R1〜R4が複数のコラムADC間で共有されるので、複数のコラムADCを利用するCMOSイメージセンサなどにおいて、回路面積を小さくすることができる。
上記の実施形態では、すべてのコラムADCで、抵抗素子R1〜R4が共有されるとしたが、奇数例のコラムADCで、R−DAC6に含まれる抵抗素子R1〜R4を共有し、偶数列のコラムADCで、R−DAC6に含まれる抵抗素子R1〜R4を共有するものとしてもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
1,51 コラムADC、2 SAR制御回路、3,103 アッテネータ、4 非反転増幅器、6 R−DAC、8 C−DAC、11,12 反転増幅器、14 H−Scanner、61 電源チップ、62 ラインバッファ、70 補正部、71 符号化部、72 LCD、73 フレームバッファ、74 メモリカードI/F、91 入力バッファ、92 出力バッファ、93 パラレル/シリアル変換器、94 制御回路、95 ロウデコーダ、123 減衰部、124 比較部、171 画素アレイ、172 PGA、200 CMOSイメージセンサ、763 CPU、764 フラッシュメモリ、765 TG、766 レジスタ、767 DFE、SW1A〜SW5A,SW1B〜SW5B、SW6〜SW8,SW10〜SW16,SWAZ スイッチ、R1〜R4 抵抗素子、C1〜C7 抵抗素子。
Claims (6)
- 入力電圧と選択された電圧とを逐次比較するAD変換器であって、
比較ノードに与えられる第1の階調の電圧、前記第1の階調よりも高い第2の階調の電圧、または前記第2の階調よりも高い第3の階調の電圧と、基準電圧とを比較する比較部と、
第1の階調の電圧を出力する第1のDACと、
前記第1のDACの出力を受けて、前記第3の階調の電圧を出力する減衰部と、
前記第1のDACの出力、または前記第1のDACの出力と前記減衰部の出力を受けて、前記第1の階調の電圧、前記第2の階調の電圧、または前記第3の階調の電圧を前記比較ノードへ出力する第2のDACとを備えたAD変換器。 - 前記第2のDACは、第1段階で前記第1の階調の電圧を前記比較ノードへ出力し、第2段階で前記第2の階調の電圧を前記比較ノードへ出力し、第3段階で前記第3の階調の電圧を前記比較ノードへ出力する、請求項1記載のAD変換器。
- 前記第1のDACは、
第1の基準電位と第2の基準電位との間に直列接続された複数の抵抗と、
前記複数の抵抗の所定のノードに与えられる電圧を選択して第1のノードに出力する第1のスイッチ群と、
前記複数の抵抗の所定のノードに与えられる電圧を選択して第2のノードに出力する第2のスイッチ群とを含み、
前記減衰部は、
前記複数の抵抗の所定ノードに与えられる電圧を選択して第3のノードに出力する第3のスイッチ群と、
前記第3のノードと、前記第2のノードと、前記第2の基準電位とに接続され、前記第3のノードの電圧を減衰させた電圧を出力するアッテネータとを含み、
前記第2のDACは、
各々が、前記比較ノードと接続される一方の端子を有する複数の容量素子と、
前記入力電圧を受ける入力ノード、前記第1のノード、前記第2のノード、および前記アッテネータの出力のいずれかの電圧を選択して、接続される対応の容量素子の他方の端子に出力する1つのスイッチと、前記入力電圧を受ける入力ノード(VIN)、前記第1のノード、および前記第2のノードのいずれかの電圧を選択して、接続される対応の容量素子の他方の端子に接続する1個以上のスイッチとを含む第4のスイッチ群とを含む、請求項1記載のAD変換器。 - 前記AD変換器は、さらに、
第1段階で、前記複数の抵抗によって分圧された前記第1の階調の電圧が前記比較ノードに出力され、
前記第2段階で、前記第1の階調の電圧が前記複数の容量素子によって微調整された前記第2の階調の電圧が前記比較ノードに出力され、
前記第3段階で、前記第2の階調の電圧が、前記複数の抵抗によって分圧された電圧が前記アッテネータで減圧された電圧によって微調整された前記第3の階調の電圧が前記比較ノードへ出力されるように、前記第1〜第4のスイッチ群を制御する制御回路を備える、請求項3記載のAD変換器。 - 固体撮像素子であって、
光信号を電気信号に変換する光電変換素子を含む画素が複数行列状に配置され、各画素を行ごとに順次走査しながら選択行の各画素の信号を列ごとに配線された複数の垂直読出線を介して出力する撮像部と、
前記垂直読出線を介して出力された各画素の信号を保持し、前記保持した画素の信号をアナログ信号からデジタル値に変換する複数のAD変換器とを備え、
前記AD変換器は、入力電圧と選択された電圧とを逐次比較するAD変換器であって、
比較ノードに与えられる第1の階調の電圧、前記第1の階調よりも高い第2の階調の電圧、または前記第2の階調よりも高い第3の階調の電圧と基準電圧とを比較する比較部と、
第1の階調の電圧を出力する第1のDACと、
前記第1のDACの出力を受けて、前記第3の階調の電圧を前記第2のDACへ出力する減衰部と、
前記第1のDACの出力、または前記第1のDACの出力と前記減衰部の出力を受けて、前記第1の階調の電圧、前記第2の階調の電圧、または前記第3の階調の電圧を前記比較ノードへ出力する第2のDACとを含む固体撮像素子。 - 前記第1のDACは、
第1の基準電位と第2の基準電位との間に直列接続された複数の抵抗を含み、
前記第1のDACに含まれる複数の抵抗は、複数のAD変換器の間で共有される、請求項5記載の固体撮像素子。
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