JP2011035701A - イメージセンサ用a/d変換装置 - Google Patents
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Abstract
【課題】
高速・高分解能で、かつ固定パターン雑音なども除去するノイズリダクション機能を有したカラムA/D変換器を小さな回路規模で提供する。
【解決手段】
各カラムA/D変換器は、各々に共通に供給される参照電圧群の中から、それぞれのカラムA/D変換器に入力される各センサ信号電圧を挟み込む2つの参照電圧を選択して出力するデュアル出力型のD/A変換器と、その2つの参照電圧をフルスケールとする電荷再分配型のD/A変換器を併用することで、小さな回路規模で高速・高性能のカラムA/D変換器を実現する。さらにその高速変換性を生かし、A/D変換後のデジタル演算によってノイズリダクションを行う。
【選択図】図4
高速・高分解能で、かつ固定パターン雑音なども除去するノイズリダクション機能を有したカラムA/D変換器を小さな回路規模で提供する。
【解決手段】
各カラムA/D変換器は、各々に共通に供給される参照電圧群の中から、それぞれのカラムA/D変換器に入力される各センサ信号電圧を挟み込む2つの参照電圧を選択して出力するデュアル出力型のD/A変換器と、その2つの参照電圧をフルスケールとする電荷再分配型のD/A変換器を併用することで、小さな回路規模で高速・高性能のカラムA/D変換器を実現する。さらにその高速変換性を生かし、A/D変換後のデジタル演算によってノイズリダクションを行う。
【選択図】図4
Description
本発明はイメージセンサから出力されるアナログの画像出力をデジタルデータに変換するイメージセンサ用のA/D変換装置、特にカラム配列のイメージセンサに適したA/D変換装置に関する。
従来、デジタルスチルカメラや携帯電話用カメラではCCDやAPS(Acrive Pixel Sensor)型のCMOSイメージセンサが使用されているが、近年の高解像度化に伴い、画素数を増大させる傾向がある。また、その一方で高速連写や高フレームレートの動画などの要求もあり、その二つが相まって読み出しを高速で行う要求が強くなっている。しかしながら画素数を増大させる、あるいは高速読み出しを行おうとすると、当然ながら単位時間内に読み出さなければならない画素信号の数が増大するため、信号の読み出しおよび読み出されたアナログ信号をデジタル信号に変換する回路には高速化が要求される。これまで撮像素子として主流であったCCDでは、高速で読み出しを行うためには水平CCDを高速で駆動する必要があるために、消費電流を下げることが困難であるという点から、最近ではAPS型CMOSイメージセンサを使用するケースが増えている。しかし、APS型CMOSイメージセンサ(以降CMOSイメージセンサあるいは単にイメージセンサと表記)を用いても、アナログ信号をデジタル信号に変換するA/D変換回路については、高分解能を維持しながら高速化を行うためには消費電流の増加が避けられない状況になっている。
この問題を解決するための一つの手法として、CMOSイメージセンサの場合には同一チップ上にCMOS回路を集積化することが容易なことから、イメージセンサの各画素からの信号をカラム毎に並列に出力し、そのカラム毎の画像信号を同時並列にデジタルデータに変換するという、所謂カラムA/D変換器を用いる方法が幾つか提案されている。
例えば非特許文献1には、キャパシタを用いた逐次比較型A/D変換器を用いた方式のものが開示されている。この方式は比較器とD/A変換回路と逐次比較レジスタとで構成され、高性能のオペアンプが不要なため、狭いピッチに並べる必要があるカラムA/D変換器に適した方式である。また変換速度も高速なため非常に有望な方式であるが、一般的な電荷再配分型のD/A変換回路を用いた場合には重み付けをしたキャパシタを複数並べるため、例えば10ビット分解能のA/D変換を行うためには、1C〜512Cの、合計1024個もの単位キャパシタを用意する必要がある。将来的にプロセスの微細化が進んだとしても、キャパシタのサイズを小さくすると素子バラツキが増大しA/D変換の性能を悪化させてしまうため、キャパシタの面積を小さくすることはできず、狭ピッチ化が必要なカラムA/D変換器で高い分解能を実現することは困難であるという欠点を持つ。
また、非特許文献2に示すランプ信号発生器、比較器、カウンターを用いた積分型の、所謂シングルスロープ型A/D変換器を用いたものが開示されている。この方式は、使用する素子数が少なくカラム配列に適していることや、先に述べた逐次比較型A/D変換器と同様にオペアンプを用いずに実現できるというるというメリットはあるものの、A/D変換の分解能を向上させようとするとA/D変換に要する時間が指数関数的に増大するため、高分解能化が困難であるという大きな欠点があった。
また、特許文献1には、カラムA/D変換器としてΔΣ型、特許文献2には巡回型のカラムA/D変換器を用いたものがそれぞれ開示されているが、いずれもスイッチトキャパシタ回路による高精度の演算が必要なため高性能のオペアンプが必要である。しかし、このような高精度のオペアンプを、近年の小さな画素ピッチに合わせて細長い形状でレイアウトしてカラム配列することは困難となってきている。即ち、レイアウトサイズを小さくするためには微細なデザインルールのトランジスタを用いる必要があるが、そのような微細化トランジスタは耐圧が低く、電源電圧を低くしなければならないため、オペアンプのダイナミックレンジを確保することが出来ないためである。
以上、カラム配列で狭いピッチに並べることを考えるとオペアンプが不要な逐次比較方式か、シングルスロープ方式が候補として残るが、高速化の観点からいうとシングルスロープ方式は非常に困難である。その一方で、先に述べたように単純な電荷再分配型の逐次比較型のA/D変換器で多ビット化を図ろうとすると素子数が膨大になり、サイズ制約が大きいカラムA/D変換器には適さない。
一方、カラムA/D変換器ではないが、素子数を減らして高分解能化を図るという従来技術が、特許文献3に開示されている。図13にそのブロック図を示すが、ここでは逐次比較で用いるD/A変換器を上位と下位に分割し、上位のD/A変換器に抵抗ストリング型のD/A変換器を、下位のD/A変換器にキャパシタとスイッチからなる所謂電荷再分配型のD/A変換器を用いて、それぞれの出力を比較器の入力において加算し、高分解能のA/D変換装置を少ない素子数で高速に行うものである。
しかしながら、この方式をそのままカラムA/D変換器に適用しようとすると、以下の問題がある。一つは、カラムA/D変換器ごとに抵抗ストリングを入れようとすると、抵抗の領域が大きすぎて狭いピッチには入らないということであり、もう一つは、抵抗ストリング型DACと電荷再分配型のDACの出力同士を結果的に比較器内のキャパシタを使って加算しているため、上位と下位の各D/A変換器の加算精度を確保するためには、比較器内での加算に用いているキャパシタを第2のD/A変換器で使っているキャパシタよりも十分大きなサイズにして容量ばらつきを抑える必要がある。さらに、図13に示されるように第2のD/A変換器に入力する基準電圧を抵抗ストリングの固定された一つの抵抗の両端(a、b)から取り出しているため、抵抗ストリングを形成する各単位抵抗間にばらつきがあった場合にはそれが非直線性誤差の悪化につながるため、精度を確保するためには単位抵抗のサイズを大きくする必要があり全体の回路面積も大きくなってしまうという欠点がある。以上のように、本方式はサイズ制約の比較的緩い単体のA/D変換器であれば非常に適した方式であると言えるが、サイズ制約が厳しいカラムA/D変換器には適さない。
A.Krymski, D.van Blerktom, A.Andersson, N.Block, B.Mansoorian, E.R.Fossum,"A high speed 500Frames/s,1024x1024 CMOS Active Pixel Sensor," 1999 Symposium on VLSI Circuits Digest of Technical Papers, PP137−138
Woodward Yang, Oh−Kwon, Ju−ll Lee, Gyu−Tae Hwang,Suk−Joong LEE,"An Integrated 800x600 CMOS Imaging System," 1999 IEEE Int Solid State Circuits Conference PP304−305,471
そこで本発明は斯かる実情に鑑み、高速で読み出しが可能でありながら、かつ高分解能も合わせて実現する省サイズのカラムA/D変換器を提供しようとするものである。
以上の課題を解決するために、本発明はイメージセンサからカラム毎に複数出力されるアナログ画像信号を同時並列にデジタルデータに変換する複数のカラムA/D変換器からなるイメージセンサ用A/D変換装置において、各カラムA/D変換器のそれぞれに複数の参照電圧からなる参照電圧群を供給するための参照電圧群供給手段を有し、各カラムA/D変換器のそれぞれは各々前記参照電圧群のうち2つの参照電圧を選択して出力するデュアル出力型の第1のD/A変換器と、前記第1のD/A変換器から出力される2つの参照電圧のそれぞれを上限・下限とする範囲内の電圧を出力する第2のD/A変換器と、イメージセンサから出力されるそれぞれのアナログ画像信号の電圧と前記第2のD/A変換器の出力電圧を比較する比較器と、該比較器の出力を基にそれぞれのアナログ画像信号の電圧と前記第2のD/A変換器の出力電圧が略同一になるように前記第1および第2のD/A変換器を制御する制御手段とを用いて、各カラムA/D変換器ごとに各アナログ画像信号をデジタルデータに変換することを特徴とするイメージセンサ用A/D変換装置である。
本発明によれば、高分解能を有した高速のカラムA/D変換器の小型化が可能となり、画素配列のピッチが狭くしかも画素数の多い高精細のイメージセンサにおいても、高い画質でしかも高いフレームレートでデジタル画像信号を出力することが可能になるという作用が得られる。
以下、本発明の実施の形態について添付図面を参照して説明する。
図1から図12は発明の実施例を示すものであって、図中、図と同一の符号を付した部分は同一物を表す。図1に本実施例における構成全体を示したブロック図を示す。光電変換を行う画素(11)が、I行J列の2次元マトリックスで配置される。行選択回路(14)で選択された行の各画素がそれぞれの列の読み出し線(18)に接続され、負荷トランジスタ(12)によってバイアス電流を与えられることで選択された画素の信号をセンサ信号出力端子(Vread)から出力する。APS型のCMOSイメージセンサでは、画素ごとに読み出しトランジスタの閾値電圧が異なることや、kTC雑音などに代表されるリセット雑音の影響を避けるため、フォトダイオードに蓄積された信号電荷を読み出す前のリセットレベルの電圧と、フォトダイオードに蓄積された信号電荷を読み出した後の信号レベルの電圧の差を取ることで、フォトダイオードに蓄積された信号電荷量を正確に求める、所謂CDS(Correlated Double Sampling)を行うことが一般的である。さらに、後段のカラムA/D変換器自体についても比較器の入力オフセットの影響を避けるため、
に示されるようにリセットベル電圧と信号レベル電圧をそれぞれA/D変換した後にデジタル信号で差を取る、所謂デジタルCDSを行う。このため、Vread端子からリセットレベルが出力されているリセット期間に各カラムA/D変換器(13)は最初のA/D変換を行い、デジタル値に変換されたリセットレベルのデータ(以降リセットデータと表記)をデータレジスタ(19)へ転送する。その後、Vread端子から信号レベル電圧が出力されている信号期間に各カラムA/D変換器(13)は次のA/D変換を行い、デジタル値に変換された信号レベルのデータ(以降信号データと表記)をデータレジスタ(19)へ転送する。なお、A/D制御回路(17)は、各カラムA/D変換器(13)を制御するための共通の信号を発生する回路である。
に示されるようにリセットベル電圧と信号レベル電圧をそれぞれA/D変換した後にデジタル信号で差を取る、所謂デジタルCDSを行う。このため、Vread端子からリセットレベルが出力されているリセット期間に各カラムA/D変換器(13)は最初のA/D変換を行い、デジタル値に変換されたリセットレベルのデータ(以降リセットデータと表記)をデータレジスタ(19)へ転送する。その後、Vread端子から信号レベル電圧が出力されている信号期間に各カラムA/D変換器(13)は次のA/D変換を行い、デジタル値に変換された信号レベルのデータ(以降信号データと表記)をデータレジスタ(19)へ転送する。なお、A/D制御回路(17)は、各カラムA/D変換器(13)を制御するための共通の信号を発生する回路である。
列選択回路(15)によって各列に対する選択信号が順次それぞれのデータレジスタ(19)に与えられると、そこに格納されたリセットデータおよび信号データが同時にバスラインに出力され、最終的にデジタルCDS回路(20)で信号データからリセットデータを差し引くデジタル演算することで、フォトダイオードに蓄積された信号電荷量に相当する画素データが外部に出力される。列選択回路(15)は、各カラムに対して時系列的に列選択信号を順次出力するため、デジタルCDS回路(20)からは時系列的に画素データが出力されることになる。
共用抵抗ストリング回路(16)は、2つの電圧間に等しい大きさの複数個の抵抗を配置することで、2つの電圧間が等間隔に分圧された複数の参照電圧からなる参照電圧群を発生し、それを全てのカラムA/D変換器に供給する。ここで、抵抗ストリングを形成する各抵抗間のばらつきが大きい場合には参照電圧群の電圧間隔もばらつくことになりカラムA/D変換器の特性が劣化するため、抵抗ストリングを形成する各抵抗は精度良く作る必要がある。各抵抗のばらつきを押さえるためには、サイズを大きくする必要があるが、この抵抗ストリングは全カラムA/D変換器で共用化するため、多少サイズが大きくなっても全体に与えるインパクトはさほどではない。また、この抵抗ストリングで発生する各参照電圧の出力インピーダンスはA/D変換時間に影響を与えるためなるべく低く設定する必要があり、それなりに大きな電流が流れるが、この消費電流も抵抗ストリング回路(11)を共用回路として用いているために一つのカラムA/D変換器当たりに換算したときの消費電流としてはごく小さい値で済むことになり大きな問題にはならない。
図2は図1における画素と負荷トランジスタを示した回路図で、図3は全体動作タイミングを示した図である。フォトダイオード(21)は入射した光量に応じた電荷を発生させる。転送トランジスタ(22)がオフの状態では、発生した電荷は全てフォトダイオードに蓄積される。所定の期間だけの蓄積が完了した後、時刻t30でi番行の画素に対する選択信号(SELi信号)をハイレベルにして選択トランジスタ(24)をオンして、読み出し線(18)に読み出しトランジスタ(25)のソースを接続する。i番行の画素のフローティングディフュージョン(FD)を所定の電位にリセットするためのリセット信号(RGi信号)によりリセットトランジスタ(23)がオンになるとFDのノードが電源電圧にリセットされ、その後時刻t31でリセットトランジスタをオフすることで、FDノードはフローティング状態となり信号電荷を受け取るスタンバイ状態となる。このときのFD電圧は読み出しトランジスタと、負荷トランジスタ(12)で構成されるソースフォロワ回路によって、リセットレベル電圧(Vres_i)として出力される。その後、時刻t33でi番行の転送信号(TGi)をオンすることで転送トランジスタをオン状態とし、フォトダイオードに蓄積された信号電荷がFDへと転送され、その後時刻t34で転送トランジスタをオフとすることで信号電荷のFDへの転送動作が完了する。このときのFD電圧は読み出しトランジスタと、負荷トランジスタで構成されるソースフォロワ回路によって信号レベル電圧(Vsig_i)として出力される。信号電荷が転送される前のリセットレベル電圧と、信号電荷が転送された後の信号レベルは、それぞれA/D変換されてデジタルデータ(res_i、sig_i)としてデータレジスタ(19)に書き込まれる。なお、負荷トランジスタ(12)のゲートには定電流を流すためのバイアス電圧(VCS)が印加される。
書き込まれたリセットデータと信号データは次に時刻t35から時刻36の間の(i+1)番行が選択されている期間中保持されて、列選択回路(15)によって選択された順番にデジタルCDS回路(20)により信号データとリセットデータの差が取られ、その結果得られた画素データ(pix_i,j)が時系列的に出力される。以上のようにデータレジスタ(19)を介することで、i+1番行の各センサ信号のA/D変換とi番行の各画素データ出力とを同時並行して行うことが可能となり、時間のロスを最小にできる。
図4は図1におけるカラムA/D変換器(13)のブロック図を示したものである。比較器(42)の非反転入力端子には各カラムのセンサ信号(Vread)が接続され、比較器の反転入力端子には電荷再分配型D/A変換器(41)の出力が接続され、比較器の2つの入力端子間にはクランプスイッチ(45)が配置される。電荷再分配型D/A変換器(41)は、詳細な回路構成は後述するが、一方が、n×Cで、もう一方が(32―n)×Cと、整数値nの大きさによって、それぞれ容量値が可変できる2つのキャパシタの並列接続で構成されている。それぞれのキャパシタの一端は共通に接続されてVdaとして比較器(42)の反転入力に接続され、それぞれのキャパシタの他端は、それぞれ電圧選択型デュアル出力D/A変換器(47)の、Vda0出力と、Vda1出力に接続されている。
電圧選択型デュアル出力D/A変換器には、後に詳細に説明するが、共用抵抗ストリング回路(11)で発生するVm(m=0〜64)の等間隔に並んだ電圧が供給され、入力されるデジタルデータ“m”によって、Vda0はVm電圧を、Vda1は(Vm+1)電圧をそれぞれ出力する。比較器(42)の出力は、上位逐次比較レジスタ(44)と下位逐次比較レジスタ(43)へ供給され、それぞれ比較器の出力に基づいてレジスタの値を決める(これ以降、上位逐次比較レジスタを上位SAR、下位逐次比較レジスタを下位SARと表記する)。上位SARの値である“m”は電圧選択型デュアル出力D/A変換器(47)の出力を決め、下位SARの値である“n”は電荷再分配型D/A変換器(41)の2つのキャパシタの比率を決める。
図5は共用の抵抗ストリング回路(11)と各カラムA/D変換器(13)中の電圧選択型デュアル出力D/A変換器(47)を合わせて書いた説明図である。
共用の抵抗ストリング回路(11)は、同じ大きさ・形状で構成された64個の単位抵抗(R)からなる抵抗ストリングに対し、その一端をGNDに接続し、他端にはバッファアンプ(52)を介して可変基準電源(51)の電圧(Vref)が印加されるように構成されている。このため64個の単位抵抗にはトータルでVref電圧がかかり、各単位抵抗の接続点からは、Vrefを64階調に等分割した電圧、即ち、mの値に対応して、Vm={(1−(m/64))×Vrefで表される電圧が出力される。
共用の抵抗ストリング回路(11)は、同じ大きさ・形状で構成された64個の単位抵抗(R)からなる抵抗ストリングに対し、その一端をGNDに接続し、他端にはバッファアンプ(52)を介して可変基準電源(51)の電圧(Vref)が印加されるように構成されている。このため64個の単位抵抗にはトータルでVref電圧がかかり、各単位抵抗の接続点からは、Vrefを64階調に等分割した電圧、即ち、mの値に対応して、Vm={(1−(m/64))×Vrefで表される電圧が出力される。
各カラムA/D変換器中の電圧選択型デュアル出力D/A変換器(47)は、上位SARの6ビットのデータ(m)がデコーダ(54)に入力され、デコーダは選択信号(sel_0〜sel_63)のいずれかの信号のみをオンにし、他はオフにするように働く。
例えば、上位SARの値がm=62だった場合には、sel_62信号のみがオンとなり、スイッチ(S0_62)が導通し、V62電圧がVda0出力として現れるとともにスイッチ(S1_63)も導通し、V63がVda1出力として現れる。このように上位SARのデータが“m”であれば、Vda0の電圧はVm、Vda1の電圧はVm+1となり、Vda0とVda1からは、抵抗ストリング中の上から(m+1)番目の単位抵抗の両端の電圧が出力されると言い換えることができる。
例えば、上位SARの値がm=62だった場合には、sel_62信号のみがオンとなり、スイッチ(S0_62)が導通し、V62電圧がVda0出力として現れるとともにスイッチ(S1_63)も導通し、V63がVda1出力として現れる。このように上位SARのデータが“m”であれば、Vda0の電圧はVm、Vda1の電圧はVm+1となり、Vda0とVda1からは、抵抗ストリング中の上から(m+1)番目の単位抵抗の両端の電圧が出力されると言い換えることができる。
なおこれらのスイッチやデコーダは近年のプロセステクノロジの進歩によって微細トランジスタを使うことでレイアウト面積を極めて小さくすることができるため、A/D変換回路全体の回路規模をカラムに配列に適したレベルに集積化することを可能としている。また、これらの参照電圧群(V0〜V64)は共用の抵抗ストリング(11)で発生させて全てのカラムA/D変換器に供給しているため、カラムA/D変換器中には抵抗が不要で、結果的に小さな回路規模で高精度のカラムA/D変換器を実現することを可能としている。即ち、高精度のA/D変換器を実現するためには抵抗ストリングで用いる抵抗の素子間ばらつきを抑える必要があり、そのためには素子の面積を大きくする必要があるが、このように大きな面積が必要となる抵抗ストリング回路は共用化して各カラムA/D変換器の外部に持たせることで、一つのカラムA/D変換器に必要な構成要素、特に微細化によってもサイズを小さくできない受動素子の占有面積を減らすことが出来る。また、バイアス回路を共用化することで各カラムA/D変換器に同一の電圧を供給することができるため、各カラムA/D変換器間の特性ばらつきを最小限に抑えることも合わせて可能としている。
なお、可変基準電源(51)の電圧を変化させると、電圧選択型デュアル出力D/A変換器(47)のフルスケールレンジが変動するため、カラムA/D変換器としての入力レンジが変化することとなり、等価的にセンサ信号を増幅(あるいは減衰)することが可能となる。つまり、例えばセンサに照射される光の量が少なくてセンサ出力のレンジが小さい場合には、それに合わせてA/D変換器のフルスケールを狭くすることで量子化誤差を小さくし、結果的にセンサ出力を増幅してA/D変換を行うこと同じ効果が得られる。一般にセンサ出力をカラムA/D変換器に入力する前に増幅する場合にはそれぞれのカラムA/D変換器ごとに増幅回路が必要になることや、その際にはそれぞれの増幅回路で増幅率がばらつくため縦筋状の画像ノイズとして見えてしまうなどの問題が発生するが、本発明の場合にはフルスケール電圧の変更は共用の抵抗ストリング(11)のみで行うことが可能なため、カラムA/D変換器自体には余分な回路は不要で、しかも各カラムA/D変換器間の特性バラツキもないため、非常に好適な信号増幅を行うことができる。さらにシステム上の理由でイメージセンサの動作を休止させる時には、Vref電圧をゼロとするだけで抵抗ストリングには電流が流れないため、複雑な機構を追加すること無しに消費電流を低減することが可能となる。
図6は図4における電荷再分配型D/A変換器(41)の詳細を示した図である。
基本的に1Cから16Cまでバイナリで重み付けされたキャパシタとそれに接続された2入力選択スイッチから構成される。下位SARで“n”を出力すると、それに対応したスイッチ(S0〜S4)がそれぞれオン・オフし、オフになったスイッチに接続されたキャパシタはVda0側に、オンになったスイッチに接続されたキャパシタはVda1側にそれぞれ接続される。なお、スイッチを介さず直接Vda0に接続されるキャパシタ(1C)もあるため、n=0で全てのスイッチがオフになった時には全てのキャパシタ(32C)がVda0に、n=31で全てのスイッチがオンになった時には1C分だけがVda0に、残りの31C分がVda1に接続される。以上のように、下位SARに設定された“n”の値を用いると、Vda端子とVda0端子の間に接続される容量値は(32−n)C、Vda端子とVda1端子の間に接続される容量値はnCと、それぞれ表すことができ、nの値(0〜31)によって容量比を32段階で設定することが可能となる。
基本的に1Cから16Cまでバイナリで重み付けされたキャパシタとそれに接続された2入力選択スイッチから構成される。下位SARで“n”を出力すると、それに対応したスイッチ(S0〜S4)がそれぞれオン・オフし、オフになったスイッチに接続されたキャパシタはVda0側に、オンになったスイッチに接続されたキャパシタはVda1側にそれぞれ接続される。なお、スイッチを介さず直接Vda0に接続されるキャパシタ(1C)もあるため、n=0で全てのスイッチがオフになった時には全てのキャパシタ(32C)がVda0に、n=31で全てのスイッチがオンになった時には1C分だけがVda0に、残りの31C分がVda1に接続される。以上のように、下位SARに設定された“n”の値を用いると、Vda端子とVda0端子の間に接続される容量値は(32−n)C、Vda端子とVda1端子の間に接続される容量値はnCと、それぞれ表すことができ、nの値(0〜31)によって容量比を32段階で設定することが可能となる。
ここで、Vda0の電圧をVm、Vda1の電圧をVm+1とし、VdaとVda0との間のキャパシタを(32−n)C、VdaとVda1との間のキャパシタをnCとしたときには、以下のようにVmとVm+1を(32−n)CとnCとの容量比で内分された電圧がVdaに現れることになる。
Vda={(1−(n/32))×Vm+(n/32)×(Vm+1)
この式は、設定したnの値によってVmからVm+1の間の電圧を32等分して得られた電圧の一つを選択して出力できるということを意味している。即ち、Vdaとして得られる電圧が常にVmとVm+1の間に入ることは、“m”の値に関わらず、上位の電圧選択型デュアル出力D/A変換器の1LSB分と下位の電荷再分配型D/A変換器のフルスケールレンジが常に等しいことを意味し、このことによって画質に大きく影響する微分非直線性の極端な悪化やミッシングコードの発生などがない、イメージセンサ用に非常に好適なカラムA/D変換器が実現できる。
Vda={(1−(n/32))×Vm+(n/32)×(Vm+1)
この式は、設定したnの値によってVmからVm+1の間の電圧を32等分して得られた電圧の一つを選択して出力できるということを意味している。即ち、Vdaとして得られる電圧が常にVmとVm+1の間に入ることは、“m”の値に関わらず、上位の電圧選択型デュアル出力D/A変換器の1LSB分と下位の電荷再分配型D/A変換器のフルスケールレンジが常に等しいことを意味し、このことによって画質に大きく影響する微分非直線性の極端な悪化やミッシングコードの発生などがない、イメージセンサ用に非常に好適なカラムA/D変換器が実現できる。
続いて、本回路の動作について説明する。まず、クランプ動作について図3の全体動作タイミング図、および図7のクランプ動作説明図を用いて説明する。図3に示すように、画素のリセット動作が終了し、センサ出力(Vread)がリセットレベル電圧(Vres)を安定して出力している時刻t32で、φclによりスランプスイッチ(45)がオフになる。この期間は下位SARからは“00000b”、即ちn=0が出力されており、電荷再分配型のDAC(41)におけるスイッチは全てオフで、キャパシタ(32C)は、すべてVda0とVdaとの間に接続されている。このとき上位SARからは“010000b”、即ちm=16を出力しており、Vda0 は V16を出力するようになされている。この状態でφclをオフにし、クランプスイッチ(45)をオフすると、リセットレベル電圧がV16を基底レベルとしてクランプされることになる。
理想状態でクランプがなされるとVda電圧はVres電圧と等しくなり、比較器の出力は大小の判定ができず、“H”でも“L”でもない、いわば“X”状態を出力することになる。しかし実際にはクランプスイッチ(45)のクロックフィードスルーや電荷注入あるいはkTC雑音、さらに比較器のオフセットなど、諸々の理由により比較器出力は“X”とはならない。つまりクランプ誤差があるということである。
このクランプ誤差(ΔVcl)を含んだリセットレベル電圧をA/D変換によりリセットデータにデジタイズし、その後信号レベル電圧へと変化したセンサ出力電圧を再びA/D変換して得られた信号データからデジタル演算で差し引くことで、前述したクランプ誤差もキャンセルされ、かつ信号レベルとリセットレベルの差を取る通常のCDSも行われた正確な画素データが得られることになる。なお、リセットレベルのクランプ時に基底レベルとしてVda0出力をV0ではなくV16とするのは、クランプ時の誤差(ΔVcl)が特に比較器の入力オフセットにより正負どちらの電圧も取り得るためである。ここでは、ΔVclを含めたリセットレベル電圧をA/D変換した時に、Vda0の出力電圧としてはV16を中心に最悪V0からV32までの範囲を取り得るものとしている。
このクランプ誤差(ΔVcl)を含んだリセットレベル電圧をA/D変換によりリセットデータにデジタイズし、その後信号レベル電圧へと変化したセンサ出力電圧を再びA/D変換して得られた信号データからデジタル演算で差し引くことで、前述したクランプ誤差もキャンセルされ、かつ信号レベルとリセットレベルの差を取る通常のCDSも行われた正確な画素データが得られることになる。なお、リセットレベルのクランプ時に基底レベルとしてVda0出力をV0ではなくV16とするのは、クランプ時の誤差(ΔVcl)が特に比較器の入力オフセットにより正負どちらの電圧も取り得るためである。ここでは、ΔVclを含めたリセットレベル電圧をA/D変換した時に、Vda0の出力電圧としてはV16を中心に最悪V0からV32までの範囲を取り得るものとしている。
次に、A/D変換動作について説明するが、基本的にリセットレベルのA/D変換と信号レベルのA/D変換は動作的には全く同じであるため、信号レベル電圧(Vsig)のA/D変換の場合を例にとって説明する。まず、上位のA/D変換について、図8の上位逐次比較動作説明図と図10の上位逐次比較動作タイミング図を用いて説明する。図8は上位の逐次比較動作を行っている際の等価回路を示したものである。ここでは、クランプスイッチ(45)はオフになっているために記載していない。この状態では下位のSARは“00000b”、即ちn=0となっており、電荷再分配型のDAC(41)におけるキャパシタ(32C)は、すべてVda0とVdaとの間に接続されている。即ち、電圧選択型デュアル出力D/A変換器(47)のVda0出力が32Cを介して比較器の反転入力端子に接続されている。このため、容量結合により、Vda0電圧の変化が、そのままVda端子の電圧変化へと伝達されることになる。
時刻t100では、上位SARは初期値の“000000b”であり、m=0であるため、Vda0はV0を出力している。次に時刻t101でMSB(b10)を“0”から“1”に“セット”して上位SARの出力データを“100000b”とすると、m=32となるため、Vda0 はV0に対してV32まで下がり、その電圧変化がVdaに伝達されて、Vda電圧が下がる。時刻t102で、このときのVsigとVdaの電圧を比較すると、Vda>Vsigであるため、比較器(41)は“L”を出力する。このことは、Vdaの電圧レベルがVsigの電圧のレベルに達していないということを意味するので、MSBの“1”は残した状態で、時刻t103でその下のビット(b9)を“0”から“1”に“セット”する。これにより上位SARレジスタは“110000b”、即ちn=32+16=48となり、Vda0電圧はV32からV48へと、上位の16LSB分に相当する分だけさらに下がる。時刻104で、このときのVsigとVdaの電圧を比較すると、Vda<Vsibであるため、比較器(42)は“H”を出力する。このことは、Vdaの電圧レベルがVsigの電圧のレベルをオーバーしたということを意味するので、セットしたb9を“1”から“0”に“クリア”して、さらに下のビット(b8)を“セット”する。これにより上位SARレジスタは“101000b”、即ちm=32+8=40となり、Vda0電圧をV40にする。
以上の動作を上位SARのビット数分だけ繰り返すことで、Vda電圧とVsig電圧の差は小さくなり、最終的にb5の判定が終わった時刻106では、上位逐次比較の最後の比較が終わり、上位SARには“101011b”、即ちm=43が得られ、かつ時刻t107では、VdaとVsigを比較した時の比較器の出力が“L”、即ち、Vda>Vsigの状態で上位の逐次比較動作を完了する。
続いて下位のA/D変換について、図9の下位逐次比較動作説明図と図11の下位逐次比較動作タイミング図を用いて説明する。図9は下位の逐次比較動作を行っている際の等価回路を示したものである。ここでも、クランプスイッチ(45)はオフになっているために記載していない。この状態では上位のSARは最終的にm=43となっているため、電圧選択型デュアル出力D/A変換器(47)のVda0からはV43が出力され、Vda1からはV44が出力される状態が作られる。
時刻t110の初期状態では下位のSARは“00000b”即ちn=0のままであり、電荷再分配型のDAC(41)におけるキャパシタ(32C)は、すべてVda0とVdaとの間に接続されている。時刻t111で、下位SARのMSB(b4)をセットし、“10000b”即ち、n=16とすると、Vda0とVdaとの間に接続されるキャパシタが16C、Vda1とVdaとの間に接続されるキャパシタも16Cとなって、前出の式から計算できるようにVdaは、(16/32)×V43+(16/32)×V44=0.5×V43+0.5×V44となり、上位逐次比較終了後の電圧レベルであるV43に対して上位DACのLSB換算で、0.5LSB分だけ下がった電圧を与えることになる。時刻t112でこのVdaとVsigの比較をすると、Vda<Vsibであるため、比較器(41)は“H”を出力する。このことは、Vdaの電圧レベルがVsig32の電圧のレベルをオーバーしたということを意味するので、時刻t113で、セットしたb4をクリアし、さらに下のビット(b3)をセットする。これにより下位SARは“01000b”即ちn=8となり、Vda0とVdaとの間に接続されるキャパシタが24Cで、Vda1とVdaとの間に接続されるキャパシタが8Cとなって、前出の式から計算できるようにVdaは、(24/32)×V43+(8/32)×V44=0.75×V43+0.25×V44と、もとのV43に対して0.25LSB分だけ下がった電圧を与えることになる。時刻t114で、このVdaとVsigの比較をすると、Vda>Vsibであるため、比較器(42)は“L”を出力する。このことは、Vdaの電圧レベルがVsigの電圧のレベルに達していないことを意味するので、b3の“1”は残した状態で、時刻t115でその下のビット(b2)をセットする。
以上の動作を下位SARのビット数分だけ繰り返すことで、Vda電圧とVsig電圧の差は小さくなり、最終的に時刻116でb0の判定(下位逐次比較の最後の比較)が終わった時点で、Vda<Vsigであれば時刻117でb0をクリアして、下位SARは“010010”で下位の逐次比較動作を完了する。
以上のようにVread端子の出力が信号レベル電圧の場合について説明を行ってきたが、Vread端子の出力がリセットレベル電圧の場合でも同じ手法を用いてそれぞれA/D変換が行われ、変換された上位SARの6ビットデータと下位SARの5ビットデータを合わせた、トータル11ビットの深さのデジタルデータが、それぞれデータレジスタ(19)に転送され、それぞれ保持される。
最後に、デジタルCDS動作について図12を用いて説明する。先に述べたようにリセットレベル電圧はV16を中心としてV0からV32の範囲に収まるように設定されている。例えばリセットレベル電圧をA/D変換して上位SARがm=14、下位SARがn=17となった場合には、上位と下位の重みの比率(32倍)を考慮し、res=14×32+17=465という値が得られ、続いて行われる信号レベルのA/D変換で、例えば上位SARがm=43、下位SARがn=10となった場合には、sig=43×32+10=1386という値が得られ、画素データとしては、それらの差分データということで、pix=sig−res=921という値が得られる。
本実施例ではクランプ時の最大誤差、即ち、リセットレベル電圧をA/D変換したときのVda0の最悪値をV0からV32までと見込んだため、信号レベルのA/D変換範囲のフルスケールであるV0からV64までを考慮すると、デジタルCDS後のデータとして保証されるのはワーストケースでフルスケールの半分ということになる。従って本願実施例の場合には、フルスケールのA/D分解能は11ビットであるものの、結果的に10ビット相当の実効A/D変換分解能ということになる。
なお、本発明のカラムA/D変換器は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。例えば本実施例では、上位SAR、下位SARをそれぞれ6ビット、5ビットとし、クランプ時の最大誤差をフルスケールの1/2としたためにデジタルCDS後の実効A/D変換分解能を10ビット相当となったが、上位と下位の各SARのビット数は上記に限定したものではなく、さらに、比較器の入力オフセットを小さくするなどしてクランプ時の誤差を小さくすると、実効的にA/D変換可能な範囲が広がるために有効分解能(即ちデジタル値で表現できる階調数)を大きくすることができるなど、それぞれ上位・下位のSARのビット数やクランプ誤差を最適に選択・設定することでカラムA/D変換器として必要な分解能(階調数)を実現すればよいことは当業者にとっては自明のことであろう。また、本願実施例では上位と下位のD/A変換器はそれぞれ等しい値の抵抗やキャパシタを用いて、センサ信号を線形に変換する例を記述しているが、これらの抵抗値や容量値を等しい値ではなく適宜適切な値を選ぶことにより、ニー特性や対数変換特性などの非線形変換を行うA/D変換器を構成することも可能である。さらに、本実施例ではデジタルCDSは1つの回路のみで行っているが、読み出しレートが高速になった場合には列選択回路で複数のカラムを選択し、それに応じて複数のデジタルCDS回路を設けて並列化を図れば容易に実現することができることも、当業者にとって自明のことであろう。
本カラムA/D変換器を用いたイメージセンサ用A/D変換装置は、デジタルカメラや携帯電話用カメラに限らず、監視用カメラや医療用の内視鏡、あるいは工業用の2次元画像読み取り装置などに利用することができる。また、行の数が1という特殊な場合、即ちラインセンサにも適用できることことから、ファクシミリ装置、高速スキャナなどの一次元画像読み取り装置にも利用することができる。
11 画素
12 負荷トランジスタ
13 カラムA/D変換器
14 行選択回路
15 列選択回路
16 共用抵抗ストリング回路
17 A/D制御回路
18 読み出し線
19 データレジスタ
20 デジタルCDS回路
21 フォトダイオード
22 転送トランジスタ
23 リセットトランジスタ
24 選択トランジスタ
25 読み出しトランジスタ
41 電荷再分配型D/A変換器
42 比較器
43 下位逐次比較レジスタ
44 上位逐次比較レジスタ
45 クランプスイッチ
47 電圧選択型デュアル出力D/A変換器
51 可変基準電圧源
52 バッファアンプ
53 抵抗ストリング
54 デコーダ
12 負荷トランジスタ
13 カラムA/D変換器
14 行選択回路
15 列選択回路
16 共用抵抗ストリング回路
17 A/D制御回路
18 読み出し線
19 データレジスタ
20 デジタルCDS回路
21 フォトダイオード
22 転送トランジスタ
23 リセットトランジスタ
24 選択トランジスタ
25 読み出しトランジスタ
41 電荷再分配型D/A変換器
42 比較器
43 下位逐次比較レジスタ
44 上位逐次比較レジスタ
45 クランプスイッチ
47 電圧選択型デュアル出力D/A変換器
51 可変基準電圧源
52 バッファアンプ
53 抵抗ストリング
54 デコーダ
Claims (6)
- イメージセンサからカラム毎に複数出力されるアナログ画像信号を同時並列にデジタルデータに変換する複数のカラムA/D変換器からなるイメージセンサ用A/D変換装置において、各カラムA/D変換器のそれぞれに複数の参照電圧からなる参照電圧群を供給するための参照電圧群供給手段を有し、各カラムA/D変換器のそれぞれは各々前記参照電圧群のうち2つの参照電圧を選択して出力するデュアル出力型の第1のD/A変換器と、前記第1のD/A変換器から出力される2つの参照電圧のそれぞれを上限・下限とする範囲内の電圧を出力する第2のD/A変換器と、イメージセンサから出力されるそれぞれのアナログ画像信号の電圧と前記第2のD/A変換器の出力電圧を比較する比較器と、該比較器の出力を基にそれぞれのアナログ画像信号の電圧と前記第2のD/A変換器の出力電圧が略同一になるように前記第1および第2のD/A変換器を制御する制御手段とを用いて各カラムA/D変換器ごとに各アナログ画像信号をデジタルデータに変換することを特徴とするイメージセンサ用A/D変換装置。
- 前記参照電圧供給手段は、上側基準電圧源と、下側基準電圧源と、それらの間に少なくても前記第1のD/A変換器の階調数以上の複数の単位抵抗が直列に接続された抵抗ストリング回路から構成されることを特徴とする請求項1に記載のイメージセンサ用A/D変換装置。
- 前記第1のD/A変換器は、前記制御手段からの出力に応じて選択された前記単位抵抗の両端に発生する第1の参照電圧および第2の参照電圧を出力することを特徴とする請求項2に記載のイメージセンサ用A/D変換装置。
- 前記第2のD/A変換器は、それぞれ一方の端子が出力端子に共通に接続された大きさの異なる複数のキャパシタと、制御手段からの出力に応じて前記各複数のキャパシタの他方の端子に前記第1の参照電圧を与えるか前記第2の参照電圧を与えるかを切り換えるスイッチから構成されることを特徴とする請求項1に記載のイメージセンサ用A/D変換装置。
- 各カラムA/D変換器のそれぞれにおいて、イメージセンサからの出力が第1の電圧レベルを出力する第1の期間に該第1の電圧レベルをA/D変換する第1のデジタイズ手段と、イメージセンサからの出力が第2の電圧レベルを出力する第2の期間に該第2の電圧レベルをA/D変換する第2のデジタイズ手段と、前記第1および第2のデジタイズ手段によって得られたそれぞれのデジタイズ結果を保持するデータ保持手段と、各カラムA/D変換器のうち少なくても1つのカラムを選択するカラム選択手段と、該カラム選択手段によって選択されたカラムA/D変換器のデータ保持手段に保持された第1および第2のデジタイズ結果を読み出して第1および第2のデジタイズ結果を差し引いたデータを出力するデジタル演算手段とを備えたことを特長とする、請求項1乃至4のいずれかに記載のイメージセンサ用A/D変換装置。
- 入射した光量に応じてアナログ信号を発生させる複数の光電変換素子がマトリックス状に配置されたイメージセンサにおいて、請求項1乃至5のいずれかに記載されたイメージセンサ用A/D変換装置を用いて前記アナログ信号をデジタルデータに変換して出力することを特徴とするデジタル出力イメージセンサ。
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