JP2013239593A - 固体撮像装置および固体撮像装置の製造方法 - Google Patents
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Abstract
【課題】ブルーミング現象の発生を抑制することができる固体撮像装置および固体撮像装置の製造方法を提供すること。
【解決手段】実施形態によれば、固体撮像装置が提供される。固体撮像装置は、第1導電型のウェル層と、複数の光電変換素子と、素子分離領域と、電圧印加部とを備える。複数の光電変換素子は、ウェル層上に順次積層される第2導電型の半導体領域および第1導電型の半導体領域を含む。素子分離領域は、少なくともウェル層との連結部が絶縁体によって形成され、隣設される光電変換素子間を電気的に分離する。電圧印加部は、ウェル層のポテンシャル障壁の高さを第1導電型の半導体領域のポテンシャル障壁の高さよりも低下させる電圧をウェル層へ印加する。
【選択図】図3
【解決手段】実施形態によれば、固体撮像装置が提供される。固体撮像装置は、第1導電型のウェル層と、複数の光電変換素子と、素子分離領域と、電圧印加部とを備える。複数の光電変換素子は、ウェル層上に順次積層される第2導電型の半導体領域および第1導電型の半導体領域を含む。素子分離領域は、少なくともウェル層との連結部が絶縁体によって形成され、隣設される光電変換素子間を電気的に分離する。電圧印加部は、ウェル層のポテンシャル障壁の高さを第1導電型の半導体領域のポテンシャル障壁の高さよりも低下させる電圧をウェル層へ印加する。
【選択図】図3
Description
本発明の実施形態は、固体撮像装置および固体撮像装置の製造方法に関する。
従来、固体撮像装置は、撮像画像の各画素に対応して設けられる複数の光電変換素子を備える。各光電変換素子は、素子分離領域によって電気的にそれぞれ分離されており、入射光を受光強度に応じた量の電荷へ光電変換して電荷蓄積領域に蓄積する。そして、固体撮像装置では、各光電変換素子の電荷蓄積領域から電荷を読み出すことによって撮像を行う。
かかる固体撮像装置では、例えば、赤色の入射光を選択的に受光する光電変換素子と、緑色の入射光を選択的に受光する光電変換素子と、青色の入射光を選択的に受光する光電変換素子とが隣設されて撮像画像の一画素が構成される。
このため、固体撮像装置では、特定色の入射光の強度が極端に強い場合、特定色の入射光を選択的に受光する光電変換素子によって光電変換される電荷量が蓄積可能な電荷量を超え、隣設される光電変換素子へ漏れ出すブルーミング現象が発生する場合がある。
かかる場合、固体撮像装置では、電荷が漏れ出した光電変換素子に隣設される光電変換素子へ受光強度に応じた電荷量以上の電荷が過剰に蓄積されるので、撮像画像の輝度が本来の輝度よりも高くなり、撮像画像の画質が劣化するという問題が発生することがある。
本発明が解決しようとする課題は、ブルーミング現象の発生を抑制することができる固体撮像装置および固体撮像装置の製造方法を提供することである。
実施形態によれば、固体撮像装置が提供される。固体撮像装置は、第1導電型のウェル層と、複数の光電変換素子と、素子分離領域と、電圧印加部とを備える。複数の光電変換素子は、前記ウェル層上に順次積層される第2導電型の半導体領域および第1導電型の半導体領域を含む。素子分離領域は、少なくとも前記ウェル層との連結部が絶縁体によって形成され、隣設される前記光電変換素子間を電気的に分離する。電圧印加部は、前記ウェル層のポテンシャル障壁の高さを前記第1導電型の半導体領域のポテンシャル障壁の高さよりも低下させる電圧を前記ウェル層へ印加する。
以下に、添付図面を参照して、実施形態に係る固体撮像装置および固体撮像装置の製造方法を詳細に説明する。なお、以下に示す実施形態によって本発明が限定されるものではない。
本実施形態では、固体撮像装置の一例として、入射光を光電変換する受光部における入射光が入射される側の面に配線層が形成された所謂表面照射型CMOS(Complementary Metal Oxide Semiconductor)イメージセンサを例に挙げて説明する。
また、以下では、表面照射型CMOSイメージセンサが入射光を負電荷へ光電変換する場合について説明するが、実施形態に係る表面照射型CMOSイメージセンサは、入射光を正電荷へ光電変換する構成であってもよい。
なお、本実施形態に係る固体撮像装置は、表面照射型CMOSイメージセンサに限定するものではなく、裏面照射型CMOSイメージセンサや、CCD(Charge Coupled Device)イメージセンサ等といった任意のイメージセンサであってもよい。
図1は、実施形態に係る表面照射型CMOSイメージセンサ(以下、「CMOSセンサ1」と記載する)の平面視による説明図である。図1に示すように、CMOSセンサ1は、半導体基板100に形成されたピクセル部2と、ロジック部3とを備える。
ピクセル部2は、撮像する画像の各画素に対応してマトリックス状に設けられた複数の光電変換素子を備える。かかる各光電変換素子は、入射光を受光強度に応じた量の負の電荷へ光電変換して電荷蓄積領域に蓄積する。なお、ピクセル部2の構成については、図2を参照して後述する。
ロジック部3は、タイミングジェネレータ31、垂直選択回路32、サンプリング回路33、水平選択回路34、ゲインコントロール回路35、A/D(アナログ/デジタル)変換回路36、増幅回路37等を備える。
タイミングジェネレータ31は、ピクセル部2、垂直選択回路32、サンプリング回路33、水平選択回路34、ゲインコントロール回路35、A/D変換回路36、増幅回路37等に対して動作タイミングの基準となるパルス信号を出力する処理部である。
垂直選択回路32は、マトリックス状に配置された複数の光電変換素子の中から電荷を読み出す光電変換素子を列単位で順次選択する処理部である。水平選択回路34は、電荷を読み出す光電変換素子を行単位で順次選択する処理部である。
また、サンプリング回路33は、垂直選択回路32および水平選択回路34によって選択された光電変換素子から、タイミングジェネレータ31が出力するパルス信号に同期したタイミングで電荷を読み出す処理部である。かかるサンプリング回路33は、読み出した電荷に応じた信号をゲインコントロール回路35へ出力する。
ゲインコントロール回路35は、サンプリング回路33から入力される信号のゲインを調整してA/D変換回路36へ出力する処理部である。A/D変換回路36は、ゲインコントロール回路35から入力されるアナログの信号をデジタルの信号へ変換して増幅回路37へ出力する処理部である。増幅回路37は、A/D変換回路36から入力されるデジタルの信号を増幅して所定のDSP(Digital Signal Processor(図示略))へ出力する処理部である。
次に、ピクセル部2の構成について説明する。図2は、実施形態に係るピクセル部2の一部を拡大した平面視による説明図である。図2に示すように、ピクセル部2は、光電変換素子4、読出トランジスタ5、リセットトランジスタ6、増幅トランジスタ7、フローティングディフージョン(以下、「FD8」と記載する)等を備える。なお、増幅トランジスタ7は、ピクセル部2における他の回路素子から電気的に素子分離される。
光電変換素子4は、入射光を受光強度に応じた量の電荷へ光電変換して電荷蓄積領域に蓄積するフォトダイオードを含む。ここでは、4個の光電変換素子4を図示しているが、かかる光電変換素子4は、撮像する画像の各画素に対応してマトリックス状に複数配置される。
例えば、CMOSセンサ1では、赤色の入射光を選択的に受光する光電変換素子4と、緑色の入射光を選択的に受光する光電変換素子4と、青色の入射光を選択的に受光する光電変換素子4という隣設される3個の光電変換素子4によって一つの画素が構成される。
そして、ピクセル部2には、これら3個の光電変換素子4の組が、撮像する画素の各画素に対応する位置にマトリックス状に複数配置される。なお、一つの画素を構成する各光電変換素子4によって受光される入射光の色の組み合わせや、一つの画素を構成する光電変換素子4の個数は、これに限定するものではない。
また、隣設される各光電変換素子4の間には、各光電変換素子4を電気的に分離する素子分離領域9が設けられる。かかる素子分離領域9は、図2に示すように、平面視において各光電変換素子4の受光領域を囲むよう格子状に設けられる。
読出トランジスタ5は、ゲート51へ所定の読出電圧が印加されることで、光電変換素子4からFD8へ電荷を読み出すトランジスタである。また、FD8は、光電変換素子4から読み出された電荷の一時貯留部である。
リセットトランジスタ6は、ゲート61へ所定のリセット電圧が印加されることでFD8の内部に存在する電荷を光電変換素子4からFD8へ電荷が読み出される前にFD8から除去するトランジスタである。
増幅トランジスタ7は、ゲート71がFD8へ接続されており、ソースが所定の電源に接続され、ドレインがサンプリング回路33へ接続されたトランジスタである。かかる増幅トランジスタ7は、ゲート71へ印加されるゲート電圧に応じて、すなわち、FD8へ読み出された電荷の量に応じて増幅された電圧の信号をサンプリング回路33へ出力する。
このように、CMOSセンサ1では、撮像画像の各画素に対応する複数の光電変換素子4によって光電変換された電荷の量に応じた電圧の信号を、各画素の色情報として取得することにより画像の撮像を行う。
また、CMOSセンサ1は、ある色(以下、「特定色」と記載する)の入射光の強度が極端に高かった場合であっても、ブルーミング現象の発生を抑制することができる構成を備える。次に、図3を参照し、ブルーミング現象の発生を抑制するピクセル部2の構成について説明する。図3は、実施形態に係る図2に示すA−A線による断面模式図である。
なお、ここでは図示を省略したが、図3に示す光電変換素子4の上層側には、多層配線が設けられた層間絶縁膜を介して、カラーフィルタ、マイクロレンズが順次積層されて設けられる。
図3に示すように、ピクセル部2は、第1導電型(以下、「P型」と記載する)、または、第2導電型(以下、「N型」と記載する)の半導体によって形成されるSUB層101が形成された半導体基板100に設けられる。
そして、ピクセル部2は、SUB層101上に設けられるP型のウェル層40と、ウェル層40上に順次積層されるN型の半導体領域41およびP型の半導体領域42のPN接合によって形成される光電変換素子4とを備える。
また、ピクセル部2は、隣設される各光電変換素子4の間に、P型の半導体領域42の上面からウェル層40の上面まで達する素子分離領域9を備える。この素子分離領域9は、少なくともウェル層40との連結部90が絶縁体によって形成される。また、素子分離領域9における連結部90以外の部位91は、P型の不純物がドープされた半導体によって形成される。かかる素子分離領域9は、隣設される光電変換素子4を電気的に分離する。
さらに、ピクセル部2は、ウェル層40に対して電圧を印加する電圧印加部10を備える。かかる電圧印加部10は、ウェル層40のポテンシャル障壁の高さをP型の半導体領域42のポテンシャル障壁の高さよりも低下させる正の電圧をウェル層40へ印加する。
そして、CMOSセンサ1では、電圧印加部10によってウェル層40へ所定の電圧を印加することにより、ブルーミング現象の発生を抑制する。以下、図4および図5を参照し、ブルーミング現象の発生を抑制するCMOSセンサ1の動作について説明する。
図4は、実施形態に係るピクセル部2の深さ位置におけるポテンシャル障壁(以下、単に、「障壁」と記載する)の高さを示す説明図であり、図5は、実施形態に係る光電変換素子4の動作を示す説明図である。
なお、図5では、赤色の入射光を選択的に受光する光電変換素子4へ符号4R、緑色の入射光を選択的に受光する光電変換素子4へ符号4Gを付し、各光電変換素子4R、4Gにおける電荷蓄積量をハッチングによって模式的に示している。
図4に一点鎖線のグラフで示すように、CMOSセンサ1では、電圧印加部10によってウェル層40へ電圧を印加しない場合、N型の半導体領域41の上面およびウェル層40の障壁がP型の半導体領域42の障壁と同程度に最も高い。また、かかる場合、N型の半導体領域41の内部およびSUB層101の障壁がP型の半導体領域42の障壁よりも低くなっている。
これにより、CMOSセンサ1では、P型の半導体領域42とN型の半導体領域41との界面、および、ウェル層40における障壁が電荷の分水嶺となり、光電変換された電荷がN型の半導体領域41の内部に蓄積される。つまり、光電変換素子4では、N型の半導体領域41が電荷蓄積領域となる。
ここで、CMOSセンサ1へ強度が極端に高い特定色の入射光が入射した場合、特定色の入射光を選択的に受光する光電変換素子4では、光電変換される電荷量が蓄積可能な電荷量の上限(飽和電荷量)に達する。
そして、光電変換素子4では、光電変換される電荷量がさらに増加すると、かかる電荷がP型の半導体領域42とN型の半導体領域41との界面の障壁を越えて、隣設される他の光電変換素子4へ漏れ出すブルーミング現象が発生する。
そこで、CMOSセンサ1では、電圧印加部10によってウェル層40へ所定の正の電圧を印加する。これにより、ウェル層40のポテンシャルエネルギーが上昇し、図4に実線のグラフで示すように、ウェル層40の障壁がN型の半導体領域41の上面の障壁、すなわち、P型の半導体領域42の障壁よりも低くなる。
その結果、CMOSセンサ1では、例えば、極端に強度が高い緑色の入射光が入射した場合、図5に示すように動作する。具体的には、図5の左図に示すように、光電変換素子4Rと光電変換素子4Gとが隣設される位置へ、強度が極端に高い緑色の入射光Lが入射した場合、図5の中図に示すように、光電変換素子4Gには、光電変換素子4Rよりも早く多くの電荷eが蓄積される。
そして、光電変換素子4Rおよび光電変換素子4Gへさらに入射光Lが入射すると、図5の右図に示すように、光電変換素子4Gでは、光電変換される電荷量が飽和電荷量に達する。
その後、光電変換素子4Gでは、入射光Lの入射が継続された場合、蓄積可能な電荷量を超える電荷が光電変換によって生じるが、電圧印加部10によるウェル層40への電圧印加によってウェル層40の障壁が低下している。
このため、飽和電荷量を超えて光電変換素子4Gによって過剰に光電変換された電荷は、N型の半導体領域41の上面側から隣設される光電変換素子4R側へ漏れ出すことなく、SUB層101側へ排出される。
このとき、素子分離領域9は、前述したように、ウェル層40との連結部90が絶縁体によって形成されるので(図3参照)、連結部90以外の部位91の障壁が低下することはない。したがって、CMOSセンサ1は、光電変換素子4Gによって過剰に光電変換された電荷が素子分離領域9を介して隣設される光電変換素子4R側へ漏れ出すことを防止することができる。つまり、CMOSセンサ1によれば、極端に強度の高い特定色の入射光が入射される場合であっても、ブルーミング現象の発生を抑制することができる。
次に、図6を参照し、CMOSセンサ1の製造方法について説明する。図6は、実施形態に係るCMOSセンサ1の製造工程の一例を示す断面視による説明図である。なお、以下では、CMOSセンサ1の図3に示す部分を形成する製造工程を主に説明し、その他の製造工程については簡単な説明に留める。
CMOSセンサ1を製造する場合には、図6における(a)に示すように、P型またはN型の不純物がドープされたSUB層101が設けられた半導体基板100を用意する。そして、半導体基板100におけるSUB層101上に、P型の不純物がドープされたウェル層40、N型の半導体領域41、およびP型の半導体領域42を順次形成する。
具体的には、SUB層101上に設けられたシリコン層へ、例えば、ボロンやフッ化ボロン等のP型の不純物をイオン注入してP型のウェル層40を形成する。そして、ウェル層40上のシリコン層へ、例えば、リンやヒ素等のN型の不純物をイオン注入することで、N型の半導体領域41を形成する。
さらに、N型の半導体領域41上のシリコン層へ、例えば、ボロンやフッ化ボロン等のP型の不純物をウェル層40における不純物濃度よりも高濃度にイオン注入することで、P型の半導体領域42を形成する。なお、SUB層101上のシリコン層は、予め形成されていなくてもよい。かかる場合、イオン注入を行う前の段階でSUB層101上にエピタキシャル法を用いてシリコン層を形成する。
続いて、図6における(b)に示すように、P型の半導体領域42の上面から半導体基板100における素子分離領域9(図3参照)の形成位置へ向けて酸素O2を所定のイオン注入エネルギーでイオン注入する。これにより、ウェル層40上における素子分離領域9の形成位置に、酸素ドープ領域92が形成される。
その後、図6における(c)に示すように、P型の半導体領域42の上面における酸素O2をイオン注入した位置から半導体基板100の内部へ、例えば、ボロンやフッ化ボロン等のP型の不純物Pをイオン注入する。
このとき、酸素O2をイオン注入する場合よりも弱い所定のイオン注入エネルギーでP型の不純物Pをイオン注入する。これにより、酸素ドープ領域92上にP型ドープ領域93が形成される。
続いて、図6における(d)に示すように、P型の半導体領域42の上面におけるP型の不純物Pをイオン注入した位置から半導体基板100の内部へP型の不純物Pのイオン注入を複数回繰り返す。
このとき、イオン注入エネルギーを段階的に弱めながら順次P型の不純物Pのイオン注入を繰り返す。これにより、酸素ドープ領域92の上面からP型の半導体領域42の上面まで延伸するP型ドープ領域93が形成される。
その後、アニール処理を行うことにより、酸素ドープ領域92内の酸素O2、および、P型ドープ領域93内部のP型の不純物Pイオンが活性化される。これにより、前述した図3に示すような、少なくともウェル層40との連結部90が絶縁体である酸化シリコンによって形成され、連結部90以外の部位91にP型の不純物Pがドープされた素子分離領域9が形成される。
なお、ここでは図示を省略したが、図6における(d)に示す工程の後、P型の半導体領域42上に、多層配線が内部に設けられる層間絶縁膜を形成する。このとき、多層配線のうちで電圧印加部10へ接続された配線とウェル層40とを接続するコンタクトホールを形成し、かかるコンタクトホールの内部に例えば銅等の導電性金属を埋め込む。
これにより、電圧印加部10とウェル層40とが接続され、電圧印加部10からウェル層40へウェル層40のポテンシャル障壁の高さをP型の半導体領域42のポテンシャル障壁の高さよりも低下させる電圧を印加する構成が形成される。最後に、多層配線が形成された層間絶縁膜上にカラーフィルタ、マイクロレンズを順次積層してCMOSセンサ1が製造される。
なお、ウェル層40と電圧印加部10とを接続する構成は、前述した構成に限定するものではない。例えば、ウェル層40の側面(端面)に端子を設け、かかる端子と電圧印加部10とをパターン配線等によって接続してもよい。また、電圧印加部10の配設位置についてもCMOSセンサ1における任意の位置であってよい。
上述したように、実施形態に係るCMOSセンサ1は、P型のウェル層40と、複数の光電変換素子4と、素子分離領域9と、電圧印加部10とを備える。また、複数の光電変換素子4は、ウェル層40上に順次積層されるN型の半導体領域41およびP型の半導体領域42を含む。
素子分離領域9は、少なくともウェル層40との連結部90が絶縁体によって形成され、隣設される光電変換素子4間を電気的に分離する。さらに、電圧印加部10は、ウェル層40のポテンシャル障壁の高さをP型の半導体領域42のポテンシャル障壁の高さよりも低下させる電圧をウェル層40へ印加する。
これにより、CMOSセンサ1は、特定色の入射光を受光した場合に、光電変換素子4によって過剰に光電変換された電荷をウェル層40からSUB層101側へ排出することができる。
したがって、CMOSセンサ1は、光電変換素子4によって過剰に光電変換された電荷が隣設される光電変換素子4へ漏れ出すことを防止することができる。つまり、CMOSセンサ1によれば、ブルーミング現象の発生を抑制することができる。
また、素子分離領域9におけるウェル層40との連結部90は、ウェル層40上に形成される半導体層の所定位置に対して酸素O2がイオン注入されて形成される。これにより、CMOSセンサ1では、素子分離領域9とウェル層40とを容易かつ確実に絶縁することができる。
このように、CMOSセンサ1では、素子分離領域9とウェル層40とを確実に絶縁することで、電圧印加部10によってウェル層40へ所定の電圧を印加した場合に、素子分離領域9のポテンシャル障壁の高さが低下することを防止することができる。これにより、CMOSセンサ1では、ウェル層40へ電圧が印加された場合に、光電変換された電荷が素子分離領域9を介して隣設される光電変換素子4へ漏れ出すことを防止することができる。
また、素子分離領域9におけるウェル層40との連結部90以外の部位91は、連結部90上における半導体層へP型の不純物Pがイオン注入されて形成される。これにより、例えば、従来のCMOSセンサを製造する製造装置が、半導体層へP型の不純物Pをイオン注入して素子分離領域を形成する構成である場合に、注入するイオンを変更するだけで実施形態に係るCMOSセンサ1を製造することができる。
つまり、従来の製造装置によって素子分離領域を形成する場合、初回のイオン注入工程で酸素O2をイオン注入した後、P型の不純物Pを順次イオン注入することで、製造装置の構成を大きく変更しなくても実施形態に係るCMOSセンサ1の製造が可能となる。
なお、上述した実施形態に係るCMOSセンサ1におけるピクセル部2の構成は、一例に過ぎず、電圧印加部10によってウェル層40のポテンシャル障壁の高さを低下させる構成であれば、その構成は任意に変更することができる。以下、図7および図8を参照し、実施形態の変形例に係るCMOSセンサのピクセル部について説明する。
図7は、実施形態の変形例1に係るピクセル部2aを示す平面視による説明図であり、図8は、実施形態の変形例2に係るピクセル部2bを示す平面視による説明図である。なお、変形例1に係るピクセル部2aおよび変形例2に係るピクセル部2bの構成要素のうち、図3に示す構成要素と同一の構成要素については、図3に示す符号と同一の符号を付することにより、その説明を省略する。
図7に示すように、変形例1に係るピクセル部2aは、素子分離領域9aの構成が図3に示すピクセル部2とは異なる。具体的には、ピクセル部2aにおける素子分離領域9aは、全体が絶縁体によって形成される。
かかる素子分離領域9aを形成する場合、例えば、ウェル層40上にN型の半導体領域41およびP型の半導体領域42が順次積層された半導体基板100における素子分離領域9aの形成位置へトレンチ(溝)を形成する。
このとき、例えば、P型の半導体領域42の上面にレジストを形成し、レジストにおける素子分離領域9aの形成位置にフォトリソグラフィーによって開口を形成する。続いて、かかるレジストをマスクとしてドライエッチングを行うことにより、P型の半導体領域42の上面からウェル層40の上面まで達するトレンチを形成する。その後、例えば、CVD(Chemical Vapor Deposition)によってトレンチの内部に酸化シリコンを埋め込むことにより素子分離領域9aを形成する。
このように、全体が絶縁体によって形成される素子分離領域9aを設け、電圧印加部10によってウェル層40へ所定の電圧を印加することによっても、図3に示すピクセル部2と同様にブルーミング現象の発生を抑制することができる。
また、ピクセル部2aでは、トレンチを形成するドライエッチングの位置によって素子分離領域9aの形成位置を決定することができるので、設計どおりの正確な位置に素子分離領域9aが形成される。
また、図8に示すように、変形例2に係るピクセル部2bも素子分離領域9bの構成が図3に示すピクセル部2とは異なる。具体的には、ピクセル部2bにおける素子分離領域9bは、半導体基板100における素子分離領域9bの形成位置に埋め込まれた絶縁体からなる連結部90bとP型の素子分離領域91bとを備える。
かかる素子分離領域9bを形成する場合、例えば、半導体基板100の上面から半導体基板100の深さ方向へウェル層40上面まで延在するN型の半導体領域41を形成する。続いて、素子分離領域9bの形成位置に、N型の半導体領域41の上面からウェル層40の上面まで達するトレンチをドライエッチング形成する。
その後、トレンチの内部に所定の膜厚の酸化シリコン膜を例えばCVDによって形成することで連結部90bを形成する。続いて、トレンチを含むN型の半導体領域41の上面全体に例えばCVDによってP型の半導体層を形成することで、トレンチの内部にP型の素子分離領域91bが形成され、N型の半導体領域41の上面にP型の半導体領域42が形成される。
このとき、P型の不純物Pを含む材料ガスを用いたCVDを行うことでP型の素子分離領域91bおよびP型の半導体領域42を同時に形成してもよい。また、トレンチを含むN型の半導体領域41の上面全体にCVDによってシリコン層を形成し、シリコン層へP型の不純物Pをイオン注入することで、P型の素子分離領域91bおよびP型の半導体領域42を同時に形成してもよい。
なお、イオン注入する場合には、P型の素子分離領域91bおよびP型の半導体領域42の厚さ(半導体基板100の深さ方向の長さ)が図8に示す厚さとなるように、イオン注入エネルギーを調整する必要がある。
かかる素子分離領域9bを設け、電圧印加部10によってウェル層40へ所定の電圧を印加することによっても、図3に示すピクセル部2と同様にブルーミング現象の発生を抑制することができる。
ピクセル部2bにおける素子分離領域9bも、トレンチを形成するドライエッチングの位置によって素子分離領域9bの形成位置が決定されるので、設計どおりの正確な位置に素子分離領域9bが形成される。
しかも、ピクセル部2bでは、P型の半導体領域42とP型の素子分離領域91bとが一工程で同時に形成されるので、CMOSセンサ1の生産効率に関するスループットが向上する。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1 CMOSセンサ、 2、2a、2b ピクセル部、 3 ロジック部、4、4G、4R 光電変換素子、 5 読出トランジスタ、 6 リセットトランジスタ、 7 増幅トランジスタ、 8 FD、 9、9a、9b 素子分離領域、 10 電圧印加部、 31 タイミングジェネレータ、 32 垂直選択回路、 33 サンプリング回路、 34 水平選択回路、 35 ゲインコントロール回路、 36 A/D変換回路、 37 増幅回路、 40 ウェル層、 41 N型の半導体領域、 42 P型の半導体領域、 51、61、71 ゲート、 90、90b 連結部、 91 連結部以外の部位、 91b P型の素子分離領域、 92 酸素ドープ領域、 93 P型ドープ領域、 100 半導体基板、 101 SUB層、 L 入射光、 O2 酸素、 P P型の不純物、 e 電荷
Claims (5)
- 第1導電型のウェル層と、
前記ウェル層上に順次積層される第2導電型の半導体領域および第1導電型の半導体領域を含む複数の光電変換素子と、
少なくとも前記ウェル層との連結部が絶縁体によって形成され、隣設される前記光電変換素子間を電気的に分離する素子分離領域と、
前記ウェル層のポテンシャル障壁の高さを前記第1導電型の半導体領域のポテンシャル障壁の高さよりも低下させる電圧を前記ウェル層へ印加する電圧印加部と
を備えることを特徴とする固体撮像装置。 - 前記連結部は、
前記ウェル層上に形成される半導体層の所定位置に対して酸素がイオン注入されて形成される
ことを特徴とする請求項1に記載の固体撮像装置。 - 前記素子分離領域における前記連結部以外の部位は、
前記連結部上における前記半導体層へ第1導電型の不純物がイオン注入されて形成される
ことを特徴とする請求項2に記載の固体撮像装置。 - 前記素子分離領域は、
全体が絶縁体によって形成される
ことを特徴とする請求項1に記載の固体撮像装置。 - 第1導電型のウェル層を形成する工程と、
前記ウェル層上に順次積層される第2導電型の半導体領域および第1導電型の半導体領域を含む複数の光電変換素子を形成する工程と、
少なくとも前記ウェル層との連結部が絶縁体によって形成され、隣設される前記光電変換素子間を電気的に分離する素子分離領域を形成する工程と、
前記ウェル層のポテンシャル障壁の高さを前記第1導電型の半導体領域のポテンシャル障壁の高さよりも低下させる電圧を前記ウェル層へ印加する電圧印加部を形成する工程と
を含むことを特徴とする固体撮像装置の製造方法。
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JP2012111895A JP2013239593A (ja) | 2012-05-15 | 2012-05-15 | 固体撮像装置および固体撮像装置の製造方法 |
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CN108701706A (zh) * | 2016-03-16 | 2018-10-23 | 索尼公司 | 光电转换元件及其制造方法和摄像装置 |
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2012
- 2012-05-15 JP JP2012111895A patent/JP2013239593A/ja active Pending
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