JP2013235881A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】メモリセル領域のみのエッチングが周辺回路領域にまでオーバーエッチされていた。
【解決手段】第１の領域に配置されるとともに、第１の方向に延在する複数の第１の配線と、前記第１の領域と前記第１の領域に隣接した第２の領域との境界に配置されるとともに、前記第１の方向と交差する第２の方向に延在し、かつ、前記第１の配線と同層にて前記第１の配線の端部と離間されて形成される第２の配線と、を備える。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関する。

メモリセル領域の周辺に周辺回路領域を有する半導体装置においては、メモリセル領域では基板に形成された溝内にトランジスタのゲートが形成されるとともに、周辺回路領域では基板の表面にトランジスタの電極が形成され、メモリセル領域の基板の表面には周辺回路領域のトランジスタの電極と同層にビット線が形成されたものがある。このような半導体装置では、周辺回路領域のトランジスタをＬＤＤ（Lightly Doped Drain）構造にしている。ＬＤＤ構造を有するトランジスタでは、ホットキャリア対策としてソース、ドレイン近傍に繰り返しイオン注入を実施させるために、サイドウォール用にトランジスタを含む基板上にシリコン窒化膜及びシリコン酸化膜が成膜され、メモリセル領域のビット線を含む基板上にもシリコン窒化膜及びシリコン酸化膜が形成される。寸法の微細化に伴い、メモリセル領域ではビット線間のスペースのアスペクト比が大きい（アスペクト比５以上）ため、ビット線間に形成されたシリコン酸化膜においてボイドが発生しやすい。そのため、周辺回路領域のシリコン酸化膜をレジストマスクでカバーし、レジストマスクでカバーされていないメモリセル領域のボイドのあるシリコン酸化膜だけを選択的にバッファードフッ酸（緩衝フッ酸、ＢＨＦ）などを用いてウェットエッチングで除去するのが一般的である。

特開２０１０−１９９６１３号公報 特開昭６１−２１４５５９号公報

以下の分析は、本願発明者により与えられる。

ウェットエッチングするにあたって、使用する薬液の量に応じてレジストマスクの開口部をサイジングすることが必要となるが、メモリセル領域のビット線間に形成されたシリコン酸化膜に発生するボイドの状況により、エッチングされる領域が大きく左右されるという問題がある。

例えば、ビット線と垂直方向に対してはレジストマスクでカバーされた領域のエッチングは線形的に等方エッチングされるが、ビット線と平行方向のエッチングはボイドの経路を伝って薬液が容易に染み込むため、ボイドの終端となるビット線の先端部付近までエッチングが瞬時に行なわれ、本来の目的であるメモリセル領域のみのエッチングが周辺回路領域にまでオーバーエッチされてしまい、エッチングされる領域の制御が困難な状況となる。

このような問題に対して、従来は、オーバーエッチ分を見越して、メモリセル領域と周辺回路領域の境界スペースを大きくしたパターンレイアウトにして、オーバーエッチングによる不具合が発生しないよう対応していたが、このような対応では薬液の染み出しを考慮した境界スペースの回路レイアウトとなってしまい、全体のチップ面積の縮小に制約がかかる状況である。このため、エッチング領域を制御可能とする別手法が要求される。

本発明の第１の視点においては、半導体装置において、第１の領域に配置されるとともに、第１の方向に延在する複数の第１の配線と、前記第１の領域と前記第１の領域に隣接した第２の領域との境界に配置されるとともに、前記第１の方向と交差する第２の方向に延在し、かつ、前記第１の配線と同層にて前記第１の配線の端部と離間されて形成される第２の配線と、を備えることを特徴とする。

本発明の第２の視点においては、半導体装置の製造方法において、第１の領域において第１の方向に延在するように複数の第１の配線を形成するとともに、前記第１の領域と前記第１の領域に隣接した第２の領域との境界において前記第１の配線の端部と離間して前記第１の方向と交差する第２の方向に延在するように第２の配線を形成する工程と、前記第１の配線及び前記第２の配線を含む前記第１の領域及び前記第２の領域上に第１の膜を成膜する工程と、前記第１の領域上の前記第１の膜を除去する工程と、を含むことを特徴とする。

本発明によれば、薬液による第１の配線と平行方向のエッチングに対して、第１の配線間に配される膜にボイドが発生している状態であっても、第１の領域と第２の領域との間にて、第１の配線の延在する方向に対して交差する方向（例えば、直角方向）に延在する第２の配線を意図的に配置し、第２の領域への薬液の浸入をブロックすることで、エッチング領域を制御することができる。これにより、第２の領域へのオーバーエッチングを考慮した回路レイアウトにする必要がなくなるので、チップ面積の縮小化が可能である。

なお、エッチング領域を制御する手法に関して、特許文献１には、セルゲート電極と垂直方向にセル電極とは別の層のセルコンパッド層をダミーとして設けることで、内部のセルコンパッドに薬液やガスが侵入してセルコンパッドが腐食されることを防ぐことが開示されている。しかしながら、特許文献１には、メモリセル領域のシリコン酸化膜をエッチングするときに薬液がメモリセル領域の外部に出てオーバーエッチを防ぐためのビット線と同層のダミーをビット線の端部から離れた位置に設けることは開示されていない。

また、エッチング領域を制御する手法に関して、特許文献２には、写真蝕刻条件の変動緩和のため、メモリセルアレイ端部にダミーセルを配置することで、レジスト膜厚を略同一にし、写真蝕刻条件の変動を防止することが開示されている。しかしながら、特許文献２は、パターンの連続性を満たすために、単位セルと同一パターンをセル端に配置するものであり、ビット線の端部にダミーパターンを、メモリセル領域のシリコン酸化膜をエッチングするときに薬液がメモリセル領域の外部に出てオーバーエッチを防ぐように配置するという開示はない。

本発明の実施形態１に係る半導体装置の構造を模式的に示した部分平面図である。 本発明の実施形態１に係る半導体装置の構造を模式的に示した図１の領域Ｄの拡大平面図である。 本発明の実施形態１に係る半導体装置の構造を模式的に示した図１のＡ−Ａ´間の断面図である。 本発明の実施形態１に係る半導体装置の構造を模式的に示した図１のＢ−Ｂ´間の断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図１のＡ−Ａ´間に相当する工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図５に対応するとともに図１のＢ−Ｂ´間に相当する工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図５に続くＡ−Ａ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図７に対応するとともに図６に続くＢ−Ｂ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図７に続くＡ−Ａ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図９に対応するとともに図８に続くＢ−Ｂ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図９に続くＡ−Ａ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図１１に対応するとともに図１０に続くＢ−Ｂ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図１１に続くＡ−Ａ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図１３に対応するとともに図１２に続くＢ−Ｂ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図１３に続くＡ−Ａ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図１５に対応するとともに図１４に続くＢ−Ｂ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図１５に続くＡ−Ａ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図１７に対応するとともに図１６に続くＢ−Ｂ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図１７に続くＡ−Ａ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図１９に対応するとともに図１８に続くＢ−Ｂ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図１９に続くＡ−Ａ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図２１に対応するとともに図２０に続くＢ−Ｂ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図２１に続くＡ−Ａ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図２３に対応するとともに図２２に続くＢ−Ｂ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図２３に続くＡ−Ａ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図２５に対応するとともに図２４に続くＢ−Ｂ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図２５に続くＡ−Ａ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図２７に対応するとともに図２６に続くＢ−Ｂ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図２７に続くＡ−Ａ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図２９に対応するとともに図２８に続くＢ−Ｂ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図２９に続くＡ−Ａ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図３１に対応するとともに図３０に続くＢ−Ｂ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図３１に続くＡ−Ａ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図３３に対応するとともに図３２に続くＢ−Ｂ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図３３に続くＡ−Ａ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図３５に対応するとともに図３４に続くＢ−Ｂ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図３５に続くＡ−Ａ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図３７に対応するとともに図３６に続くＢ−Ｂ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図３７に続くＡ−Ａ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図３９に対応するとともに図３８に続くＢ−Ｂ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図３９に対応するとともに図１のＣ−Ｃ´間に相当する工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図３９に続くＡ−Ａ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図４２に対応するとともに図４０に続くＢ−Ｂ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図４２に続くＡ−Ａ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図４４に対応するとともに図４３に続くＢ−Ｂ´間の工程断面図である。 従来例に係る半導体装置の製造方法を模式的に示した図４４と同じ工程の図１のＡ−Ａ´間に相当する工程断面図である。 従来例に係る半導体装置の製造方法を模式的に示した図４５と同じ工程の図１のＢ−Ｂ´間に相当する工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図４４に続くＡ−Ａ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図４８に対応するとともに図４５に続くＢ−Ｂ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図４８に続くＡ−Ａ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図５０に対応するとともに図４９に続くＢ−Ｂ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図５０に続くＡ−Ａ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図５２に対応するとともに図５１に続くＢ−Ｂ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図５２に続くＡ−Ａ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図５４に対応するとともに図５３に続くＢ−Ｂ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図５４に続くＡ−Ａ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図５６に対応するとともに図５５に続くＢ−Ｂ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図５６に続くＡ−Ａ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図５８に対応するとともに図５７に続くＢ−Ｂ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図５８に続くＡ−Ａ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図６０に対応するとともに図５９に続くＢ−Ｂ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図６０に続くＡ−Ａ´間の工程断面図である。 本発明の実施形態１に係る半導体装置の製造方法を模式的に示した図６２に対応するとともに図６１に続くＢ−Ｂ´間の工程断面図である。 本発明の実施形態２に係る半導体装置の構造を模式的に示した平面図である。 本発明の実施形態３に係る半導体装置の構造を模式的に示した平面図である。

［実施形態１］
本発明の実施形態１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体装置の構造を模式的に示した部分平面図である。図２は、本発明の実施形態１に係る半導体装置の構造を模式的に示した図１の領域Ｄの拡大平面図である。図３は、本発明の実施形態１に係る半導体装置の構造を模式的に示した図１のＡ−Ａ´間の断面図である。図４は、本発明の実施形態１に係る半導体装置の構造を模式的に示した図１のＢ−Ｂ´間の断面図である。なお、図２では、構成要素の配置状況を明確にするため、キャパシタ４８及び上部配線５１を省略している。また、図４は厳密にはＸ方向からずれているが、本説明ではＸ方向として記載する。

図１〜図４は、ＤＲＡＭ（Dynamic Random Access Memory）１００の一例を示したものである。ＤＲＡＭ１００は、ビット線３０間に形成された絶縁膜（図３９〜図４１の３３Ａ；例えば、ＮＳＧ（None-doped Silicate Glass））を成膜した後にビット線３０間が完全埋設されていない状態（ボイド６１を有する状態）においても薬液のエッチング領域を制御させるために、メモリセル領域１０１と周辺回路領域１０２との間にダミー配線３０Ｂをビット線３０が延在する方向に対して非平行方向（交差する方向、直角方向を含む）に意図的に配置して、周辺回路領域１０２の絶縁膜（図４２、図４３の３３Ａ）へのオーバーエッチングを抑制したものである。

ここで、ベースとなる半導体基板にはシリコン基板１を用い、単体の半導体基板だけでなく、半導体基板上に半導体デバイスが製造される過程の状態、および半導体基板上に半導体デバイスが形成された状態を含めて、ウェハと総称する。

ＤＲＡＭ１００は、複数のメモリセルが配されるメモリセル領域１０１を有し、メモリセル領域１０１の周辺においてメモリセルの動作を制御等する回路が配される周辺回路領域１０２を有する。

メモリセル領域１０１には、シリコン基板１にＭＯＳ（Metal Oxide Semiconductor）トランジスタが設けられている。ＭＯＳトランジスタは、シリコン基板１の素子分離領域となるＳＴＩ（Shallow Trench Isolation）９に囲まれた活性領域１Ａに設けられている。なお、ＳＴＩ９は、シリコン基板１に形成された溝内に、絶縁膜６と絶縁膜７を積層させたものである。ＭＯＳトランジスタは、活性領域１Ａのシリコン基板１に設けられた溝の内壁を覆っているゲート絶縁膜１６と、ゲート絶縁膜１６の上面部と一部の側面部を覆っている介在層１７と、介在層１７の内側に設けられた埋込ワード線２３（又は埋込配線２２）となる導電膜１８（又は１８Ａ）と、活性領域１Ａの埋込ワード線２３（又は埋込配線２２）間のシリコン基板１上に設けられた低濃度不純物拡散層１１と、低濃度不純物拡散層１１上の所定の位置に設けられたソース・ドレイン領域となる不純物拡散層２６、３７とを有する構成となっている。低濃度不純物拡散層１１は、ゲート絶縁膜１６が設けられた領域を除いた活性領域１Ａのシリコン基板１の上部に設けられており、シリコン基板１に多く含まれる導電性不純物とは反対の導電型の不純物が拡散して形成された層である。また、導電膜１８（又は１８Ａ）は、その上面がライナー膜２０と埋込絶縁膜２１で覆われている。図４に示す活性領域１Ａには、説明の便宜上、埋込みワード線２３を有する３個のＭＯＳトランジスタ（以降、「埋込型ＭＯＳトランジスタ」と称する）を表しているが、実際のＤＲＡＭにおけるメモリセル領域１０１には、数千〜数十万個の埋込型ＭＯＳトランジスタが配置されている。しかし、図４に示す導電膜１８Ａは、埋込ワード線２３と同じ構造であるが、ワード線として機能するものではなく、埋込型ＭＯＳトランジスタを電気的に分離する埋込配線２２となっている。埋込配線２２では、その電圧を所定の値に維持することにより、寄生トランジスタがオフ状態となるので、同一の活性領域１Ａ上で隣接する埋込型ＭＯＳトランジスタを分離することができる。

次に、上記埋込型ＭＯＳトランジスタの上方の構成を説明する。ＤＲＡＭ１００のメモリセル領域１０１には、上記埋込型ＭＯＳトランジスタおよびキャパシタ４８を有するメモリセルが複数設けられている。キャパシタ４８は、シリンダ型のキャパシタであり、下部電極４５、容量絶縁膜４６および上部電極４７で構成されている。なお、下部電極４５は、シリンダ形状（筒状）で、内壁と外壁を有しており、内壁側には容量絶縁膜４６を介して上部電極４７で埋め込まれている。不純物拡散層２６は、不純物拡散層２６上に設けられた導電膜２７に接続されている。ここで、導電膜２７は、導電膜２７上に設けられた導電膜２８と共にビット線３０を構成している。また、ビット線３０の導電膜２８の上面は、マスク膜２９で覆われている。マスク膜２９を含むビット線３０の側面部は、カバー膜３１で覆われている。埋込型ＭＯＳトランジスタの不純物拡散層３７は、不純物拡散層３７上に設けられた容量コンタクトプラグ４１及び容量コンタクトパッド４２を介して、下部電極４５に接続されている。ここで、容量コンタクトプラグ４１は、導電膜３８と導電膜４０の間に介在層３９を挿入した積層構造となっており、その側面部はサイドウォール絶縁膜３６で覆われている。また、容量コンタクトパッド４２は、キャパシタ４８と容量コンタクトプラグ４１とのアライメントマージンを確保するために設けられているので、容量コンタクトプラグ４１の上面の全体を覆っている必要は無く、容量コンタクトプラグ４１上に位置して、少なくともその一部と接続していればよい。

ビット線３０とマスク膜２９と容量コンタクトプラグ４１は、塗布絶縁膜３３（以降は、ＳＯＤ（Spin On Dielectrics）３３と表記）で夫々の側面が覆われている。容量コンタクトパッド４２は、ＳＯＤ３３を保護するためのストッパー膜４３で覆われている。ストッパー膜４３上には、第３層間絶縁膜４４が設けられている。第３層間絶縁膜４４及びストッパー膜４３には、容量コンタクトパッド４２に通ずるシリンダホール４４Ａが形成されている。シリンダホール４４Ａは、下部電極４５で覆われている。下部電極４５の外壁側は、第３層間絶縁膜４４とストッパー膜４３に接している。第３層間絶縁膜４４の上面は、容量絶縁膜４６で覆われている。容量絶縁膜４６の露出面は、上部電極４７で覆われている。

上部電極４７を含む第３層間絶縁膜４４上には、第４層間絶縁膜４９が形成されている。第４層間絶縁膜４９には、上部電極４７に通ずる孔部が形成されており、当該孔部にコンタクトプラグ５０が埋め込まれている。コンタクトプラグ５０を含む第４層間絶縁膜４９上の所定の位置には、上部配線５１が設けられている。キャパシタ４８の上部電極４７は、コンタクトプラグ５０を介して、上部配線５１と接続されている。上部配線５１を含む第４層間絶縁膜４９は、保護膜５２で覆われている。

周辺回路領域１０２には、プレーナ型ＭＯＳトランジスタが設けられている。プレーナ型ＭＯＳトランジスタは、シリコン基板１の素子分離領域となるＳＴＩ（Shallow Trench Isolation）９に囲まれた活性領域１Ａに設けられている。なお、ＳＴＩ９は、シリコン基板１に形成された溝内に、絶縁膜６と絶縁膜７を積層させたものである。プレーナ型ＭＯＳトランジスタは、シリコン基板１の活性領域１Ａに設けられたゲート絶縁膜（図示せず）と、当該ゲート絶縁膜の上面部を覆っているゲート電極３０Ａとなる導電膜２７及び導電膜２８と、活性領域１Ａのシリコン基板１上に設けられた低濃度不純物拡散層１１と、低濃度不純物拡散層１１に設けられたソース・ドレイン領域となる不純物拡散層２６Ａと、で構成されている。また、ゲート電極３０Ａは、上面がマスク膜２９で覆われ、側面部がカバー膜３１で覆われて、絶縁膜３３Ａで埋め込まれている。さらに、不純物拡散層２６Ａは、第４層間絶縁膜４９と第３層間絶縁膜４４とストッパー膜４３と絶縁膜３３Ａを貫通するように設けられたコンタクトプラグ５０Ａで、上部配線５１と接続されている。

ゲート電極３０Ａとビット線３０で挟まれた領域（メモリセル領域１０１と周辺回路領域１０２との境界領域）には、導電膜２７と導電膜２８で構成されたダミー配線３０Ｂが設けられている。ダミー配線３０Ｂは、上面部がマスク膜２９で覆われ、側面部の両側がカバー膜３１で覆われている。一方のカバー膜３１は、塗布絶縁膜３３で覆われており、他方のカバー膜３１は第２カバー膜３２を介して絶縁膜３３Ａで覆われている。なお、ダミー配線３０Ｂは、配線として機能するものではなく、少なくともビット線３０の延長線と交わるように配置されており、周辺回路領域１０２の保護壁となっている。ここで、実施形態１におけるダミー配線３０Ｂのレイアウトは、ビット線３０の延長線上で交わるように、Ｙ方向へ延在させるとともに、その両端部からＸ方向に延在させている。

以上のように、実施形態１に係るＤＲＡＭ１００は、ダミー配線３０Ｂを有しており、メモリセル領域１０１と周辺回路領域１０２がダミー配線３０Ｂによって区分けされた構成となっている。

次に、本発明の実施形態１に係る半導体装置の製造方法について図面を用いて説明する。図５〜図４５、図４８〜図６３は、本発明の実施形態１に係る半導体装置の製造方法を模式的に示した工程断面図である。なお、図５、図７、図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、図２５、図２７、図２９、図３１、図３３、図３５、図３７、図３９、図４２、図４４、図４８、図５０、図５２、図５４、図５６、図５８、図６０、及び、図６２は、図１のＡ−Ａ´間に相当する工程断面図である。また、図６、図８、図１０、図１２、図１４、図１６、図１８、図２０、図２２、図２４、図２６、図２８、図３０、図３２、図３４、図３６、図３８、図４０、図４３、図４５、図４９、図５１、図５３、図５５、図５７、図５９、図６１、及び、図６３は、図１のＢ−Ｂ´間に相当する工程断面図である。また、図６、図８、図１０、図１２、図１４、図１６、図１８、図２０、図２２、図２４、図２６、図２８、図３０、図３２、図３４、図３６、図３８、図４０、図４３、図４５、図４９、図５１、図５３、図５５、図５７、図５９、図６１、及び、図６３は厳密にはＸ方向からずれているが、本説明ではＸ方向として記載する。また、図４１は、図１のＣ−Ｃ´間に相当する工程断面図である。

まず、Ｐ型のシリコン基板１上に、熱酸化法によるシリコン酸化膜（ＳｉＯ_２）である犠牲膜２と、熱ＣＶＤ（Chemical Vapor Deposition）法によるシリコン窒化膜（Ｓｉ３Ｎ４）であるマスク膜３とを順次堆積し、その後、フォトリソグラフィ技術およびドライエッチング技術を用いて、マスク膜３と犠牲膜２とシリコン基板１のパターニングを行い、その後、活性領域１Ａを区画するための素子分離溝４（トレンチ）をシリコン基板１に形成する（ステップＡ１；図５、図６参照）。ここで、素子分離溝４は、Ｘ方向に延在するライン状のパターンとして形成される。また、活性領域１Ａとなる領域は、マスク膜３で覆われている。

次に、熱酸化法によって、シリコン基板１とマスク膜３の表面に、シリコン酸化膜である絶縁膜６を形成し、その後、熱ＣＶＤ法によって、シリコン酸化膜である絶縁膜７を素子分離溝４の内部を充填するように堆積し、その後、エッチバックを行うことによって素子分離溝４の内部にのみ絶縁膜７を残存させる（ステップＡ２；図７、図８参照）。

次に、プラズマＣＶＤ法によって、シリコン酸化膜である埋込膜８を絶縁膜７上の素子分離溝４の内部を充填するように堆積して、ステップＡ２で形成したマスク膜３が露出するまでＣＭＰ（Chemical Mechanical Polishing）処理を行い、埋込膜８の表面を平坦化する（ステップＡ３；図９、図１０参照）。

次に、ウェットエッチングによって、マスク膜３および犠牲膜２を除去し、さらに、素子分離溝４の表面における埋込膜８をシリコン基板１の表面の位置と概略同等になるようにし、その後、熱酸化法によって、シリコン基板１の表面にシリコン酸化膜である犠牲膜１０を形成し、その後、低濃度のＮ型不純物（リン等）をイオン注入でシリコン基板１に注入し、Ｎ型の低濃度不純物拡散層１１を形成する（ステップＡ４；図１１、図１２参照）。これにより、ＳＴＩ９を用いた、ライン状の素子分離領域が形成される。また、低濃度不純物拡散層１１は、トランジスタのソース・ドレイン領域（の一部）として機能する。

次に、ＣＶＤ法によって、犠牲膜１０上にシリコン窒化膜である下層マスク膜１２を成膜し、その後、プラズマＣＶＤ法によって、下層マスク膜１２上にカーボン膜（アモルファス・カーボン膜）である上層マスク膜１３を堆積し、その後、メモリセル領域１０１における上層マスク膜１３、下層マスク膜１２、及び犠牲膜１０の一部を除去することにより、メモリセル領域１０１においてゲート電極溝（トレンチ）のパターンとなるようにパターニングする（ステップＡ５；図１３、図１４参照）。

次に、上層マスク膜（図１３、図１４の１３）及び下層マスク膜１２をマスクとして、ドライエッチングによって、シリコン基板１（低濃度不純物拡散層１１を含む）をエッチングし、ゲート電極溝（トレンチ）１５を形成する（ステップＡ６；図１５、図１６参照）。ここで、ゲート電極溝１５は、活性領域１Ａと交差するＹ方向に延在するライン状のパターンとして形成される。また、ＳＴＩ９と接するゲート電極溝１５の側面部分には、薄膜状のシリコン基板１がサイドウォール形状に残存し、トランジスタのチャネル領域１４として機能する。さらに、ゲート電極溝１５の内部を除いたシリコン基板１上には、少なくとも一部の下層マスク膜１２が残留している。

次に、基板全面にゲート絶縁膜１６を形成し、その後、ＣＶＤ法によって、ゲート絶縁膜１６上に、窒化チタン（ＴｉＮ）である介在層１７とタングステン（Ｗ）である導電膜１８とを順次堆積する（ステップＡ７；図１７、図１８参照）。ここで、ゲート絶縁膜１６としては、熱酸化で形成したシリコン酸化膜等が利用できる。また、導電膜１８の表面は平坦ではなく、ゲート電極溝１５の領域が凹部となって凹凸が生じている。

次に、ドライエッチングによって、ゲート電極溝１５の底部に導電膜１８（１８Ａを含む）が残留するように、不要な導電膜１８を除去する（ステップＡ８；図１９、図２０参照）。なお、残留させる導電膜１８の高さは、ドライエッチングの処理時間によって、制御することができる。

次に、エッチバックによって、ゲート電極溝１５の底部に導電膜１８（１８Ａを含む）の表面と同じ高さで介在層１７が残留するように、不要となった介在層１７を除去する（ステップＡ９；図２１、図２２参照）。なお、残留させる介在層１７の高さは、ドライエッチングの処理時間によって、制御することができる。このドライエッチングによって、表面高さを介在層１７と同じとした導電膜１８で構成される埋込ワード線２３と埋込配線２２をメモリセル領域１０１におけるゲート電極溝１５の底部に形成することができる。

次に、残存した導電膜１８（１８Ａを含む）上およびゲート電極溝１５の内壁を覆うように基板全面に、熱ＣＶＤ法によって、シリコン窒化膜であるライナー膜２０を形成し、その後、ライナー膜２０上に埋込絶縁膜２１を堆積する（ステップＡ１０；図２３、図２４参照）。ここで、埋込絶縁膜２１として、例えば、プラズマＣＶＤ法で形成したシリコン酸化膜、塗布膜であるＳＯＤ膜や、それらの積層膜が利用できる。埋込絶縁膜２１にＳＯＤ膜を用いた場合には、高温の水蒸気（Ｈ_２Ｏ）雰囲気中でアニール処理を行い、固体の膜に改質する。

次に、ＣＭＰにより、ライナー膜２０が露出するまで埋込絶縁膜２１を除去し、その後、エッチバックによって、埋込絶縁膜２１及びライナー膜２０の一部を除去し、埋込絶縁膜２１の表面が、半導体基板１の表面（低濃度不純物拡散層１１の表面）と概略同程度の高さになるようにする（ステップＡ１１；図２５、図２６参照）。これにより、メモリセル領域１０１における埋込ワード線２３および素子分離用の埋込配線２２の上面が絶縁される。

次に、シリコン基板１（低濃度不純物拡散層１１を含む）上を覆うように、プラズマＣＶＤ法によりシリコン酸化膜等である第１層間絶縁膜２４を形成し、その後、フォトリソグラフィ技術およびウェットエッチング技術を用いて、第１層間絶縁膜２４の一部を除去することにより、周辺回路領域１０２において低濃度不純物拡散層１１に通ずるワードコンタクト開口２５Ａを形成する（ステップＡ１２；図２７参照）。ここで、ワードコンタクト開口２５Ａのパターンと活性領域１Ａの交差した部分では、シリコン基板１（低濃度不純物拡散層１１）の表面が露出する。この後、熱酸化法によって、ワードコンタクト開口の底部のシリコン基板１に、プレーナ型トランジスタのゲート絶縁膜（図示せず）を形成する。

次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、第１層間絶縁膜２４の一部を除去することにより、メモリセル領域１０１において低濃度不純物拡散層１１に通ずるビットコンタクト開口２５を形成し、その後、ビットコンタクト開口２５の底部のシリコン基板１（低濃度不純物拡散層１１）に、Ｎ型不純物（ヒ素等）をイオン注入し、シリコン基板１（低濃度不純物拡散層１１）の表面近傍にＮ型の不純物拡散層２６を形成する（ステップＡ１３；図２８参照）。ここで、ビットコンタクト開口２５を形成する際、ビットコンタクト開口２５のパターンと活性領域１Ａの交差した部分では、シリコン基板１（低濃度不純物拡散層１１）の表面が露出する。低濃度不純物拡散層１１上に形成したＮ型の不純物拡散層２６は、トランジスタのソース・ドレイン領域として機能する。なお、メモリセル領域１０１におけるビットコンタクト開口２５は、埋込ワード線２３と同じくＹ方向に延在するライン状の開口パターンとして形成されるが、周辺回路領域１０２におけるワードコンタクト開口２５Ａは、Ｘ方向あるいはＹ方向に延在するライン状の開口パターンとして形成される。

次に、ビットコンタクト開口２５及びワードコンタクト開口２５Ａ並びに第１層間絶縁膜２４を覆うように、熱ＣＶＤ法によりＮ型の不純物（リン等）を含有した３０ｎｍ厚のポリシリコン膜である導電膜２７、及び、スパッタ法による３０ｎｍ厚のタングステンである導電膜２８、並びに、プラズマＣＶＤ法による１６０ｎｍ厚のシリコン窒化膜であるマスク膜２９を順次堆積する（ステップＡ１４；図２９、図３０参照）。

次に、導電膜２７、導電膜２８、マスク膜２９の積層膜をライン形状にパターニングし、メモリセル領域１０１におけるビット線３０と、周辺回路領域１０２におけるゲート電極３０Ａ及びダミー配線３０Ｂを形成する（ステップＡ１５；図３１、図３２参照）。

ここで、ビット線３０とゲート電極３０Ａは、導電膜２７と導電膜２８（マスク膜２９を含めても可）で構成されており、ダミー配線３０Ｂは、導電膜２７と導電膜２８（マスク膜２９を含めても可）で構成されている。また、ビット線３０の幅Ｙ１と間隔Ｙ２は、夫々５０ｎｍとしており、ダミー配線３０Ｂの幅Ｙ３も５０ｎｍとしている。このように、実施形態１におけるダミー配線３０Ｂは、ビット線３０並びにゲート電極３０Ａと同時に形成できるので、工数を増加させることなく、従来と同じコストで形成することができる。これ以降、マスク膜２９を含めてビット線３０、ゲート電極３０Ａ、ダミー配線３０Ｂと称することがある。ビット線３０は、埋込ワード線２３と交差するＸ方向に延在するパターンとして形成される。図１では、ビット線３０は、埋込ワード線２３と直交する直線形状で示したが、一部を湾曲させた形状として配置してもよい。ビットコンタクト開口２５内で露出しているシリコン基板１の表面部分で、ビット線３０の下層となっている導電膜２７と不純物拡散層２６（ソース・ドレイン領域の一方）とが接続する。さらに、ワードコンタクト開口２５Ａ内で露出しているシリコン基板１の表面部分で、ゲート電極３０Ａの下層となっている導電膜２７とゲート絶縁膜（図示せず）とが接続する。なお、ダミー配線３０Ｂの下層となっている導電膜２７は、第１層間絶縁膜２４と接触している。また、導電膜２７にポリシリコン膜、導電膜２８にタングステン膜、マスク膜２９にシリコン窒化膜を用いることができる。

次に、ビット線３０とゲート電極３０Ａとダミー配線３０Ｂの側面を覆うように基板全面に、熱ＣＶＤ法により８ｎｍ厚のシリコン窒化膜であるカバー膜３１を形成し、その後、カバー膜３１の上面を覆うように、熱ＣＶＤ法により７ｎｍ厚のシリコン酸化膜等である第２カバー膜３２を形成する（ステップＡ１６；図３３、図３４参照）。

次に、第２カバー膜３２の全表面をフォトレジスト６０で覆い、その後、フォトリソグラフィ技術によって、周辺回路領域のフォトレジスト６０において第２カバー膜３２に通ずる開口部６０Ａを形成し、その後、ドライエッチング技術によって、開口部６０Ａの底部に露出させた第２カバー膜３２と、第２カバー膜３２の下地となっていたカバー膜３１とを除去（ただし、カバー膜３１の一部はゲート電極３０Ａの側面部でサイドウォールとなって残留）して第１層間絶縁膜２４を露出させ、その後、ウェットエッチングにより、開口部６０Ａの底部に露出させた第１層間絶縁膜２４を除去して、開口部６０Ａの底部に、第１層間絶縁膜２４の下地となっていたシリコン基板１（低濃度不純物拡散層１１を含む）の表面を露出させる（ステップＡ１７；図３５、図３６参照）。

次に、開口部６０Ａの底部に露出させたシリコン基板１（低濃度不純物拡散層１１を含む）に、Ｎ型不純物（ヒ素等）をイオン注入して、周辺回路領域のシリコン基板１の表面近傍にＮ型の不純物拡散層２６Ａを形成する（ステップＡ１８；図３７、図３８参照）。形成したＮ型の不純物拡散層２６Ａは、プレーナ型トランジスタのソース・ドレイン領域として機能する。

次に、フォトレジスト（図３７、図３８の６０）をアッシングによって除去してから、基板全面を覆うように、熱ＣＶＤ法による６０ｎｍ厚のＮＳＧ（None-doped Silicate Glass）である絶縁膜３３Ａを形成し、その後、絶縁膜３３Ａの表面を１.１μｍ厚のフォトレジスト６２で覆い、その後、フォトリソグラフィ技術によって、メモリセル領域のフォトレジスト６２において絶縁膜３３Ａに通ずる開口部６２Ａを形成する（ステップＡ１９；図３９、図４０、図４１参照）。

ここで、絶縁膜３３Ａは、メモリセル領域における隣接したビット線３０間を完全に埋め込むことができないため、隣接したビット線３０間には、直径Ｙ４が１０ｎｍ程度となったボイド６１が存在している。なお、図４１は、図１におけるＣ−Ｃ´間に相当する断面図である。ボイド６１は、隣接したビット線３０の間に孤立して存在するのではなく、ビット線３０と平行となってＸ方向に連続して延在している。

次に、ウェットエッチングによって、開口部６２Ａの底面に露出させた絶縁膜３３Ａと、絶縁膜３３Ａの下地となっている第２カバー膜３２とを選択的に除去する（ステップＡ２０；図４２、図４３参照）。

ここで、ステップＡ２０のウェットエッチングでは、薬液としてフッ酸（ＨＦ）とフッ化アンモニウム（ＮＨ_４Ｆ）の混合液であるバッファードフッ酸（ＢＨＦ）を使用し、薬液温度を２０℃として、５５秒間処理した。このとき、第２カバー膜３２の下地となっているカバー膜３１並びにフォトレジスト６２は、バッファードフッ酸では除去されないので、そのまま残留している。ウェットエッチングは、等方性のエッチングであるので、露出させた絶縁膜３３Ａと共に、フォトレジスト６２で覆われている部分の絶縁膜３３Ａも除去することができる。ここでは、周辺回路領域のゲート電極３０Ａを覆っている絶縁膜３３Ａが残留するように、ウェットエッチングの処理時間を調整しているが、絶縁膜３３Ａ内にはボイド（図３９、図４０、図４１の６１）が存在しているため、ダミー配線３０Ｂを設けない従来技術では、調整が困難であった。これは、ビット線３０の延長線と平行なＸ方向に延在しているボイド６１内をバッファードフッ酸が瞬時に流動して、流動先となった周辺回路領域近傍の絶縁膜３３Ａを除去してしまうことに起因しており、絶縁膜３３Ａに対するエッチングレートが、Ｙ方向よりもＸ方向が見かけ上大きくなるので、エッチング時間を調整しても、ＸＹ方向におけるエッチングの等方性を維持することができなくなっている。このため、実施形態１では、周辺回路領域の端部に位置した境界領域において、ビット線３０の延長線と交わるようにダミー配線３０Ｂを配置している。ダミー配線３０Ｂは、ビット線３０と同様にカバー膜３１で覆われており、バッファードフッ酸では除去されないので、ボイド６１内を流動したバッファードフッ酸を堰き止めて、周辺回路領域へ流入するのを防ぐ保護壁としての役割を果たす。つまり、ダミー配線３０Ｂに到達した薬液が絶縁膜３３Ａをエッチングしながらダミー配線３０Ｂの上部へ進行せざるを得なくなることで、マスク膜２９を含むダミー配線３０Ｂの高さ分のエッチングを経た後でなければ、周辺回路領域への薬液浸入が開始しない。これにより、メモリセル領域内部の絶縁膜３３Ａのエッチング時間内にダミー配線３０Ｂを乗り越えて周辺回路領域へ薬液が浸入することでのオーバーエッチングが防止されることが実現可能となる。このようなダミー配線３０Ｂを設けることによって、ＸＹ方向のエッチングレートを擬似的に等しくすることができる。そこで、堰き止められて滞留したバッファードフッ酸が、ダミー配線３０Ｂの上面からゲート電極３０Ａ側へ乗り越えないように、エッチング時間を調整することによって、メモリセル領域における絶縁膜３３Ａと第２カバー膜３２の除去位置をダミー配線３０Ｂの設置位置までとして制御することができる。

次に、フォトレジスト（図４２、図４３の６２）をアッシングによって除去し、その後、エッチバックによって、メモリセル領域におけるカバー膜３１と第１層間絶縁膜２４を除去（ただし、ビット線３０並びにダミー配線３０Ｂの側面部におけるカバー膜３１は除去されずにサイドウォールとなって残留）して、シリコン基板１（低濃度不純物拡散層１１を含む）の一部を露出させ、その後、露出したシリコン基板１に、Ｎ型不純物（ヒ素等）をイオン注入して、シリコン基板１の表面近傍にＮ型の不純物拡散層（図示せず）を形成する（ステップＡ２１；図４４、図４５参照）。

ステップＡ２１で形成したＮ型の不純物拡散層は、埋込型ＭＯＳトランジスタのホットキャリアを低減させる機能を有する。図４６に、従来技術によってカバー膜３１と第１層間絶縁膜２４を除去した後の断面を示す。前述したように、従来技術では、ダミー配線（図４４、図４５の３０Ｂ）を配置しておらず、周辺回路領域１０２における絶縁膜３３Ａの一部（破線で示した絶縁膜３３Ｂの部分）も除去されているので、メモリセル領域１０１と同時に、周辺回路領域１０２のカバー膜３１と第１層間絶縁膜２４も除去されて、周辺回路領域１０２のシリコン基板１（低濃度不純物拡散層１１を含む）が露出している。従って、メモリセル領域１０１の埋込型ＭＯＳトランジスタだけに必要なＮ型不純物が、周辺回路領域１０２のプレーナ型ＭＯＳトランジスタの不純物拡散層２６Ａにも注入されてしまうので、プレーナ型ＭＯＳトランジスタが誤動作してしまう問題があった。さらに、ステップＡ２０（図４２、図４３参照）で説明したウェットエッチング処理中に、周辺回路領域１０２のシリコン基板１が露出すると、ＳＴＩ９を埋め込んでいる埋込膜８も露出して少なくともその一部がバッファードフッ酸で除去されるので、プレーナ型ＭＯＳトランジスタの分離不良となる問題もあった。

次に、隣接したビット線３０の間のスペースを充填するように、熱ＣＶＤ法によるシリコン窒化膜であるライナー膜（図示せず）と塗布膜であるＳＯＤ膜３３を成膜し、その後、高温の水蒸気（Ｈ_２Ｏ）雰囲気中でアニール処理を行うことで、ＳＯＤ膜３３を固体の膜に改質し、その後、ＣＭＰを行って、マスク膜２９の上面が露出するまでＳＯＤ膜３３を除去し、その後、第２層間絶縁膜３４として、プラズマＣＶＤ法で形成したシリコン酸化膜を形成し、ＳＯＤ膜３３と絶縁膜３３Ａの表面を覆う（ステップＡ２２；図４８、図４９参照）。

次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、第２層間絶縁膜３４とＳＯＤ膜３３を貫通してシリコン基板１（低濃度不純物拡散層１１を含む）に通ずる容量コンタクト開口３５を形成し、その後、容量コンタクト開口３５の内壁を覆うように基板全面に熱ＣＶＤ法によるサイドウォール絶縁膜３６用のシリコン窒化膜を成膜し、その後、エッチバックすることで、サイドウォール絶縁膜３６を形成し、その後、Ｎ型不純物（リン等）をイオン注入し、シリコン基板１の表面近傍にＮ型の不純物拡散層３７を形成する（ステップＡ２３；図５０、図５１参照）。ここで、容量コンタクト開口３５を形成する際、シリコン基板１の表面は、容量コンタクト開口３５と活性領域１Ａの交差している部分で露出する。また、Ｎ型の不純物拡散層３７は、埋込型ＭＯＳトランジスタのソース・ドレイン領域として機能する。

次に、容量コンタクト開口（図４８、図４９の３５）の内側を覆うように基板全面に、熱ＣＶＤ法でリンを含有した導電膜３８用のポリシリコン膜を堆積させ、その後、エッチバックを行って、容量コンタクト開口３５の底部に導電膜３８を残存させ、その後、導電膜３８を含む基板全面にスパッタ法でコバルトシリサイド（ＣｏＳｉ）である介在層３９を形成し、その後、容量コンタクト開口（図４８、図４９の３５）内を充填するように介在層３９上に、ＣＶＤ法でタングステンである導電膜４０を堆積し、その後、ＣＭＰによって、ＳＯＤ膜３３の表面が露出するまで導電膜４０、介在層３９、及び層間絶縁膜３４を除去して、容量コンタクト開口（図４８、図４９の３５）内だけに導電膜４０を残存させる（ステップＡ２３；図５２、図５３参照）。これにより、導電膜３８と介在層３９と導電膜４０が積層して構成された容量コンタクトプラグ４１が形成される。

次に、スパッタ法によって、基板全面に窒化タングステン（ＷＮ）およびタングステン（Ｗ）を順次堆積した容量コンタクトパッド４２用の積層膜を形成し、その後、フォトリソグラフィ技術およびドライエッチング技術を用いて、当該積層膜をパターニングすることで、容量コンタクトパッド４２を形成する（ステップＡ２４；図５４、図５５参照）。ここで、容量コンタクトパッド４２は、容量コンタクトプラグ４１を構成している導電膜４０と接続している。

次に、容量コンタクトパッド４２上を覆うように基板全面に、熱ＣＶＤ法によるシリコン窒化膜であるストッパー膜４３を形成し、その後、プラズマＣＶＤ法によるシリコン酸化膜等である第３層間絶縁膜４４をストッパー膜４３上に形成する（ステップＡ２５；図５６、図５７参照）。

次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、容量コンタクトパッド４２の上面を露出させるように、第３層間絶縁膜４４およびストッパー膜４３を貫通するシリンダホール４４Ａを形成し、その後、シリンダホール４４Ａの内壁を覆うように、窒化チタン等でキャパシタの下部電極４５を形成する（ステップＡ２６；図５８、図５９参照）。ここで、下部電極４５は、例えば、ＣＶＤ法によって形成することができる。また、下部電極４５の底部は、容量コンタクトパッド４２と接続している。

次に、下部電極４５の表面を覆うように基板全面に、ＡＬＤ（Atomic Layer Deposition）法による容量絶縁膜４６を形成し、その後、ＣＶＤ法による窒化チタン等でキャパシタの上部電極４７を容量絶縁膜４６上に形成し、その後、フォトリソグラフィ技術およびドライエッチング技術を用いて、周辺回路領域１０２における容量絶縁膜４６と上部電極４７を除去する（ステップＡ２７；図６０、図６１参照）。ここで、容量絶縁膜４６としては、例えば、酸化ジルコニウム（ＺｒＯ_２）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ハフニウム（ＨｆＯ_２）やそれらの積層膜を用いることができる。

次に、上部電極４７を覆うように基板全面に、プラズマＣＶＤ法によるシリコン酸化膜等で第４層間絶縁膜４９を形成し、その後、フォトリソグラフィ技術およびドライエッチング技術を用いて、第４層間絶縁膜４９において上部電極４７に通ずるコンタクトホール（図示せず）を形成するとともに、第４層間絶縁膜４９、第３層間絶縁膜４４、ストッパー膜４３、及び絶縁膜３３Ａにおいて不純物拡散層２６Ａに通ずるコンタクトホール（図示せず）を形成し、その後、ＣＶＤ法によるタングステン等でコンタクトホールを埋め込んでから、第４層間絶縁膜４９上で余剰となっているタングステン等をＣＭＰで除去して、メモリセル領域１０１におけるコンタクトプラグ５０と周辺回路領域１０２におけるコンタクトプラグ５０Ａを形成し、その後、第４層間絶縁膜４９上にアルミニウム（Ａｌ）や銅（Ｃｕ）等の金属膜を成膜してからパターニングすることで、上部配線５１を形成し、その後、上部配線５１を含む第４層間絶縁膜４９上に保護膜５２を形成する（ステップＡ２８；図６２、図６３参照）。これにより、ＤＲＡＭ１００が完成する。ここで、上部配線５１は、コンタクトプラグ５０を介して、上部電極４７と接続しており、さらに、コンタクトプラグ５０Ａを介して、不純物拡散層２６Ａと接続している。

実施形態１によれば、メモリセル領域１０１と周辺回路領域１０２との間にダミー配線３０Ｂをビット線３０の延在する方向に対して交差する方向（直角方向）に意図的に配置させることで、周辺回路領域１０２への薬液の浸入が抑制され、周辺回路領域１０２へのオーバーエッチングを考慮した回路レイアウトにする必要がなくなる。これにより、今後の回路設計としてチップ面積の縮小の効果が期待できるようになる。つまり、ダミー配線３０Ｂはメモリセル領域１０１内のビット線３０と同一構造であるため、薬液がダミー配線３０Ｂに到達した時点からマスク膜２９を含むダミー配線３０Ｂの高さ分のエッチング時間が必要となる。薬液はメモリセル領域１０１内のビット線３０と同時に成膜された絶縁膜３３Ａをエッチングしながら等方エッチングして領域を拡大させていくが、ダミー配線３０Ｂに到達した薬液はビット線３０に成膜された絶縁膜３３Ａをエッチングしながら上部へ進行するようになり、周辺回路領域１０２への薬液の浸入が直接実施きれないようになる。これにより、メモリセル領域１０１と周辺回路領域１０２との間にダミー配線３０Ｂをビット線３０と交差する方向に意図的に配置させるだけで、周辺回路領域１０２へのオーバーエッチングを考慮した回路レイアウトにする必要性がなくなり、今後の回路設計としてチップ面積の縮小の効果が期待できるようになる。

［実施形態２］
本発明の実施形態２に係る半導体装置について図面を用いて説明する。図６４は、本発明の実施形態２に係る半導体装置の構造を模式的に示した平面図である。

実施形態２に係る半導体装置は、実施形態１の変形例であり、図６４に示すように、ダミー配線３０ＢのレイアウトをＵ字型（コの字型）に配置したものである。つまり、全てのビット線３０の延長線上で交わるようにＹ方向へ延在させたダミー配線３０Ｂは、複数のビット線３０が配置された領域における最端部のビット線３０Ｃの一部分と隣接するように、ダミー配線３０Ｂの両端部からＸ方向へ延在させている。その他の構成は、実施形態１と同様である。実施形態２によれば、周辺回路領域１０２への薬液の浸入によるエッチング領域制御を更に向上させることができる。

［実施形態３］
本発明の実施形態３に係る半導体装置について図面を用いて説明する。図６５は、本発明の実施形態３に係る半導体装置の構造を模式的に示した平面図である。

実施形態３に係る半導体装置は、実施形態１の変形例であり、図６５に示すようにメモリセル領域１０１の外周を１周ダミー配線３０Ｂで囲んだレイアウトにする。その他の構成は、実施形態１と同様である。実施形態３によれば、確実に周辺回路領域１０２への薬液浸入を防止することができ、エッチング領域制御を更に向上させることが可能となる。

なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。

また、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１ シリコン基板
１Ａ 活性領域
２ 犠牲膜
３ マスク膜
４ 素子分離溝
６ 絶縁膜（シリコン酸化膜）
７ 絶縁膜（シリコン酸化膜）
８ 埋込膜（シリコン酸化膜）
９ ＳＴＩ
１０ 犠牲膜（シリコン酸化膜）
１１ 低濃度不純物拡散層
１２ 下層マスク膜（シリコン窒化膜）
１３ 上層マスク膜（カーボン膜）
１４ チャネル領域
１５ ゲート電極溝
１６ ゲート絶縁膜（シリコン酸化膜等）
１７ 介在層（窒化チタン）
１８、１８Ａ 導電膜（タングステン）
２０ ライナー膜（シリコン窒化膜）
２１ 埋込絶縁膜（シリコン酸化膜等）
２２ 埋込配線
２３ 埋込ワード線
２４ 第１層間絶縁膜（ＳｉＯ_２）
２５ ビットコンタクト開口
２５Ａ ワードコンタクト開口
２６、２６Ａ 不純物拡散層
２７ 導電膜（ポリシリコン膜）
２８ 導電膜（タングステン）
２９ マスク膜（シリコン窒化膜）
３０ ビット線（第１の配線）
３０Ａ ゲート電極（第３の配線）
３０Ｂ ダミー配線（第２の配線）
３０Ｃ ビット線
３１ カバー膜（シリコン窒化膜）
３２ 第２カバー膜（シリコン酸化膜等）
３３ ＳＯＤ膜（第１の膜）
３３Ａ 絶縁膜（ＮＳＧ、第２の膜）
３３Ｂ 絶縁膜削除部分
３４ 第２層間絶縁膜
３５ 容量コンタクト開口
３６ サイドウォール絶縁膜（シリコン窒化膜）
３７ 不純物拡散層
３８ 導電膜（ポリシリコン膜）
３９ 介在層（コバルトシリサイド）
４０ 導電膜（タングステン）
４１ 容量コンタクトプラグ
４２ 容量コンタクトパッド
４３ ストッパー膜（シリコン窒化膜）
４４ 第３層間絶縁膜（シリコン酸化膜等）
４４Ａ シリンダホール
４５ 下部電極（窒化チタン等）
４６ 容量絶縁膜
４７ 上部電極（窒化チタン等）
４８ キャパシタ
４９ 第４層間絶縁膜（シリコン酸化膜等）
５０、５０Ａ コンタクトプラグ
５１ 上部配線
５２ 保護膜
６０ フォトレジスト
６０Ａ 開口部
６１ ボイド
６２ フォトレジスト
６２Ａ 開口部
１００ ＤＲＡＭ
１０１ メモリセル領域（第１の領域）
１０２ 周辺回路領域（第２の領域）

Claims (14)

1. 第１の領域に配置されるとともに、第１の方向に延在する複数の第１の配線と、
   前記第１の領域と前記第１の領域に隣接した第２の領域との境界に配置されるとともに、前記第１の方向と交差する第２の方向に延在し、かつ、前記第１の配線と同層にて前記第１の配線の端部と離間されて形成される第２の配線と、
   を備えることを特徴とする半導体装置。
2. 前記第２の方向は、前記第１の方向に対して直角の方向であることを特徴とする請求項１記載の半導体装置。
3. 前記第２の配線は、前記第１の配線の両端に分かれて配置されていることを特徴とする請求項１又は２記載の半導体装置。
4. 前記第２の配線は、前記第１の配線の端部を囲むようにＵ字型に配置されていることを特徴とする請求項２又は３記載の半導体装置。
5. 前記第２の配線は、前記第１の配線の全体を囲むよう配置されていることを特徴とする請求項１又は２記載の半導体装置。
6. 前記第１の配線は、ビット線であることを特徴とする請求項１乃至５のいずれか一に記載の半導体装置。
7. 前記ビット線は、ポリシリコン膜とタングステン膜とシリコン窒化膜とを含む積層膜であることを特徴とする請求項６記載の半導体装置。
8. 前記第２の領域に形成される第１の膜と、
   前記第１の領域における前記第１の配線間に形成されるとともに、前記第１の膜と膜種が異なる第２の膜と、
   を備え、
   前記第２の配線は、前記第１の膜と前記第２の膜との間に配されることを特徴とする請求項１乃至７のいずれか一に記載の半導体装置。
9. 前記第２の領域に配置される複数の第３の配線を備えることを特徴とする請求項１乃至８のいずれか一に記載の半導体装置。
10. 前記第３の配線は、ゲート電極であることを特徴とする請求項９記載の半導体装置。
11. 第１の領域において第１の方向に延在するように複数の第１の配線を形成するとともに、前記第１の領域と前記第１の領域に隣接した第２の領域との境界において前記第１の配線の端部と離間して前記第１の方向と交差する第２の方向に延在するように第２の配線を形成する工程と、
    前記第１の配線及び前記第２の配線を含む前記第１の領域及び前記第２の領域上に第１の膜を成膜する工程と、
    前記第１の領域上の前記第１の膜を除去する工程と、
    を含むことを特徴とする半導体装置の製造方法。
12. 前記第１の膜を除去する工程では、ウェットエッチングにより前記第１の領域上の前記第１の膜を除去することを特徴とする請求項１１記載の半導体装置の製造方法。
13. 前記第１の領域上に前記第１の膜と膜種が異なる第２の膜を形成する工程を含むことを特徴とする請求項１２記載の半導体装置の製造方法。
14. 前記第１の配線及び前記第２の配線を形成する工程では、前記第２の領域において複数の第３の配線を形成することを特徴とする請求項１１乃至１３のいずれか一に記載の半導体装置の製造方法。

Images