JP2013219268A - 半導体デバイス - Google Patents

半導体デバイス Download PDF

Info

Publication number
JP2013219268A
JP2013219268A JP2012090043A JP2012090043A JP2013219268A JP 2013219268 A JP2013219268 A JP 2013219268A JP 2012090043 A JP2012090043 A JP 2012090043A JP 2012090043 A JP2012090043 A JP 2012090043A JP 2013219268 A JP2013219268 A JP 2013219268A
Authority
JP
Japan
Prior art keywords
semiconductor
chip
semiconductor chips
semiconductor device
mounting substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012090043A
Other languages
English (en)
Inventor
Takahiro Sugimura
貴弘 杉村
Hiroshi Nozu
浩史 野津
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to JP2012090043A priority Critical patent/JP2013219268A/ja
Priority to PCT/JP2013/057673 priority patent/WO2013153920A1/ja
Priority to US13/852,819 priority patent/US20130270706A1/en
Publication of JP2013219268A publication Critical patent/JP2013219268A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H01L23/49844—Geometry or layout for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49506—Lead-frames or other flat leads characterised by the die pad an insulative substrate being used as a diepad, e.g. ceramic, plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49531—Additional leads the additional leads being a wiring board
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49537—Plurality of lead frames mounted in one device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/049—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body the other leads being perpendicular to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】複数の半導体チップを効率的に配置する半導体デバイスを提供する。
【解決手段】第１の電極部２８ａ、２８ｂと、所定方向において第１の電極部２８ａ、２８ｂと反対側に位置する第２の電極部３０ａ、３０ｂとをそれぞれ有する第１及び第２の半導体チップ２２ａ、２２ｂと、チップ搭載基板２４と、第１及び第２の半導体チップ２２ａ、２２ｂそれぞれが有する第２の電極部３０ａ、３０ｂが接続される第１の配線端子部２６ａとを備える。第２の半導体チップ２２ｂは、第１の半導体チップ２２ａの第２の電極部３０ａと第２の半導体チップ２２ｂの第２の電極３０ｂとが第１の配線端子部２６ａを挟んで向かいあうように、所定方向において第１の半導体チップ２２ａ上に配置されており、チップ搭載基板２４は、第１及び第２の半導体チップ２２ａ、２２ｂそれぞれが有する第１の電極部２８ａ、２８ｂを繋ぐように折り曲げられている。
【選択図】図２

Description

本発明は、半導体デバイスに関する。
半導体デバイスの例として、ケース型の半導体デバイス及び樹脂封止型の半導体デバイスが知られている（非特許文献１参照）。このような半導体デバイスでは、ダイパッドといったチップ搭載基板に搭載された半導体チップが、ワイヤを介して電極端子に接続される。
「Ｃｕワイヤを中心としたワイヤボンディングの不良原因と信頼性向上・評価技術」株式会社技術情報協会出版、２０１１年７月２９日、ｐ．１６３、ｐ．２６３
チップ搭載基板には、半導体デバイスの性能を確保するために複数の半導体チップが搭載されることがある。しかしながら、半導体デバイスとして小型化が要求される場合や、チップ搭載基板がデバイスの規格などによってある大きさに固定されている場合には、デバイス性能を確保するための所定数の半導体チップを載せることが困難な場合があった。
そこで、本発明は、複数の半導体チップをより効率的に配置し得る半導体デバイスを提供することを目的とする。
本発明の一側面に係る半導体デバイスは、第１の電極部と、所定方向において第１の電極部と反対側に位置する第２の電極部とをそれぞれ有する第１及び第２の半導体チップと、第１及び第２の半導体チップが搭載されるチップ搭載基板と、第１及び第２の半導体チップそれぞれが有する第２の電極部が接続される第１の配線端子部とを備える。第２の半導体チップは、第１の半導体チップの第２の電極部と第２の半導体チップの第２の電極とが第１の配線端子部を挟んで向かいあうように、所定方向において第１の半導体チップ上に配置されており、チップ搭載基板は、第１及び第２の半導体チップそれぞれが有する第１の電極部を繋ぐように折り曲げられている。
この構成では、２つの半導体チップが所定方向に積層されているので、２つの半導体チップを平面的に配置する場合よりも、半導体チップを効率的に配置できる。
一実施形態において、第１及び第２の半導体チップそれぞれがトランジスタ又はダイオードであり得る。この場合、トランジスタ又はダイオードを含む半導体デバイスにおいて、トランジスタ又はダイオードを効率的に配置できる。
一実施形態の半導体デバイスは、第２の配線端子部を更に備えてもよい。この構成では、第１及び第２の半導体チップはトランジスタであり得る。この場合、第１及び第２の半導体チップそれぞれは、第２の電極部側に第３の電極部を更に有し、第２の配線端子部は、第１及び第２の半導体チップそれぞれが有する第３の電極部に接続されている。
この構成では、第１〜第３の電極部を利用して第１及び第２の半導体チップをそれぞれ駆動し得る。
一実施形態において、第１及び第２の半導体チップはトランジスタであり得る。この場合、第１及び第２の半導体チップそれぞれは、第１の電極部側に第３の電極部を更に有しており、チップ搭載基板が、第１及び第２の半導体チップそれぞれの第１の電極部用及び第３の電極部用の配線領域を有する配線基板でもよい。
上記構成では、トランジスタとしての第１〜第３の電極部に対して配線基板の上記配線領域と、第１の配線端子部を利用して、第１〜第３の電極部に所定の電力又は信号などを供給し得る。
一実施形態に係る半導体デバイスは、チップ搭載基板が搭載されるダイパッドを更に備えもよい。
この場合、ダイパッド上に第１及び第２の半導体チップを効率的に搭載し得る。
一実施形態において、チップ搭載基板がフレキシブルプリント配線基板であってもよい。
この場合、チップ搭載基板の折り曲げが容易である。
一実施形態において、第１の半導体チップと、所定方向において第１の半導体チップ上に設けられた第２の半導体チップと、第１及び第２の半導体チップそれぞれの第２の電極部の間に設けられた配線端子部とから構成される積層体を複数有してもよい。この場合、チップ搭載基板は、各積層体における第１及び第２の半導体チップの第１の電極部を繋ぐように、折り曲げられる。
この構成では、複数の積層体を構成する半導体チップが所定方向に積層されているので、複数の半導体チップを平面的に配置する場合よりも、半導体チップを効率的に配置できる。
一実施形態において、第１及び第２の半導体チップの材料が、ワイドバンドギャップ半導体を含み得る。
ワイドバンドギャップ半導体では、シリコン（Ｓｉ）に比べて、半導体チップの製造歩留まりが低い。また、ワイドバンドギャップ半導体はシリコンに比べて高価である。よって、ワイドバンドギャップ半導体においてもシリコンと同様に１枚の大型の半導体チップを製造しようとすると、製造歩留まりが低下し、製造コストも高くなってしまう。このため、ワイドバンドギャップ半導体を用いた場合には、１枚の大型の半導体チップではなく、複数の小型の半導体チップがチップ搭載基板に搭載する必要がより生じ得る。
そして、所定方向において第２の半導体チップを第１の半導体チップ上に配置した半導体デバイスの構成では、第１及び第２の半導体チップを効率的に配置することができる。従って、所定方向において第２の半導体チップを第１の半導体チップ上に配置した半導体デバイスの構成では、第１及び第２の半導体チップがワイドバンドギャップ半導体を利用している場合に、より有効な構成であり得る。
本発明は、複数の半導体チップをより効率的に配置し得る半導体デバイスを提供し得る。
第１実施形態に係る半導体デバイスを模式的に示す平面図である。 図１に示したチップユニットの側面図である。 図３（ａ）は、図２に示したチップユニットを製造する方法の一工程を示す図面である。図３（ｂ）は、図３（ａ）に続く工程を示す図面である。 第２実施形態に係る半導体デバイスの構成を模式的に示す平面図である 図４に示したチップユニットの斜視図である。 図５に示したチップユニットの展開状態の一例を示す図面である。 第３実施形態に係る半導体デバイスを模式的に示す図である。 第４実施形態に係る半導体デバイスの構成を模式的に示す平面図である。 図９（ａ）は、図８に示したチップユニットの製造方法の一工程を示す図面である。図９（ｂ）は、図９（ａ）に続く工程を示す図面である。図９（ｃ）は、図９（ｂ）に続く工程を示す図面である。 ４つの半導体チップを有するチップユニットの構成の一例を示す側面である。 図１１（ａ）は、図１０に示したチップユニットを製造する方法の一工程を示す図面である。図１１（ｂ）は図１１（ａ）に続く工程を示す図面である。 ４つ以上の半導体チップを有する他のチップユニットの構成例を示す図面である。 図１３は、半導体デバイスの他の例を示す斜視図である。
以下、図面を参照して本発明の実施形態について説明する。図面の説明において、同一要素には同一符号を付し、重複する説明を省略する。図面の寸法比率は、説明のものと必ずしも一致していない。説明中、「上」、「下」等の方向を示す語は、図面に示された状態に基づいた便宜的な語である。
（第１実施形態）
図１は、第１実施形態に係る半導体デバイスを模式的に示す平面図である。図１に示される半導体デバイス１０は、樹脂封止型の半導体デバイスである。
半導体デバイス１０は、ダイパッド１２と、リード１４，１６と、チップユニット１８と、を備える。
ダイパッド１２は、チップユニット１８が搭載される導電性を有する基板である。ダイパッド１２の平面視形状（板厚方向から見た形状）の例は長方形である。ダイパッド１２の材料の例は、銅（Ｃｕ）及び銅合金等の金属を含む。ダイパッド１２には、板厚方向にダイパッド１２を貫通する貫通孔２０が形成され得る。貫通孔２０は、例えば螺子によって半導体デバイス１０を他の部材に固定する際に、螺子を通すための孔である。
以下の説明では、ダイパッド１２の板厚方向をＺ方向と称し、Ｚ方向に直交する２つの方向をＸ方向及びＹ方向と称す。Ｘ方向及びＹ方向は直交する。ダイパッド１２の平面視形状が長方形である場合、Ｘ方向は短辺方向に対応し、Ｙ方向は長辺方向に対応する。
リード１４，１６はＸ方向に沿って配列される。リード１４，１６及びダイパッド１２は、リードフレームを構成し得る。リード１４の内側端部は、ダイパッド１２に機械的（換言すれば、物理的）に一体的に連結されている。リード１４の材料の例はダイパッド１２の材料と同じ材料を含む。リード１６の材料の例は、銅及び銅合金等の金属を含む。
チップユニット１８は、ダイパッド１２上の所定位置に搭載される。図２を参照して、チップユニット１８の構成を説明する。図２は、チップユニットの側面図である。
チップユニット１８は、半導体チップ（第１の半導体チップ）２２ａと、半導体チップ（第２の半導体チップ）２２ｂと、半導体チップ２２ａ，２２ｂが搭載されるチップ搭載基板２４と、配線端子部（第１の配線端子部）２６ａとを含む。
第１の実施形態において、半導体チップ２２ａ，２２ｂはダイオードである。ダイオードの例は、ショットキーバリアダイオードである。半導体チップ２２ａは、半導体チップ２２ａの第１の電極部としてのカソード電極部２８ａと、半導体チップ２２ａの厚さ方向（所定方向、図２においてＺ方向）において第１の電極部と反対側に位置する半導体チップ２２ａの第２の電極部としてのアノード電極部３０ａとを有する。同様に、半導体チップ２２ａは、半導体チップ２２ｂの第１の電極部としてのカソード電極部２８ｂと、半導体チップ２２ｂの厚さ方向（所定方向、図２においてＺ方向）において第１の電極部と反対側に位置する第２の電極部としてのアノード電極部３０ｂとを有する。
半導体チップ２２ａ，２２ｂの材料の例は、ワイドバンドギャップ半導体、シリコンその他の半導体を含む。ワイドバンドギャップ半導体は、シリコンのバンドギャップよりも大きいバンドギャップを有する。ワイドバンドギャップ半導体の例は、シリコンカーバイド（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンドを含む。
半導体チップ２２ｂは、Ｚ方向において、半導体チップ２２ａ上に設けられている。半導体チップ２２ｂのアノード電極部３０ｂは、半導体チップ２２ａのアノード電極部３０ａと配線端子部２６ａを挟んで向かいあっている。この構成では、半導体チップ２２ａ、配線端子部２６ａ及び半導体チップ２２ｂで構成される積層体３２のＺ方向における両端部は、カソード電極部２８ａ，２８ｂである。
配線端子部２６ａは、導電性を有する板である。配線端子部２６ａの例は金属板である。金属板を構成する金属の例は銅である。半導体チップ２２ａ，２２ｂそれぞれのアノード電極部３０ａ，３０ｂと配線端子部２６ａとは、それらが電気的に接続されるように接合されている。アノード電極部３０ａ，３０ｂと配線端子部２６ａとは、例えば、半田を利用して接合され得る。
チップ搭載基板２４は、導電性を有する基板である。チップ搭載基板２４は、図２に示したように、積層体３２を内側に含むようにＵ字状を呈する。一実施形態において、チップ搭載基板２４は、湾曲可能な柔軟性を有する導電性の材料から構成され得る。チップ搭載基板２４の厚さは、折り曲げ可能な厚さであり得る。チップ搭載基板２４の例は金属板である。金属板を構成する金属の例は銅である。
Ｕ字状のチップ搭載基板２４の内側に配置された半導体チップ２２ａと半導体チップ２２ｂとは、カソード電極部２８ａ，２８ｂが、例えば、半田などといった導電材料を利用してチップ搭載基板２４に接合されることによって、チップ搭載基板２４に搭載される。これにより、カソード電極部２８ａ，２８ｂとチップ搭載基板２４とが電気的に接続される。この構成では、カソード電極部２８ａ，２８ｂは、チップ搭載基板２４によって繋がっている。また、上記チップユニット１８の構成では、チップ搭載基板２４の一表面（Ｕ字形状において内側の表面）上における、半導体チップ２２ａが搭載される搭載領域と、半導体チップ２２ｂが搭載される搭載領域とが向かいあっている。
図３（ａ）は、図２に示したチップユニット１８を製造する方法の一工程を示す図面である。図３（ｂ）は、図３（ａ）に続く工程を示す図面である。
図３（ａ）に示すように、平坦なチップ搭載基板２４上に、半導体チップ２２ａと半導体チップ２２ｂとを離して搭載する。その後、例えば、半導体チップ２２ａのアノード電極部３０ａ上に配線端子部２６ａを接合する。
続いて、チップ搭載基板２４を、半導体チップ２２ａ上に半導体チップ２２ｂが位置するように折り曲げる。一例としては、チップ搭載基板２４の一表面上における、半導体チップ２２ａが搭載される搭載領域と、半導体チップ２２ｂが搭載される搭載領域とが向かいあうようにチップ搭載基板２４を折り曲げる。半導体チップ２２ｂを半導体チップ２２ａ上に配置する際、半導体チップ２２ｂのアノード電極部３０ｂと配線端子部２６ａとを接合する。これにより、チップユニット１８が得られる。
図１に戻って、半導体デバイスの構成について更に説明する。
チップユニット１８は、ダイパッド１２上に例えば半田などの導電材料を利用して、チップ搭載基板２４とダイパッド１２とが電気的に接続されるように搭載される。チップ搭載基板２４とカソード電極部２８ａ，２８ｂとは、電気的に接続されており、ダイパッド１２と、リード１４とは電気的に接続されている。そのため、カソード電極部２８ａ，２８ｂとリード１４とが電気的に接続される。この構成では、リード１４は、カソード電極端子として機能する。チップユニット１８が有する配線端子部２６ａは、配線３４ａを介してリード１６に接続される。配線３４ａの材料の例は、アルミニウム、金、銅等の金属を含む。配線３４ａは、例えば超音波や加圧等を用いたワイヤボンディングによりリード１６及び配線端子部２６ａに接続される。配線端子部２６ａは、アノード電極部３０ａ，３０ｂに電気的に接続されているので、リード１６は、アノード電極端子として機能する。従って、リード１４，１６を外部接続することによって、ダイオードとしての２つの半導体チップ２２ａ,２２ｂを利用し得る。
ダイパッド１２及びチップユニット１８は、樹脂部３６によって封止され得る。図１では、説明の便宜のため、樹脂部３６を一点鎖線（他の図も同様）で示している。リード１６の内側端部は、樹脂部３６に固定される。リード１４，１６のうち樹脂部３６の内側の部分は、いわゆるインナーリード部である。リード１４，１６のうち樹脂部３６の外側の部分は、アウターリード部である。樹脂部３６の外形形状の一例は、略直方体である。樹脂部３６の材料の例は、ポリフェニレンサルファイド樹脂（ＰＰＳ樹脂）、液晶ポリマー等の熱可塑性樹脂を含む。
樹脂部３６は、ダイパッド１２及びチップユニット１８を熱可塑性樹脂でモールドすることによって形成され得る。樹脂部３６には、ダイパッド１２の貫通孔２０の中心軸線を中心軸線とする貫通孔３７が形成されている。貫通孔３７は、貫通孔２０と同様に螺子止めなどの際などに螺子が通される孔である。貫通孔３７の直径は、貫通孔２０の直径より小さい。
半導体デバイス１０では、２つの半導体チップ２２ａ，２２ｂがその厚さ方向（所定方向）に積層されていることからダイパッド１２上において、一つの半導体チップの占める面積で２つの半導体チップ２２ａ，２２ｂを実装可能である。すなわち、２つの半導体チップ２２ａ，２２ｂをダイパッド１２上に実装する際の実装面積を、２つの半導体チップ２２ａ，２２ｂを平面的に搭載する場合より小さくし得る。
ワイドバンドギャップ半導体では、シリコンに比べて、半導体チップの製造歩留まりが低い。また、ワイドバンドギャップ半導体はシリコンに比べて高価である。よって、ワイドバンドギャップ半導体においてもシリコンと同様に１枚の大型の半導体チップを製造しようとすると、製造歩留まりが低下し、製造コストも高くなってしまう。このため、ワイドバンドギャップ半導体を利用する場合には、１枚の大型の半導体チップではなく、複数の小型の半導体チップをダイパッド１２に搭載する必要が生じ得る。
そして、半導体デバイス１０の構成では、半導体チップ２２ａ,２２ｂを一つのダイパッド１２に効率的に配置することができる。従って、半導体デバイス１０の構成は、半導体チップ２２ａ，２２ｂがワイドバンドギャップ半導体を利用している場合に、より有効な構成であり得る。また、ワイドバンドギャップ半導体を利用した半導体チップは、シリコンを利用した場合より耐圧性能がよい。そのため、ワイドバンドギャップ半導体を利用した半導体チップはシリコンを利用する場合より薄くできる。そのため、半導体チップ２２ａ，２２ｂを積層する構成は、半導体チップ２２ａ，２２ｂがワイドバンドギャップ半導体を利用している場合に、更に有効あり得る。
第１実施形態では、チップ搭載基板に接合される第１の電極部をカソード電極部２８ａ，２８ｂとし、配線端子部（第１の配線端子部）２６ａに接合される第２の電極部をアノード電極部３０ａ，３０ｂとして説明した。しかしながら、チップ搭載基板に接合される第１の電極部がアノード電極部であって、配線端子部（第１の配線端子部）２６ａに接合される第２の電極部がカソード電極部であってもよい。
（第２実施形態）
図４は、第２実施形態に係る半導体デバイスの構成を模式的に示す平面図である。半導体デバイス３８は、チップユニット１８の代わりにチップユニット４０を備える点で、主に、半導体デバイス１０の構成と相違する。この相違点を中心にして半導体デバイス３８について説明する。
図５及び図６を利用して、チップユニット４０について説明する。図５は、図４に示したチップユニットの斜視図である。図６は、チップユニットの展開状態の一例を示す図面である。
チップユニット４０は、半導体チップ（第１の半導体チップ）４２ａと、半導体チップ（第２の半導体チップ）４２ｂと、チップ搭載基板２４と、配線端子部（第１の配線端子部）２６ａと、配線端子部（第２の配線端子部）２６ｂとを有する。
第２実施形態において、半導体チップ４２ａ，４２ｂはトランジスタである。トランジスタの例は、ＭＯＳ−ＦＥＴ及び絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を含む。以下の説明では、特に断らない限り、半導体チップ４２ａ，４２ｂはＭＯＳ―ＦＥＴとして説明する。半導体チップ４２ａ，４２ｂの材料の例は、半導体チップ２２ａ，２２ｂの場合と同様とし得る。
半導体チップ４２ａ，４２ｂそれぞれは、第１の電極部としてのドレイン電極部４４ａ，４４ｂと、Ｚ方向において第１の電極部と反対側に位置する第２の電極部としてのソース電極パッド部４６ａ，４６ｂと、第３の電極部としてのゲート電極パッド部４８ａ，４８ｂと、を有する。図６に示すように、半導体チップ４２ａ，４２ｂにおいて、ゲート電極パッド部４８ａ，４８ｂは、ソース電極パッド部４６ａ．４６ｂと同じ側に配置されている。
半導体チップ４２ｂは、Ｚ方向において、半導体チップ４２ａ上に設けられている。半導体チップ４２ｂのソース電極パッド部４６ｂは、半導体チップ４２ａのソース電極パッド部４６ａと配線端子部２６ａを挟んで向かいあっている。半導体チップ４２ｂのゲート電極パッド部４８ｂは、半導体チップ４２ｂのゲート電極パッド部４８ａと配線端子部２６ｂを挟んで向かい合っている。この構成では、半導体チップ４２ａ，４２ｂ及び配線端子部２６ａ，２６ｂで構成される積層体４７のＺ方向における両端部は、ドレイン電極部４４ａ，４４ｂである。
配線端子部２６ａ，２６ｂは、導電性を有する板である。配線端子部２６ａ，２６ｂの構成材料などの例は、第１実施形態で説明した配線端子部２６ａの場合と同様であるため説明を省略する。ソース電極パッド部４６ａ，４６ｂと配線端子部２６ａとは、電気的に接続されるように接合されている。ソース電極パッド部４６ａ，４６ｂと配線端子部２６ａとは、例えば、半田を利用して接合され得る。これにより、ソース電極パッド部４６ａ，４６ｂと配線端子部２６ａとが電気的に接続される。同様に、ゲート電極パッド部４８ａ，４８ｂと配線端子部２６ｂとは、電気的に接続されるように接合されている。接合方法の例は、ソース電極パッド部４６ａ，４６ｂの場合と同様とし得る。これにより、ゲート電極パッド部４８ａ，４８ｂと配線端子部２６ｂとが電気的に接続される。
チップ搭載基板２４の構成は、第１実施形態と同様であるため説明を省略する。Ｕ字状のチップ搭載基板２４の内側に配置された半導体チップ４２ａと半導体チップ４２ｂは、ドレイン電極部４４ａ，４４ｂが例えば半田などの導電材料を利用してチップ搭載基板２４に接合されることによって、チップ搭載基板２４に搭載されている。これにより、ドレイン電極部４４ａ，４４ｂとチップ搭載基板２４とが電気的に接続される。この構成では、ドレイン電極部４４ａとドレイン電極部４４ｂとは、チップ搭載基板２４によって繋がっている。また、上記チップユニット４０の構成では、チップ搭載基板２４の一表面上における、半導体チップ４２ａが搭載される搭載領域と、半導体チップ４２ｂが搭載される搭載領域とが向かあっている。
チップユニット４０は、例えば、次のようにして製造され得る。まず、図６に示したように、平坦なチップ搭載基板２４の表面上に、半導体チップ４２ａと半導体チップ４２ｂを離して搭載する。その後、例えば、半導体チップ４２ａのソース電極パッド部４６ａ及びゲート電極パッド部４８ｂにそれぞれ配線端子部２６ａ及び配線端子部２６ｂを接合する。
続いて、チップ搭載基板２４を、半導体チップ４２ａ上に半導体チップ４２ｂが位置するように折り曲げる。半導体チップ４２ｂを半導体チップ４２ａ上に配置する際、ソース電極パッド部４６ｂ及びゲート電極パッド部４８ｂをそれぞれ配線端子部２６ａ及び配線端子部２６ｂに接合する。これにより、チップユニット４０が得られる。
図４に戻って半導体デバイス３８の構成について説明する。チップユニット４０は、チップユニット１８の場合と同様にして、ダイパッド１２上に搭載される。よって、第２実施形態においても、チップ搭載基板２４とダイパッド１２とは電気的に接続される。チップ搭載基板２４とドレイン電極部４４ａ，４４ｂとは、電気的に接続されており、ダイパッド１２と、リード１４とは電気的に接続されている。そのため、ドレイン電極部４４ａ，４４ｂとリード１４とは電気的に接続される。この構成では、リード１４は、ドレイン電極端子として機能する。
チップユニット４０が有する配線端子部２６ａは、配線３４ａを介してリード１６に接続される。配線端子部２６ａは、ソース電極パッド部４６ａ，４６ｂに電気的に接続されているので、ソース電極パッド部４６ａ，４６ｂとリード１６とが電気的に接続される。この構成では、リード１６は、ソース電極端子として機能する。
半導体デバイス３８は、チップユニット４０が有する配線端子部２６ｂに配線３４ｂを介して接続されるリード５０を更に備える。リード５０は、リード１４及びリード１６と並列に配置され得る。リード１４，１６，５０及びダイパッド１２はリードフレームを構成し得る。配線端子部２６ｂは、ゲート電極パッド部４８ａ，４８ｂに電気的に接続されているので、ゲート電極パッド部４８ａ，４８ｂとリード５０とが電気的に接続される。この構成では、リード５０は、ゲート電極端子として機能する。配線３４ａ，３４ｂの例は、第１実施形態で説明した配線３４ａの例と同様とし得る。
上記構成では、リード１４，１６，５０を外部接続することによって、ドレイン電極部４４ａ，４４ｂとソース電極パッド部４６ａ，４６ｂとに所定の電力を供給すると共に、ゲート電極パッド部４８ａ，４８ｂに所定の信号を供給可能である。その結果、ＭＯＳ―ＦＥＴとしての半導体チップ４２ａ，４２ｂを駆動し得る。
ダイパッド１２及びチップユニット４０は、第１実施形態の場合と同様に樹脂部３６によって封止され得る。樹脂部３６の形成方法及び樹脂部に貫通孔３７が形成される点は、第１実施形態と同様である。
第２実施形態に係る半導体デバイス３８においてもチップユニット４０が有する２つの半導体チップ４２ａ，４２ｂがＺ方向に積層されている。従って、半導体デバイス３８では、少なくとも半導体デバイス１０と同様の作用効果が得られる。
（第３実施形態）
図７は、第３実施形態に係る半導体デバイスを模式的に示す図である。図７に示される半導体デバイス５２は、ケース型の半導体デバイスである。半導体デバイス５２は、チップユニット４０と、ゲート電極端子５４と、ソース電極端子５６と、配線基板５８と、ケース６０とを備える。チップユニット４０の構成は、第２実施形態の場合と同様であるため、説明を省略する。図７では、ドレイン電極端子は図示されていない。
配線基板５８は、絶縁性基板６２と、絶縁性基板６２の表面に形成された配線層６４とを有する。チップユニット４０は、配線基板５８が有する配線層６４上に、チップユニット４０が有するチップ搭載基板２４が電気的に接続されるように搭載される。例えば、チップユニット４０は、半田などの導電材料を利用して配線層６４に接合される。
配線基板５８の裏面（チップユニット４０が搭載される側と反対側の面）には、放熱層６６が設けられてもよい。放熱層６６の材料の例は、銅及び銅合金等の金属を含む。放熱層６６は、例えば半田等からなる接着層６８を介してヒートシンク７０に接着される。ヒートシンク７０の材料の例は、金属を含む。
チップユニット４０、配線基板５８、及び放熱層６６は、ケース６０に収容される。ケース６０は、例えば筒状である。ケース６０の一方の開口はヒートシンク７０によって封止され得る。ケース６０の他方の開口は蓋７２によって封止され得る。ケース６０の材料の例は、ポリブチレンテレフタレート（ＰＢＴ）やポリフェニレンサルファイド樹脂（ＰＰＳ）といったエンジニヤリングプラスチック等の樹脂を含む。蓋７２の材料の例は熱可塑性樹脂を含む。ケース６０の内側には、応力緩和のため、例えばシリコーンゲル等のゲル７４が注入され得る。
チップユニット４０が有する配線端子部２６ａは、配線３４ａを介してソース電極端子５６に接続される。チップユニット４０が有する配線端子部２６ｂは、配線３４ｂを介してゲート電極端子５４に接続される。図７では、チップユニット４０を側面から見た構成を示しているため、配線端子部２６ａ，２６ｂが重なっているが、図５及び図６に示したように、配線端子部２６ａ，２６ｂは互いに分離している。
半導体デバイス５２が備えるゲート電極端子５４及びソース電極端子５６はケース６０の内壁に取り付けられる。ゲート電極端子５４及びソース電極端子５６は、ケース６０の内壁に沿って延びており、蓋７２に形成された開口を通って外部に突出する。
第３実施形態に係る半導体デバイス５２では、少なくとも半導体デバイス１０と同様の作用効果が得られる。
（第４実施形態）
図８は、第４実施形態に係る半導体デバイスの構成を模式的に示す平面図である。半導体デバイス７６は、第２実施形態と同様に樹脂封止型の半導体デバイスである。半導体デバイス７６の構成は、チップユニット４０の代わりにチップユニット７８を備える点で、主に、半導体デバイス７６の構成と相違する。この相違点を中心にして半導体デバイス７６について説明する。
チップユニット７８（図９（ｃ）参照）は、半導体チップ４２ａと、半導体チップ４２ｂと、チップ搭載基板８０と、配線端子部２６ａとを有する。半導体チップ４２ａ，４２ｂの構成は、第２実施形態の場合と同様である。配線端子部２６ａの材料などは、第１及び第２実施形態で説明した配線端子部２６ａの材料などと同様とし得る。
説明の簡便化のため、チップユニット７８の製造工程を示しながら、チップユニット７８について説明する。図９（ａ）は、図８に示したチップユニットの製造方法の一工程を示す図面である。図９（ｂ）は、図９（ａ）に続く工程を示す図面である。図９（ｃ）は、図９（ｂ）に続く工程を示す図面である。
図９（ａ）に示すように、平坦なチップ搭載基板８０を準備する。チップ搭載基板８０は、柔軟性を有する絶縁性基板８２上に配線層８４がプリントされたフレキシブルプリント配線基板（ＦＰＣ）である。配線層８４は、ソース電極パッド部４６ａ，４６ｂ及びゲート電極パッド部４８ａ，４８ｂに電気的に接続される配線領域８６及び配線領域８８を少なくとも有する。半導体チップ４２ａ，４２ｂを、ソース電極パッド部４６ａ，４６ｂ及びゲート電極パッド部４８ａ，４８ｂを、配線領域８６及び配線領域８８にそれぞれ接合することによって、チップ搭載基板８０上に搭載する。
続いて、図９（ｂ）に示すように、例えば、半導体チップ４２ａのドレイン電極部４４ａに配線端子部２６ａを接合する。この際、ドレイン電極部４４ａと配線端子部２６ａとは、それらが電気的に接続されるように接合する。
その後、図９（ｃ）に示すように、配線端子部２６ａを介して半導体チップ４２ａのドレイン電極部４４ａと半導体チップ４２ｂのドレイン電極部４４ｂとが向かい合うようにチップ搭載基板８０を折り曲げる。この際、ドレイン電極部４４ｂと配線端子部２６ａとを、それらが電気的に接続されるように接合する。これにより、チップユニット７８が得られる。
チップユニット７８において、半導体チップ４２ｂは、半導体チップ４２ａ上に設けられる。半導体チップ４２ｂのドレイン電極部４４ｂは、半導体チップ４２ａのドレイン電極部４４ａと配線端子部２６ａを挟んで向かいあっている。この構成では、半導体チップ４２ａ，４２ｂ及び配線端子部２６ａで構成される積層体９０のＺ方向における両端部は、半導体チップ４２ａ，４２ｂのソース電極パッド部４６ａ，４６ｂ及びゲート電極パッド部４８ａ，４８ｂである。
チップユニット７８を構成しているチップ搭載基板８０はＵ字状を呈する。チップ搭載基板８０の内側に配置された半導体チップ４２ａは、ソース電極パッド部４６ａとゲート電極パッド部４８ａとが配線領域８６に接合されることによってチップ搭載基板８０に搭載される。同様に、チップ搭載基板８０の内側に配置された半導体チップ４２ｂはソース電極パッド部４６ｂとゲート電極パッド部４８ｂとが配線領域８８に接合されることによってチップ搭載基板８０に搭載される。また、ドレイン電極部４４ａ，４４ｂは、配線端子部２６ａに接合されている。ソース電極パッド部４６ａ，４６ｂは配線領域８６に電気的に接続されており、ゲート電極パッド部４８ａ，４８ｂは配線領域８８に電気的に接続されている。更に、ドレイン電極部４４ａ，４４ｂは、配線端子部２６ａに電気的に接続されている。
この構成では、半導体チップ４２ａ，４２ｂそれぞれにおいてチップ搭載基板８０に接合される第１の電極部はソース電極パッド部４６ａ，４６ｂに対応し、Ｚ方向において第１の電極部と反対側に位置しており配線端子部２６ａに接合される第２の電極部は、ドレイン電極部４４ａ，４４ｂに対応する。また、半導体チップ４２ａ，４２ｂそれぞれにおける第３の電極部としてのゲート電極パッド部４８ａ，４８ｂは、ソース電極パッド部４６ａ，４６ｂと同じ側に配置されるので、第４実施形態では、第１の電極部側に配置されている。
また、図９（ｃ）に示したチップユニット７８の構成では、ソース電極パッド部４６ａ，４６ｂは、チップ搭載基板８０によって繋がっている。ゲート電極パッド部４８ａ，４８ｂは、チップ搭載基板８０によって繋がっている。チップユニット７８を構成するチップ搭載基板８０の同じ表面上において半導体チップ４２ａが搭載される搭載領域と半導体チップ４２ｂが搭載される搭載領域とが向かい合っていることは、第２実施形態の場合と同様である。
図８に戻って半導体デバイス７６の構成について更に説明する。チップユニット７８は、ダイパッド１２上に搭載される。チップユニット７８の外面は絶縁性基板８２で構成されているので、チップユニット７８はダイパッド１２に固定できれば接合方法は特に限定されない。
チップ搭載基板８０が有する配線領域８６とダイパッド１２とは配線３４ａを介して電気的に接続される。ダイパッド１２とリード１４とは電気的に接続されているので、配線領域８６とリード１４とが電気的に接続される。その結果、ソース電極パッド部４６ａ，４６ｂとリード１４とが電気的に接続される。この構成では、リード１４は、ソース電極端子として機能する。
チップ搭載基板８０が有する配線領域８８とリード５０とは配線３４ｂを介して電気的に接続される。その結果、ゲート電極パッド部４８ａ，４８ｂとリード５０とが電気的に接続される。この構成では、リード５０は、ゲート電極端子として機能する。
更に、配線端子部２６ａとリード１６とは配線３４ｃを介して電気的に接続される。配線３４ｃの例は、配線３４ａ，３４ｂと同様とし得る。この場合、ドレイン電極部４４ａ，４４ｂとリード１６とが電気的に接続される。この構成では、リード１６は、ドレイン電極端子として機能する。
ダイパッド１２及びチップユニット７８は、第１実施形態の場合と同様に樹脂部３６によって封止され得る。樹脂部３６の形成方法及び樹脂部に貫通孔３７が形成される点は、第１実施形態と同様である。
第４実施形態に係る半導体デバイス７６においてもチップユニット７８が有する２つの半導体チップ４２ａ，４２ｂはＺ方向に積層されている。従って、半導体デバイス７６では、少なくとも半導体デバイス１０と同様の作用効果が得られる。第４実施形態では、チップ搭載基板８０は、フレキシブルプリント配線基板として説明した。しかしながら、チップ搭載基板８０は、配線領域８６，８８を含む配線層８４を有する配線基板であって、折り曲げ可能なものであればよい。
以上、本発明の好適な実施形態について詳細に説明したが、本発明は上記実施形態に限定されない。
例えば、第１〜第４実施形態では、２つの半導体チップを備える半導体デバイスを例示した。しかしながら、半導体デバイスは、４つ以上の半導体チップを備えていてもよい。４つ以上の半導体チップを備える半導体デバイスの構成は、主に、チップユニットの構成の違いであることから、チップユニットの構成を中心にして説明する。
図１０は、４つの半導体チップを有するチップユニットの構成の一例を示す側面である。図１０に示したチップユニット９２は、第１実施形態で説明した積層体３２を２つ有する。各積層体３２は、第１実施形態で説明したように、半導体チップ２２ａと配線端子部２６ａと半導体チップ２２ｂとが積層されて構成されている。２つの積層体３２は、Ｚ方向に積層されている。チップユニット９２では、各積層体３２の半導体チップ２２ａ，２２ｂがそれぞれ有するカソード電極部２８ａを繋ぐようにチップ搭載基板２４が折り曲げられている。
このようなチップユニット９２は、例えば、図１１（ａ）及び図１１（ｂ）に示すように半導体チップ２２ａ，２２ｂをチップ搭載基板２４に搭載した後、チップ搭載基板２４を折り曲げて構成され得る。図１１（ａ）は、図１０に示したチップユニットを製造する方法の一工程を示す図面である。図１１（ｂ）は図１１（ａ）に続く工程を示す図面である。
具体的には、図１１（ａ）に示すように、チップ搭載基板２４の一端部側の表面に半導体チップ２２ａ，２２ｂを搭載する。半導体チップ２２ａ，２２ｂの搭載方法は第１実施形態の場合と同様である。次いで、半導体チップ２２ａのアノード電極部３０ａに配線端子部２６ａを、それらが電気的に接続されるように接合する。
次に、図１１（ａ）で搭載された２つの半導体チップ２２ａ，２２ｂが配置されている側と反対側の端部において、チップ搭載基板２４の裏面に他の２つの半導体チップ２２ａ，２２ｂを搭載する。搭載方法は第１実施形態の場合と同様である。次いで、半導体チップ２２ａのアノード電極部３０ａに配線端子部２６ａを、それらが電気的に接続されるように接合する。その後、チップ搭載基板２４において同じ表面側に位置する２つの半導体チップ２２ａ，２２ｂのうち半導体チップ２２ｂが半導体チップ２２ａ上に位置するようにチップ搭載基板２４を折り曲げると共に、半導体チップ２２ｂのアノード電極部３０ｂと配線端子部２６ａとを、それらが電気的に接続されるように接合する。これにより、図に示したチップユニット９２が得られる。
４つの半導体チップを有する半導体デバイスは、チップユニット９２をダイパッドに搭載し、所定の配線を施したものであり得る。
図１２は、４つ以上の半導体チップを有する他のチップユニットの構成例を示す図面である。図１２に示したチップユニット９４は、第１実施形態で説明したチップユニット１８を積層した構成を有し得る。このチップユニット９４をダイパッドに搭載し、所定の配線を施すことによって、例えば、６個の半導体チップを備えた半導体デバイスが得られる。
図１２に示したチップユニットでは、複数のチップユニット１８を積層していることから、積層体３２を内側に有するチップ搭載基板２４の数は、積層されているチップユニット１８の数に対応する。しかしながら、チップユニット９４が有するチップ搭載基板２４は一枚であってもよい。この場合、積層された複数の積層体３２が有するカソード電極部２８ａを繋ぐように、一枚のチップ搭載基板２４が折り曲げられている。
第１実施形態で説明したダイオードとしての半導体チップ２２ａ，２２ｂを利用して複数の半導体チップを有する場合の変形例を説明した。しかしながら、トランジスタとしての半導体チップ４２ａ，４２ｂについても同様である。この場合は、図１０及び図１２に示したチップユニット９２，９４において、積層体３２及びチップユニット１８の代わりに積層体４７（又は積層体９０）及びチップユニット４０（又はチップユニット７８）を適用すればよい。
第２〜第４実施形態では、トランジスタとしての半導体チップ４２ａ，４２ｂをＭＯＳ―ＦＥＴとして説明した。しかしながら、前述したように、トランジスタとしての半導体チップ４２ａ，４２ｂはＭＯＳ−ＦＥＴに限定されず、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）であってよい。半導体チップ４２ａ，４２ｂがＩＧＢＴを含む場合、第２〜第４実施形態で説明したソース電極パッド４６ａ，４６部ｂとしての電極部はエミッタ電極パッドに対応し、ドレイン電極部４４ａ，４４ｂとしての電極部は、コレクタ電極に対応する。
第１実施形態及び第４実施形態では半導体デバイスの一例として樹脂封止型の半導体デバイスを説明した。しかしながら、第１実施形態及び第４実施形態で説明した半導体デバイス並びに第１実施形態及び第４実施形態に図１１及び図１２に示したチップユニットを適用した半導体デバイスは、第３実施形態で説明したように、ケース型の半導体デバイスであってもよい。この場合、第１実施形態及び第４実施形態で説明したチップユニットを第３実施形態で説明したチップユニットの代わりに配置すると共に、所定の配線を施せばよい。
第１〜第４実施形態では、チップユニットがダイパッド又は配線基板に別途搭載された樹脂封止型又はケース型の半導体デバイスを例示した。これらの半導体デバイスでは、配線を介して外部接続用のリードや電極端子にチップユニットが電気的に接続されていた。しかしながら、チップユニット自体に外部接続用の端子が接続されていてもよい。図１３を利用して具体的に説明する。
図１３は、半導体デバイスの他の例を示す斜視図である。図１３に示した半導体デバイス９６は、第２実施形態で説明したチップユニット４０にリード１４，１６，５０が機械的（又は物理的）に一体的に連結されている。具体的には、リード１４がチップ搭載基板２４に、一体的に連結されている。リード１６が配線端子部２６ａに一体的に連結されている。リード５０が配線端子部２６ｂに一体的に連結されている。半導体チップ４２ａ，４２ｂがＭＯＳ―ＦＥＴである場合、第２実施形態で説明したように、外部接続用端子としてのリード１４，１６，５０は、ドレイン電極端子、ソース電極端子、ゲート電極端子に対応する。半導体チップ４２ａ，４２ｂがＩＧＢＴを含む場合、リード１４は、コレクタ電極端子に対応し、リード１６は、エミッタ電極端子に対応し、リード５０は、ゲート電極端子に対応する。半導体デバイス９６の構成では、チップ搭載基板２４がダイパッドであり得る。
半導体デバイス９６において、チップユニット４０は樹脂で封止されていてもよい。半導体デバイス９６は、第３実施形態で例示したように、ケース６０内に配置されてもよい。この場合、半導体デバイス９６を有するケース型の半導体モジュールが構成される。ケース型の半導体モジュールでは、第３実施形態で例示したゲート電極端子５４及びソース電極端子５６（図７参照）並びにドレイン電極端子に対応する外部接続用端子の代わりに、リード１４，１６，５０を折り曲げて、リード１４，１６，５０の自由端（一端）が蓋７２の外部に突出していればよい。半導体デバイス９６を搭載する基板は、絶縁性の基板でもよいし、第３実施形態と同様に配線基板５８でもよい。第３実施形態と同様に配線基板５８上に半導体デバイス９６を搭載する場合には、リード１６は不要であり得る。
図１３に示した半導体デバイス９６は、チップユニット４０にリード１４，１６，５０が一体的に連結されて構成されている。従って、リード１４が一体的に連結されたチップ搭載基板２４を一つのチップ搭載基板とみなし、リード１６が一体的に連結された配線端子部２６ａを一つの第１の配線端子部とみなし、リード５０が一体的に連結された配線端子部２６ｂを一つの第２の配線端子部とみなした場合、リード１４，１６，５０に対応する部分を含むチップ搭載基板並びに第１及び第２の配線端子部を備えるチップユニット４０自体が半導体デバイスであり得る。
図１３では、第２実施形態で説明したチップユニット４０を利用して、半導体デバイスの他の形態を説明した。しかしながら、第１実施形態、第３実施形態及び第４実施形態で示したチップユニット並びに図１１及び図１２に示したチップユニットについても、チップユニットに外部接続用端子を直接接続して半導体デバイスを構成し得る。例えば、第１実施形態のチップユニット１８では、導電性を有するチップ搭載基板２４に外部接続用端子を一体的に連結すると共に、第１の配線端子部としての配線端子部２６ａに外部接続用端子を一体的に連結して半導体デバイスを構成し得る。第４実施形態の場合のように、チップ搭載基板８０がフレキシブルプリント配線基板である場合には、絶縁性基板８２上に形成された各配線領域８６，８８にそれぞれ外部接続用端子を直接接続すると共に、配線端子部２６ａに外部接続用端子を一体的に連結することで、半導体デバイスを構成し得る。なお、図１３の半導体デバイス９６について説明した場合と同様に、チップ搭載基板及び配線端子部が外部接続用端子に対応する部分を含む場合、チップユニット自体が半導体デバイスであり得る。
１０…半導体デバイス、１２…ダイパッド、２２ａ…半導体チップ（第１の半導体チップ）、２２ｂ…半導体チップ（第２の半導体チップ）、２４…チップ搭載基板、２６ａ…配線端子部（第１の配線端子部）、２６ｂ…配線端子部（第２の配線端子部）、２８ａ，２８ｂ…カソード電極部（第１の電極部）、３０ａ，３０ｂ…アノード電極部（第２の電極部）、３２…積層体、３８…半導体デバイス、４２ａ…半導体チップ（第１の半導体チップ）、４２ｂ…半導体チップ（第２の半導体チップ）、４４ａ，４４ｂ…ドレイン電極部（第１の電極部又は第２の電極部）、４６ａ，４６ｂ…ソース電極パッド部（第２の電極部又は第１の電極部）、４７…積層体、４８ａ，４８ｂ…ゲート電極パッド部（第３の電極部）、５２…半導体デバイス、７６…半導体デバイス、８０…チップ搭載基板、８２…絶縁性基板、８４…配線層、８６…配線領域、８８…配線領域、９０…積層体、９６…半導体デバイス。

Claims (8)

  1. 第１の電極部と、所定方向において前記第１の電極部と反対側に位置する第２の電極部とをそれぞれ有する第１及び第２の半導体チップと、
    前記第１及び第２の半導体チップが搭載されるチップ搭載基板と、
    前記第１及び第２の半導体チップそれぞれが有する前記第２の電極部が接続される第１の配線端子部と、
    を備え、
    前記第２の半導体チップは、前記第１の半導体チップの前記第２の電極部と前記第２の半導体チップの前記第２の電極とが前記第１の配線端子部を挟んで向かいあうように、前記所定方向において前記第１の半導体チップ上に配置されており、
    前記チップ搭載基板は、前記第１及び第２の半導体チップそれぞれが有する前記第１の電極部を繋ぐように折り曲げられている、
    半導体デバイス。
  2. 前記第１及び第２の半導体チップそれぞれがトランジスタ又はダイオードである、請求項１記載の半導体デバイス。
  3. 第２の配線端子部を更に備え、
    前記第１及び第２の半導体チップはトランジスタであり、
    前記第１及び第２の半導体チップそれぞれは、前記第２の電極部側に第３の電極部を更に有しており、
    前記第２の配線端子部は、前記第１及び第２の半導体チップそれぞれが有する前記第３の電極部に接続されている、
    請求項１又は２記載の半導体デバイス。
  4. 前記第１及び第２の半導体チップはトランジスタであり、
    前記第１及び第２の半導体チップそれぞれは、前記第１の電極部側に第３の電極部を更に有しており、
    前記チップ搭載基板が、前記第１及び第２の半導体チップそれぞれの前記第１の電極部用及び前記第３の電極部用の配線領域を有する配線基板である、
    請求項１又は２記載の半導体デバイス。
  5. 前記チップ搭載基板が搭載されるダイパッドを更に備える、
    請求項１〜４の何れか一項記載の半導体デバイス。
  6. 前記チップ搭載基板がフレキシブルプリント配線基板である、請求項１〜５の何れか一項記載の半導体デバイス。
  7. 前記第１の半導体チップと、前記所定方向において前記第１の半導体チップ上に設けられた前記第２の半導体チップと、前記第１及び第２の半導体チップそれぞれの前記第２の電極部の間に設けられた前記配線端子部とから構成される積層体を複数有しており、
    前記チップ搭載基板は、各前記積層体における前記第１及び第２の半導体チップの前記第１の電極部を繋ぐように、折り曲げられている、
    請求項１〜６の何れか一項記載の半導体デバイス。
  8. 前記第１及び第２の半導体チップの材料は、ワイドバンドギャップ半導体を含む、請求項１〜７の何れか一項記載の半導体デバイス。
JP2012090043A 2012-04-11 2012-04-11 半導体デバイス Pending JP2013219268A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2012090043A JP2013219268A (ja) 2012-04-11 2012-04-11 半導体デバイス
PCT/JP2013/057673 WO2013153920A1 (ja) 2012-04-11 2013-03-18 半導体デバイス
US13/852,819 US20130270706A1 (en) 2012-04-11 2013-03-28 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012090043A JP2013219268A (ja) 2012-04-11 2012-04-11 半導体デバイス

Publications (1)

Publication Number Publication Date
JP2013219268A true JP2013219268A (ja) 2013-10-24

Family

ID=49324356

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012090043A Pending JP2013219268A (ja) 2012-04-11 2012-04-11 半導体デバイス

Country Status (3)

Country Link
US (1) US20130270706A1 (ja)
JP (1) JP2013219268A (ja)
WO (1) WO2013153920A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015233036A (ja) * 2014-06-09 2015-12-24 三菱電機株式会社 半導体装置
JP2016082213A (ja) * 2014-10-16 2016-05-16 現代自動車株式会社Ｈｙｕｎｄａｉ Ｍｏｔｏｒ Ｃｏｍｐａｎｙ 電力半導体モジュールおよびその製造方法
WO2019012677A1 (ja) * 2017-07-14 2019-01-17 新電元工業株式会社 電子モジュール
CN109935564A (zh) * 2017-12-18 2019-06-25 Ixys有限责任公司 含面对面安装管芯无内部接合线薄轮廓功率半导体器件封装

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10373895B2 (en) 2016-12-12 2019-08-06 Infineon Technologies Austria Ag Semiconductor device having die pads with exposed surfaces
CN116525547A (zh) * 2022-01-20 2023-08-01 瑞昱半导体股份有限公司 晶粒封装结构及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005024941A1 (ja) * 2003-09-04 2005-03-17 Matsushita Electric Industrial Co., Ltd. 半導体装置
JP2005340639A (ja) * 2004-05-28 2005-12-08 Toyota Industries Corp 半導体装置及び三相インバータ装置
JP2009071059A (ja) * 2007-09-13 2009-04-02 Sanyo Electric Co Ltd 半導体装置
JP2009158856A (ja) * 2007-12-27 2009-07-16 Panasonic Corp 積層実装構造体

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3958404B2 (ja) * 1997-06-06 2007-08-15 三菱電機株式会社 横型高耐圧素子を有する半導体装置
US6300679B1 (en) * 1998-06-01 2001-10-09 Semiconductor Components Industries, Llc Flexible substrate for packaging a semiconductor component
JP4135284B2 (ja) * 1999-12-07 2008-08-20 ソニー株式会社 半導体モジュールおよび電子回路装置
JP2005302951A (ja) * 2004-04-09 2005-10-27 Toshiba Corp 電力用半導体装置パッケージ
JP4438489B2 (ja) * 2004-04-13 2010-03-24 富士電機システムズ株式会社 半導体装置
US7675164B2 (en) * 2007-03-06 2010-03-09 International Business Machines Corporation Method and structure for connecting, stacking, and cooling chips on a flexible carrier
JP2009129974A (ja) * 2007-11-20 2009-06-11 Yaskawa Electric Corp パワーモジュールとそれを用いたモータドライブ装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005024941A1 (ja) * 2003-09-04 2005-03-17 Matsushita Electric Industrial Co., Ltd. 半導体装置
JP2005340639A (ja) * 2004-05-28 2005-12-08 Toyota Industries Corp 半導体装置及び三相インバータ装置
JP2009071059A (ja) * 2007-09-13 2009-04-02 Sanyo Electric Co Ltd 半導体装置
JP2009158856A (ja) * 2007-12-27 2009-07-16 Panasonic Corp 積層実装構造体

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015233036A (ja) * 2014-06-09 2015-12-24 三菱電機株式会社 半導体装置
JP2016082213A (ja) * 2014-10-16 2016-05-16 現代自動車株式会社Ｈｙｕｎｄａｉ Ｍｏｔｏｒ Ｃｏｍｐａｎｙ 電力半導体モジュールおよびその製造方法
WO2019012677A1 (ja) * 2017-07-14 2019-01-17 新電元工業株式会社 電子モジュール
JP6522243B1 (ja) * 2017-07-14 2019-05-29 新電元工業株式会社 電子モジュール
US10510636B2 (en) 2017-07-14 2019-12-17 Shindengen Electric Manufacturing Co., Ltd. Electronic module
CN109935564A (zh) * 2017-12-18 2019-06-25 Ixys有限责任公司 含面对面安装管芯无内部接合线薄轮廓功率半导体器件封装
JP2019134160A (ja) * 2017-12-18 2019-08-08 イクシス，エルエルシー 薄型表面実装ダイを有し内部ボンドワイヤのない薄型パワー半導体デバイスパッケージ
JP7178252B2 (ja) 2017-12-18 2022-11-25 リテルヒューズ・インク 薄型表面実装ダイを有し内部ボンドワイヤのない薄型パワー半導体デバイスパッケージ
CN109935564B (zh) * 2017-12-18 2023-04-28 Ixys有限责任公司 含面对面安装管芯无内部接合线薄轮廓功率半导体器件封装

Also Published As

Publication number Publication date
US20130270706A1 (en) 2013-10-17
WO2013153920A1 (ja) 2013-10-17

Similar Documents

Publication Publication Date Title
JP3847676B2 (ja) パワー半導体装置
US8796831B2 (en) Complex semiconductor packages and methods of fabricating the same
US9129931B2 (en) Power semiconductor module and power unit device
WO2013153920A1 (ja) 半導体デバイス
US9054040B2 (en) Multi-die package with separate inter-die interconnects
JP5381444B2 (ja) パワーモジュール
US20130270689A1 (en) Semiconductor package, semiconductor module, and mounting structure thereof
EP2717310A1 (en) Semiconductor device and wiring substrate
US10192806B2 (en) Semiconductor device
US20130249008A1 (en) Semiconductor device
JP2006186170A (ja) 半導体装置
KR20100120006A (ko) 전력 모듈 패키지
US20130112993A1 (en) Semiconductor device and wiring substrate
JP5387715B2 (ja) 半導体デバイス
JP6248803B2 (ja) パワー半導体モジュール
JPWO2014188632A1 (ja) 放熱構造を有する半導体装置および半導体装置の積層体
JP5172290B2 (ja) 半導体装置
WO2013150890A1 (ja) 半導体デバイス
JP2010225952A (ja) 半導体モジュール
JP5147295B2 (ja) 半導体装置
JP2021174885A (ja) 半導体モジュール及び半導体モジュールの製造方法
US20190261531A1 (en) Method for manufacturing a stack structure
JP2015228529A (ja) 半導体装置、および、半導体装置の実装構造
JP2002076259A (ja) パワーモジュール
US10784176B1 (en) Semiconductor device and semiconductor device manufacturing method

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141224

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160308

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20160913