JP2013214660A - 炭化珪素半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】半導体基板の表面から深さ方向に沿った点欠陥の数の分布のピーク位置の深さXと、表面からn-型ドリフト層2とp型ベース領域3とにより構成されるPN接合位置Yについて、X<Yの関係が成り立つようにしている。これにより、点欠陥を要因とするドレインリークを抑制することが可能となる。特に、CLスペクトル比が0.8以下となるようにすることで、よりドレインリークを抑制することが可能となる。
【選択図】図1
Description
本発明の第1実施形態について説明する。ここでは半導体スイッチング素子としてトレンチゲート構造の反転型MOSFETが形成されたSiC半導体装置を例に挙げて説明する。
まず、n+型基板1の表面にn-型ドリフト層2およびp型ベース領域3がエピタキシャル成長させられた半導体基板を用意する。n+型基板1についてはn型不純物濃度が例えば1.0×1019/cm3で厚さ300μm程度としている。また、n-型ドリフト層2についてはn型不純物濃度が例えば3.0×1015〜2.0×1016/cm3で厚さ15μm程度、p型ベース領域3についてはp型不純物濃度が1.0×1016〜2.0×1019/cm3、厚さ1.3μm以上としてある。
続いて、p型ベース領域3の上に、例えばLTO等で構成されるマスク(図示せず)を成膜したのち、フォトリソグラフィ工程を経て、n+型ソース領域4の形成予定領域上においてマスクを開口させる。その後、n型不純物(例えば窒素)をイオン注入する。このとき、例えばイオン注入エネルギーを310keV、ドーズ量を1.0×1019〜1.0×1020/cm3としている。
p型ベース領域3、n+型ソース領域4およびp+型コンタクト層5の上に、図示しないエッチングマスクを成膜したのち、トレンチ7の形成予定領域においてエッチングマスクを開口させる。そして、エッチングマスクを用いたトレンチエッチング工程を行うことで、トレンチ7を形成する。その後、エッチングマスクを除去する。
熱酸化等によるゲート絶縁膜形成工程を行うことにより、トレンチ7内を含む基板表面全面にゲート絶縁膜8を形成する。具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化(熱酸化)によりゲート絶縁膜8を形成する。続いて、ゲート絶縁膜8の表面にn型不純物をドーピングしたポリシリコン層を例えば600℃の温度下で440nm程度成膜したのち、エッチバック工程等を行うことにより、トレンチ7内にゲート絶縁膜8およびゲート電極9を残す。
本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対して、n+型ソース領域4およびp+型コンタクト層5の構造を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
本発明の第3実施形態について説明する。本実施形態も、第2実施形態と同様、n+型ソース領域4およびp+型コンタクト層5の構造を変更したものであるが、イオン注入種として不純物と不活性元素を組み合わせるようにしたものである。その他に関しては第1、第2実施形態と同様であるため、第1、第2実施形態と異なる部分についてのみ説明する。
本発明の第4実施形態について説明する。本実施形態は、第1実施形態に対して、n+型ソース領域4およびp+型コンタクト層5を形成する際の熱処理方法を変更したものであり、その他に関しては第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ説明する。
上記各実施形態では、n+型基板1の表面にn-型ドリフト層2およびp型ベース領域3がエピタキシャル成長させられた半導体基板を用い、p型ベース領域3の表層部への不純物のイオン注入によってn+型ソース領域4やp+型コンタクト層5を形成した。これに対して、さらにp型ベース領域3の表面にエピタキシャル成長によってn+型ソース領域4してあるトリプルエピ基板を半導体基板として用いても良い。
2 n-型ドリフト層
3 p型ベース領域
4 n+型ソース領域
5 p+型コンタクト層
7 トレンチ
8 ゲート絶縁膜
9 ゲート電極
11 ソース電極
12 ドレイン電極
Claims (8)
- 炭化珪素からなる第1または第2導電型の基板(1)と、前記基板の上に形成され、前記基板よりも低不純物濃度とされた第1導電型の炭化珪素からなるドリフト層(2)と、前記ドリフト層の上に形成された第2導電型の炭化珪素からなるベース領域(3)とを有する半導体基板と、
前記ベース領域の上に形成され、前記ドリフト層よりも高不純物濃度とされた第1導電型の炭化珪素からなるソース領域(4)と、
前記ベース領域に接続され、前記ベース層よりも高不純物濃度とされた第2導電型の炭化珪素からなるコンタクト領域(5)と、
前記ソース領域と前記ドリフト層との間に挟まれた前記ベース領域の表面に形成されたゲート絶縁膜(8)と、
前記ゲート絶縁膜の上に形成されたゲート電極(9)と、
前記ソース領域および前記コンタクト領域を介して前記ベース領域に電気的に接続されたソース電極(11)と、
前記基板の裏面側に形成されたドレイン電極(12)とを備え、
前記ソース領域および前記コンタクト領域の両方もしくは少なくとも前記コンタクト領域がイオン注入および活性化アニール処理によって形成され、該活性化アニール処理後における前記半導体基板の表面から深さ方向への点欠陥の分布について、前記半導体基板の表面からの点欠陥の数のピーク位置の深さをX、前記ベース領域と前記ドリフト層とによるPN接合界面までの深さをYとして、X<Yとされていることを特徴とする炭化珪素半導体装置。 - 前記Xよりも深い位置において、前記点欠陥が単調に減少していることを特徴とする請求項1に記載の炭化珪素半導体装置。
- 炭化珪素からなる第1または第2導電型の基板(1)と、前記基板の上に形成され、前記基板よりも低不純物濃度とされた第1導電型の炭化珪素からなるドリフト層(2)と、前記ドリフト層の上に形成された第2導電型の炭化珪素からなるベース領域(3)とを有する半導体基板と、
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前記ベース領域に接続され、前記ベース層よりも高不純物濃度とされた第2導電型の炭化珪素からなるコンタクト領域(5)と、
前記ソース領域と前記ドリフト層との間に挟まれた前記ベース領域の表面に形成されたゲート絶縁膜(8)と、
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前記ソース領域および前記コンタクト領域を介して前記ベース領域に電気的に接続されたソース電極(11)と、
前記基板の裏面側に形成されたドレイン電極(12)とを備え、
前記ソース領域および前記コンタクト領域の両方もしくは少なくとも前記コンタクト領域がイオン注入および活性化アニール処理によって形成され、該活性化アニール処理後における前記半導体基板の表面から深さ方向へのカソードルミネッセンス測定のスペクトルについて、該カソードルミネッセンス測定のスペクトルのうち点欠陥に相当する部分におけるスペクトル強度の前記半導体基板の表面からの深さをX、前記ベース領域と前記ドリフト層とによるPN接合界面までの深さをYとして、X<Yとされていることを特徴とする炭化珪素半導体装置。 - 前記Xよりも深い位置において、前記スペクトル強度が単調に減少していることを特徴とする請求項3に記載の炭化珪素半導体装置。
- 前記Xの位置における前記スペクトル強度に対する前記Yの位置における前記スペクトル強度の比であるスペクトル強度比が0.8以下であることを特徴とする請求項3または4に記載の炭化珪素半導体装置。
- 前記点欠陥は、炭素のアンチサイトとシリコンのアンチサイトとの複合欠陥であることを特徴とする請求項1ないし5のいずれか1つに記載の炭化珪素半導体装置。
- 前記点欠陥は、シリコン空孔であることを特徴とする請求項1ないし5のいずれか1つに記載の炭化珪素半導体装置。
- 前記点欠陥は、炭素空孔と炭素のアンチサイトとの複合欠陥であることを特徴とする請求項1ないし5のいずれか1つに記載の炭化珪素半導体装置。
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