JP2013211603A - 撮像装置、撮像方法およびプログラム - Google Patents

Abstract

【課題】画像データの画質を向上させる。
【解決手段】撮像装置は、複数の画素のそれぞれの光電変換の結果を加算した値である加算画素値を補正するための補正部を具備するものである。この補正部は、加算画素値を生成した複数の画素に含まれる欠陥画素の数を算出する。そして、補正部は、この算出した欠陥画素の数に基づいて設定される増幅率により加算画素値を増幅し、当該増幅された加算画素値を欠陥画素補正後の加算画素値として出力する。
【選択図】図１

Description

本技術は、撮像装置に関する。詳しくは、画像データを生成する撮像装置および撮像方法ならびに当該方法をコンピュータに実行させるプログラムに関する。

近年、人物等の被写体を撮像して撮像画像を生成し、この生成された撮像画像を記録するデジタルスチルカメラ、デジタルビデオカメラ（例えば、カメラ一体型レコーダ）等の撮像装置が普及している。このような撮像装置では、技術の進歩に伴い画素が小型化するとともに画素数が増加している。

画素が小型化すると各画素に１度に入射する光子の量が減少するため、光量不足による画質の劣化や、ダイナミックレンジの減少を引き起こす場合がある。

そこで、複数の画素の画素値を加算して読み出しを行う撮像素子が提案されている（例えば、特許文献１参照）。

特開２０１０−２８４２３号公報

上述の従来技術では、同一のカラーフィルタが設けられた複数の画素の画素値を加算して読み出しを行うことにより、広いダイナミックレンジを実現することができる。

しかしながら、加算する複数の画素のうちに欠陥画素が含まれている場合には、欠陥画素が生成した不正確な信号と、正常な画素が生成した信号とを加算するため、加算後の画素値が不正確な値になるおそれがある。このような欠陥画素が含まれている場合でも、画質を向上させることが重要である。

本技術はこのような状況に鑑みて生み出されたものであり、画像データの画質を向上させることを目的とする。

本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、複数の画素のそれぞれの光電変換の結果を加算した値である加算画素値を、上記複数の画素に含まれる欠陥画素の数に基づいて設定される増幅率により増幅し、当該増幅された加算画素値を補正後の加算画素値として出力する補正部を具備する撮像装置、撮像方法、および、プログラムである。これにより、加算画素値を生成した複数の画素に含まれる欠陥画素の数に応じて加算画素値を増幅することにより欠陥画素補正が行われるという作用をもたらす。

また、この第１の側面において、上記補正部は、受光量に係わらずに上記加算画素値を増加させない黒点画素の数を上記欠陥画素の数として上記増幅率を設定するようにしてもよい。これにより、黒点欠陥画素の数に応じて増幅することにより欠陥画素補正が行われるという作用をもたらす。

また、この第１の側面において、受光量に係わらずに上記加算画素値を増加させる白点画素の上記光電変換の結果を上記加算画素値に加算しない撮像素子をさらに具備し、上記補正部は、上記白点画素を上記黒点画素とみなして上記欠陥画素の数を算出するようにしてもよい。これにより、加算画素値に加算されないように無効化された白点欠陥画素が黒点欠陥画素とみなされて欠陥画素の数が算出されるという作用をもたらす。

また、この第１の側面において、上記撮像素子は、上記白点画素の上記光電変換の結果が上記加算画素値に加算されるのを阻止するためのヒューズが各画素に設けられており、上記白点画素の上記ヒューズは切断されているようにしてもよい。これにより、白点欠陥画素のヒューズが切断されることにより、白点欠陥画素の信号の加算が防止されるという作用をもたらす。

また、この第１の側面において、上記撮像素子は、上記白点画素の上記光電変換の結果が上記加算画素値に加算されるのを阻止するための論理ゲートが各画素に設けられており、上記白点画素の上記論理ゲートは非導通状態にされているようにしてもよい。これにより、白点欠陥画素の論理ゲートが非導通状態にされることにより、白点欠陥画素の信号の加算が防止されるという作用をもたらす。

また、この第１の側面において、欠陥画素の画素値をこの欠陥画素に近接する画素の画素値に基づいて生成し、当該生成された画素値を補正後の画素値として出力する第２補正部をさらに具備し、上記複数の画素が全て欠陥画素の場合には、上記補正部による補正の代わりに上記第２補正部による補正が行われるようにしてもよい。これにより、複数の画素が全て欠陥画素の場合には、欠陥画素の画素値を近接する画素の画素値に基づいて生成する補正が行われるという作用をもたらす。

また、この第１の側面において、上記増幅率は、上記複数の画素に対する上記欠陥画素の割合の増加に応じて増加するようにしてもよい。これにより、複数の画素に対する欠陥画素の割合の増加に応じて増加する増幅率が設定されるという作用をもたらす。

また、この第１の側面において、上記補正部は、上記複数の画素のうちの正常な画素の数を示す正常画素数を上記複数の画素の数および上記欠陥画素の数に基づいて算出し、当該算出された正常画素数と上記複数の画素の数との比に基づく値を上記増幅率として設定するようにしてもよい。これにより、正常画素数と複数の画素の数との比に基づいて増幅率が設定されるという作用をもたらす。

本技術によれば、画像データの画質を向上させることができるという優れた効果を奏し得る。

本技術の実施の形態における撮像装置１００の機能構成の一例を示すブロック図である。 本技術の実施の形態の撮像素子２００の基本構成例の一例を示す概念図である。 本技術の実施の形態の撮像素子２００におけるカラーフィルタの配置の一例を模式的に示す図である。 本技術の実施の形態の撮像素子２００から信号を読み出す際の２つの読み出し方法（全画素読み出しおよび加算読み出し）を模式的に示す図である。 本技術の実施の形態のＦＤを共有する２×２画素（ＦＤ共有４画素３００）の回路構成の一例を示す模式図である。 本技術の実施の形態においてヒューズが切断された画素を含むＦＤ共有４画素３００における電荷の読み出しを模式的に示す図である。 本技術の実施の形態においてヒューズが切断された画素を含むＦＤ共有４画素３００が生成した加算画素値の加算読み出し用欠陥画素補正部１３０による補正を模式的に示す図である。 本技術の実施の形態におけるゲイン調整部１３１による欠陥画素補正と、他の撮像装置における欠陥画素補正とを模式的に示す図である。 本技術の実施の形態におけるゲイン調整部１３１による欠陥画素補正の補正結果と、他の撮像装置における欠陥画素補正の補正結果とを模式的に示す図である。 本技術の実施の形態における撮像装置１００による撮像処理が行われる際の処理手順例を示すフローチャートである。 本技術の実施の形態における欠陥画素補正処理（ステップＳ９１０）の処理手順例を示すフローチャートである。 本技術の実施の形態における欠陥画素の検出および欠陥画素のヒューズの切断を模式的に示す図である。 本技術の実施の形態における撮像装置１００の欠陥画素の検出および無効化の際の処理手順例を示すフローチャートである。 本技術の実施の形態の第１の変形例として、２×２画素内に、１つのＲ画素と、１つのＢ画素と、２つのＧ画素とが配置されるベイヤー配列のカラーフィルタが設けられている撮像素子での実施例を模式的に示す図である。 本技術の実施の形態の第２の変形例として、ヒューズの代わりに論理ゲートが設けられている撮像素子を模式的に示す図である。

以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．本技術の実施の形態（撮像制御：欠陥画素の数に応じて画素値を増幅して欠陥画素補正を行う例）
２．変形例

＜１．本技術の実施の形態＞
［撮像装置の機能構成例］
図１は、本技術の実施の形態における撮像装置１００の機能構成の一例を示すブロック図である。

なお、撮像装置１００における画像の信号処理に着目して説明するため、図１では、撮像装置１００における画像の信号処理以外に関する構成（例えば、レンズ、フラッシュ等）を省略して説明する。

撮像装置１００は、被写体を撮像して画像データ（撮像画像）を生成し、生成された画像データを画像コンテンツ（静止画コンテンツまたは動画コンテンツ）として記録する撮像装置である。この撮像装置１００は、撮像素子からの信号の読み出しにおいて、１画素ずつ信号を読み出すモード（全画素読み出しモード）と、複数の画素の信号を加算して１つの信号にして複数の画素ずつ信号を読み出すモード（加算読み出しモード）とを備えている。

撮像装置１００は、撮像素子２００と、信号処理部１２０と、欠陥画素アドレス情報保持部１６０と、記録部１７１と、表示部１７２と、操作受付部１８１と、制御部１８２とを備える。

操作受付部１８１は、ユーザからの操作を受け付けるものである。この操作受付部１８１は、例えば、シャッターボタン（図示せず）が押下された場合には、その押下に関する信号を、操作信号として制御部１８２に供給する。また、操作受付部１８１は、撮像素子からの信号の読み出しモードがユーザにより選択された場合には、その選択に関する信号を制御部１８２に供給する。

制御部１８２は、撮像装置１００における各部動作を制御するものである。なお、図１では、主要な信号線のみを示し、他は省略する。例えば、この制御部１８２は、シャッターボタンが押下されて、静止画像の記録を開始するための操作信号を受け付けた場合には、静止画像の記録実行に関する信号を、撮像素子２００に供給する。

また、制御部１８２は、全画素読み出しモードおよび加算読み出しモードのうちのどちらで信号を読み出して画像を生成するかを示す信号を、撮像素子２００および信号処理部１２０に供給する。

撮像素子２００は、受光した被写体光を電気信号に光電変換するイメージセンサである。この撮像素子２００は、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）センサやＣＣＤ（Charge Coupled Device）センサなどにより実現される。なお、本技術の実施の形態では、ＣＭＯＳセンサが撮像素子２００である例について説明する。この撮像素子２００では、欠陥画素から出力される信号が略最小値となるように欠陥画素が無効化（黒欠陥化）される。なお、欠陥画素の無効化については、図１２および図１３を参照して説明するため、ここでの説明を省略する。

なお、撮像素子２００は、本技術の実施の形態においては、複数の画素の信号を加算して１つの信号にして複数の画素ずつ信号を読み出すことが可能なセンサにより実現されることを想定して説明する。なお、撮像素子２００については、図２を参照して説明するため、ここでの詳細な説明を省略する。

撮像素子２００は、生成した信号（画素値）を、信号処理部１２０に供給する。

欠陥画素アドレス情報保持部１６０は、撮像素子２００に配置されている画素のうちの欠陥画素の位置を示す情報（欠陥画素アドレス情報）を保持するものである。なお、欠陥画素アドレス情報保持部１６０は、ＣＭＯＳイメージセンサ（撮像素子２００）に設けられたメモリや、撮像装置１００に設けられたメモリにより実現することができる。この欠陥画素アドレス情報保持部１６０は、欠陥画素アドレス情報を信号処理部１２０に供給する。

信号処理部１２０は、撮像素子２００から供給された画素値に対して種々の信号処理を行うものである。なお、本技術の実施の形態では、撮像素子２００に配置されている画素に含まれる欠陥画素が生成した信号の補正（以下では、この補正を、欠陥画素補正と称する）に着目して信号処理部１２０の内部構成を示す。信号処理部１２０は、加算読み出し用欠陥画素補正部１３０と、全画素読み出し用欠陥画素補正部１２１と、画像処理部１２２とを備える。

加算読み出し用欠陥画素補正部１３０は、加算読み出しにより生成された画素値の欠陥画素補正を行うものである。この加算読み出し用欠陥画素補正部１３０は、欠陥画素カウント部１３２と、ゲイン調整部１３１とを備える。なお、加算読み出し用欠陥画素補正部１３０は、特許請求の範囲に記載の補正部の一例である。

欠陥画素カウント部１３２は、撮像素子２００から供給された画素値であって、加算読み出しにより生成された画素値（以降では、加算画素値と称する）を生成した複数の画素のうちに含まれている欠陥画素の数をカウントする。この欠陥画素カウント部１３２は、撮像素子２００から供給された加算画素値ごとに欠陥画素の数をカウントする。この欠陥画素カウント部１３２は、カウント結果（欠陥画素数）を、ゲイン調整部１３１に供給する。

また、欠陥画素カウント部１３２は、加算画素値を生成した複数の画素が全て欠陥画素である場合には、そのことを通知する信号を全画素読み出し用欠陥画素補正部１２１に供給する。

ゲイン調整部１３１は、撮像素子２００から供給された加算画素値と、欠陥画素カウント部１３２から供給されたその加算画素値に係る欠陥画素数とに基づいて、この加算画素値に対する欠陥画素補正を行うものである。このゲイン調整部１３１は、欠陥画素数に応じたゲイン（増幅倍率）を用いて加算画素値を増幅することにより欠陥画素補正を行う。なお、このゲイン調整部１３１が行う欠陥画素補正については、図７を参照して説明するため、ここでの説明を省略する。ゲイン調整部１３１は、欠陥画素補正後の加算画素値を、画像処理部１２２へ供給する。

全画素読み出し用欠陥画素補正部１２１は、全画素読み出しにより読み出された画素値の欠陥画素補正を行うものである。なお、全画素読み出しにより読み出された画素値の補正方法は既知の補正方法を用いることができる。なお、本技術の実施の形態では、全画素読み出し用欠陥画素補正部１２１は、近接する同色の画素により生成された画素値を用いて新たに画素値を生成することを想定して説明する。

また、全画素読み出し用欠陥画素補正部１２１は、加算画素値を生成した画素が全て欠陥画素であることが欠陥画素カウント部１３２から通知された場合には、その加算画素値に近接する同色の画素が生成した加算画素値を用いて新たに画素値を生成して欠陥画素補正を行う。

全画素読み出し用欠陥画素補正部１２１は、欠陥画素補正後の画素値を、画像処理部１２２へ供給する。なお、全画素読み出し用欠陥画素補正部１２１は、特許請求の範囲に記載の第２補正部の一例である。

画像処理部１２２は、欠陥画素補正が行われた画素値に種々の画像処理を施して、表示や記録に用いる画像を生成するものである。この画像処理部１２２は、例えば、ホワイトバランスの補正、ガンマ補正、黒レベル補正および画像圧縮などの信号処理を行う。画像処理部１２２は、信号処理をした画像信号を、画像データとして記録部１７１および表示部１７２に供給する。

記録部１７１は、画像処理部１２２から供給された記録画像データを画像コンテンツ（画像ファイル）として記録するものである。例えば、この記録部１７１として、ＤＶＤ（Digital Versatile Disk）等のディスクやメモリカード等の半導体メモリ等のリムーバブルな記録媒体（１または複数の記録媒体）を用いることができる。また、これらの記録媒体は、撮像装置１００に内蔵するようにしてもよく、撮像装置１００から着脱可能とするようにしてもよい。

表示部１７２は、画像処理部１２２から供給された画像を表示するものである。表示部１７２は、例えば、モニタ画像（ライブビュー画像）や、撮像装置１００の各種機能の設定画面などを表示する。この表示部１７２は、例えば、カラー液晶パネルにより実現される。

次に、撮像素子２００について図２を参照して説明する。

［撮像素子の構成例］
図２は、本技術の実施の形態の撮像素子２００の基本構成例の一例を示す概念図である。

なお、図２では、ｎ×ｍ画素（実施の形態では２×２画素）に同一のカラーフィルタを設け、このｎ×ｍ画素の信号（光電変換の結果）を加算して読み出すことができる撮像素子の例を示す。なお、加算方法としては、浮遊拡散層（フローティングディフュージョン：ＦＤ：Floating-Diffusion（以下は、ＦＤと称する））において加算する方法（ＦＤ加算）、垂直信号線において加算する方法（ＳＦ（ソースフォロア）加算）、ＡＤ（Analog Digital）変換された画素の信号を加算してから読み出す方法などの方法がある。どの方法においても、複数の画素のそれぞれの光電変換の結果が加算されるため本技術の実施の形態は実現できるが、図２では、ＦＤ加算を行うことができる撮像素子を説明する。

撮像素子２００は、画素アレイ部２１０と、行走査回路２２０と、タイミング制御回路２３０と、列走査回路２４０と、カラム処理部２５０と、出力回路２６０とを備える。

画素アレイ部２１０は、２次元マトリックス状に配置された複数の画素（画素３１０）を備える。なお、図２に示す画素アレイ部２１０では、複数の画素３１０のうちの一部が示されている。画素アレイ部２１０における画素３１０は、２（行）×２（列）画素で１つのＦＤを共有する。画素アレイ部２１０では、ＦＤを共有する２×２画素を示す枠（ＦＤ共有４画素３００）が示されている。画素アレイ部２１０では、ＦＤ共有により２列の画素ごとに１つのＦＤが設けられるため、画素において生じた信号を伝送するための線（垂直信号線３９１）は、２列の画素ごとに１本設けられる。

なお、全画素読み出しを行う場合には、２列の画素を同時に読み出すことができないため、１行からの読み出しを２回に分けて行われる。このため、各画素のフォトダイオードにおいて発生した電子をＦＤに転送させるための線（電荷転送線）は、１行の画素に対して２本設けられる（電荷転送線３８１乃至３８４）。これにより、ＦＤを共有する２列の画素のうち、右側の列の画素と、左側の列の画素とを別々に駆動することができる。

また、図２には、ＦＤの電位をリセットするための信号をＦＤに供給するための線や、ＦＤにおける電位に基づいて発生した信号を垂直信号線に流すための信号をＦＤに供給するための線をまとめて図示した線（信号線３７１）が示されている。なお、各信号線と画素との関係については、ＦＤ共有４画素３００の回路構成の説明とともに示すため、ここでの説明を省略する。なお、各画素の回路構成は、ＦＤ共有４画素３００の回路構成として図５を参照して説明するためここでの説明を省略する。

行走査回路２２０は、各画素に信号を供給し、順次垂直方向（列方向）に行単位で画素３１０を選択走査するものである。行走査回路２２０により行単位で選択走査が行われることにより、画素からの信号が行単位で出力される。

なお、行走査回路２２０は、全画素読み出しの場合には、１行の画素に対して２本設けられる電荷転送線（例えば、電荷転送線３８１と３８２）における信号の供給タイミングをずらし、ＦＤを共有する２列の画素を別々に駆動して信号を読み出す。そして、その駆動の後に次の行の選択走査を行う。

また、行走査回路２２０は、加算読み出しの場合には、ＦＤを共有する２行の画素を同時に駆動するために、２行単位で選択走査を行う。また、加算読み出しの場合には、ＦＤを共有する２列の画素を同時に駆動するために、１行の画素に対して２本設けられる電荷転送線（例えば、電荷転送線３８１と３８２）における信号の供給タイミングを同時にする。すなわち、電荷転送線３８１乃至３８４における信号の供給タイミングが同時になる。これにより、２×２画素の信号がＦＤにおいて加算され、この加算された信号が読み出される。

タイミング制御回路２３０は、行走査回路２２０および列走査回路２４０に対して、画像信号生成処理に関するタイミングを制御するものである。タイミングを制御するため、タイミング制御回路２３０は、撮像素子２００における各部が動作するための各種のタイミング信号を生成するためのタイミングジェネレータとして機能する。

このタイミング制御回路２３０は、例えば、撮像素子２００の外部（例えば、図１の制御部１８２）から加算読み出しで画像の生成を開始するための信号が供給された場合には、加算読み出しの動作を撮像素子２００の各部に行わせる。

カラム処理部２５０は、画素アレイ部２１０から出力されるアナログ信号に対して各種の信号処理を行うものである。例えば、カラム処理部２５０は、信号処理として、ノイズを除去するためのＣＤＳ（Correlated Double Sampling;相関二重サンプリング）処理、アナログの信号をデジタル化するためのＡＤ（Analog Digital）変換処理などを行う。なお、これらの信号処理を行う回路は、垂直信号線ごと（２列の画素ごと）に設けられる。なお、図２では、この回路として、ＡＤ変換処理を行う回路（ＡＤＣ２５１）が示されている。

列走査回路２４０は、カラム処理部２５０における列ごと（２列の画素ごと）の回路部分を順番に選択走査するものである。この列走査回路２４０は、例えば、シフトレジスタやアドレスデコーダなどによって構成される。列走査回路２４０は、例えば、カラム処理部２５０における列ごとの回路部分（図２ではＡＤＣ２５１）を順番に選択走査することにより、カラム処理部２５０において生成された信号（画素値）を出力回路２６０に出力させる。

出力回路２６０は、撮像素子２００が生成した信号を外部の回路に出力するものである。この出力回路２６０は、撮像素子２００が生成した信号を外部の回路が受信できる形にフォーマットし、このフォーマットを行ったデータを出力する。

次に、各画素に設けられるカラーフィルタの配置について、図３を参照して説明する。

［カラーフィルタの配置例］
図３は、本技術の実施の形態の撮像素子２００におけるカラーフィルタの配置の一例を模式的に示す図である。

撮像素子２００における各画素には、赤色（Ｒ）の光を透過するカラーフィルタ（Ｒフィルタ）、緑色（Ｇ）の光を透過するカラーフィルタ（Ｇフィルタ）、および、青色（Ｂ）の光を透過するカラーフィルタ（Ｂフィルタ）のいずれかが設けられる。画素アレイ部２１０では、１つのＦＤを共有する２×２画素で同一のカラーフィルタが設けられる。また、２×２画素を１つのフィルタとして捉えた場合に、カラーフィルタの配置がベイヤー配列となるように設けられる。

図３では、Ｒフィルタにより赤色の光を受光する画素（Ｒ画素）が、右上から左下へ引いた斜線を付した矩形（Ｒ画素３１１）により表され、Ｇフィルタにより緑色の光を受光する画素（Ｇ画素）が、灰色を付した矩形（Ｇ画素３１２）により表されている。また、Ｂフィルタにより青色の光を受光する画素（Ｂ画素）が、クロス斜線を付した矩形（Ｂ画素３１３）により表されている。また、図３では、ＦＤを共有する２×２画素（ＦＤ共有４画素）を示す枠（ＦＤ共有４画素３００）が示されている。

図３に示すように、画素アレイ部２１０では、Ｒ画素およびＧ画素が２列ごとに交互に配置される２行と、Ｇ画素およびＢ画素が２列ごとに交互に配置される２行とが交互に配置される。

次に、撮像素子２００から信号を読み出す際の２つの読み出し方法（全画素読み出しおよび加算読み出し）について、図４を参照して説明する。

［信号の読み出し例］
図４は、本技術の実施の形態の撮像素子２００から信号を読み出す際の２つの読み出し方法（全画素読み出しおよび加算読み出し）を模式的に示す図である。

図４（ａ）には、４行×４列の画素（ＦＤ共有４画素で４つ）が示され、図４（ｂ）には、この４行×４列の画素から加算読み出しにより読み出された信号（加算画素値）が模式的に示されている。また、図４（ｃ）には、４行×４列の画素から全画素読み出しにより読み出された信号（画素値）が模式的に示されている。

図４（ｂ）に示すように、加算読み出しの場合には、ＦＤを共有する複数の画素の出力で１つの画素値（加算画素値）が生成される。このため、図４（ｂ）には、４つのＦＤ共有４画素から生成された４個の加算画素値が模式的に示されている。

なお、図４（ｃ）に示すように、全画素読み出しを行った場合には、１画素から１つの画素値が生成される。このため、図４（ｃ）には、４行×４列の画素（計１６個）から生成された１６個の画素値が模式的に示されている。

図４に示すように、４画素でＦＤを共有して加算読み出しを行った場合には、撮像素子２００に設けられている画素と生成される画素値との関係は４対１の関係となる。一方、全画素読み出しを行った場合には、撮像素子２００に設けられている画素と生成される画素値との関係は１対１の関係となる。なお、４画素でＦＤを共有して加算読み出しを行った場合は、読み出しのデータ量が垂直および水平の両方向で半分となる。ここで、出力回路からの出力が高速である場合には、１行の画素から信号がカラム処理部２５０に同時に読み出されるため、列が１／２になっても速度にあまり影響しない。一方、垂直方向の数である読み出される行の数が半分になることにより、行の切り替え回数が半分になり、読み出しを高速化することができる。

すなわち、４画素でＦＤを共有して加算読み出しを行うことにより、ＦＤを共有しないで１画素ずつＦＤを備える撮像素子と比較して、フレームレートが約１／２となり、高速化することが可能である。このように、画素加算を実施した後にカラム処理部２５０でＡＤ変換（ＡＤＣ）を実施する方式では、フレームレート高速化のメリットがある。

なお、図４に示すように、ｎ×ｍ画素で加算する方法は、見た目の画素サイズを大きく見せる有効な手法の一つである。近年、画素サイズは、一眼レフカメラ向けなどの高級機種を除くと微細化が進んでいる。このように、画素サイズを小さくするとともに全体の画素数を多くするのが近年のトレンドとなっている。

しかしながら、１画素あたりのサイズが小さくなると、同一の露光時間で受光できる光量が減少するため、画質が悪くなる。その対策の一つとして複数画素の加算処理などが行われている。

次に、ＦＤ共有４画素の回路構成について図５を参照して説明する。

［ＦＤ共有４画素の回路構成例］
図５は、本技術の実施の形態のＦＤを共有する２×２画素（ＦＤ共有４画素３００）の回路構成の一例を示す模式図である。

ＦＤ共有４画素３００は、ＦＤを共有する４画素により構成され、４つのフォトダイオード（ＰＤ（Photo Diode）３３１乃至３３４）と、４つの転送トランジスタ（転送トランジスタ３４１乃至３４４）とを備える。また、ＦＤ共有４画素３００は、４つのヒューズ３２１乃至３２４と、リセットトランジスタ３５１と、アンプトランジスタ３５２と、選択トランジスタ３５３とを備える。

ＦＤ共有４画素３００において、ＰＤ３３１は、そのアノード端子が接地され、カソード端子が転送トランジスタ３４１のソース端子に接続される。なお、ＰＤ３３２乃至３３３も同様に、アノード端子が接地され、それぞれのカソード端子が転送トランジスタ３４２乃至３４４のソース端子にそれぞれ接続される。

転送トランジスタ３４１は、そのゲート端子がヒューズ３２１の一方の端子に接続され、そのドレイン端子がフローティングディフュージョン（ＦＤ３５４）を介してリセットトランジスタ３５１のソース端子とアンプトランジスタ３５２のゲート端子とに接続される。なお、転送トランジスタ３４２乃至３４４も同様に、ゲート端子がヒューズ３２２乃至３２４の一方の端子にそれぞれ接続され、ドレイン端子がフローティングディフュージョン（ＦＤ３５４）を介してリセットトランジスタ３５１のソース端子とアンプトランジスタ３５２のゲート端子とに接続される。そして、ヒューズ３２１乃至３２４は、他方の端子が電荷転送線３８１乃至３８４にそれぞれ接続される。

また、リセットトランジスタ３５１は、そのゲート端子が画素リセット線３７３に接続され、そのドレイン端子が電源線３５９とアンプトランジスタ３５２のドレイン端子とに接続される。また、アンプトランジスタ３５２のソース端子が選択トランジスタ３５３のドレイン端子に接続され、選択トランジスタ３５３のゲート端子が選択線３７２に接続される。また、選択トランジスタ３５３のソース端子が垂直信号線３９１に接続される。

ＰＤ３３１乃至３３４は、光の強度に応じて電荷を発生させる光電変換素子である。

転送トランジスタ３４１乃至３４４は、行走査回路２２０からの信号（転送パルス）に従って、それぞれが接続されるＰＤ（ＰＤ３３１乃至３３４）において発生した電荷をＦＤ３５４に転送するものである。転送トランジスタ３４１乃至３４４は、例えば、電荷転送線（電荷転送線３８１乃至３８４）から信号（パルス）が供給されると導通状態となり、それぞれが接続されるＰＤ（ＰＤ３３１乃至３３４）において発生した電子をＦＤ３５４に転送する。なお、転送トランジスタ３４１乃至３４４と電荷転送線（電荷転送線３８１乃至３８４）との間には、ヒューズ３２１乃至３２４がそれぞれ設けられており、ヒューズが切断されている場合には、ＰＤにおいて発生した電子をＦＤ３５４に転送することができなくなる。

ヒューズ３２１乃至３２４は、それぞれが接続されている転送トランジスタ（転送トランジスタ３４１乃至３４４）を無効化するためのものである。本技術の実施の形態では、撮像素子２００の製造段階において欠陥が検出された画素（欠陥画素）において生じた電荷をＦＤへ転送させないために用いられる。ヒューズ３２１乃至３２４は、撮像素子を使用する前の段階（例えば、製造過程や、最初の電源投入時）において、欠陥が認められた画素の転送トランジスタのゲート端子に接続されているものが切断される。なお、欠陥画素の検出およびヒューズの切断については、図１２および図１３を参照して説明するため、ここでの説明を省略する。

リセットトランジスタ３５１は、行走査回路２２０からの信号（リセットパルス）に従って、ＦＤ３５４の電位をリセットするためのものである。リセットトランジスタ３５１は、行走査回路２２０からリセットパルスがゲート端子に供給されると導通状態となり、ＦＤ３５４から電源線３５９に電流が流れ、ＦＤ３５４の電位がリセットされる。

アンプトランジスタ３５２は、ＦＤ３５４の電位を増幅するものである。アンプトランジスタ３５２は、選択トランジスタ３５３が導通状態の場合には、その増幅された電位に応じた信号（出力信号）を垂直信号線３９１に出力する。

選択トランジスタ３５３は、アンプトランジスタ３５２が出力した信号を垂直信号線３９１に出力するためのものである。例えば、選択トランジスタ３５３は、行走査回路２２０から信号（選択パルス）がゲート端子に供給されると導通状態となり、アンプトランジスタ３５２が出力した出力信号が垂直信号線３９１に出力される。

次に、ヒューズが切断された画素と電荷の読み出しとの関係について、図６を参照して説明する。

［ヒューズが切断された画素と電荷の読み出しとの関係の一例］
図６は、本技術の実施の形態においてヒューズが切断された画素を含むＦＤ共有４画素３００における電荷の読み出しを模式的に示す図である。

なお、図６では、図５において示したＦＤ共有４画素３００のうちのＰＤ３３１が欠陥画素であり、ヒューズ３２１が切断されていることを想定して説明する。

このように、ヒューズ３２１が切断されている場合には、電荷転送線３８１における電位の遷移が転送トランジスタ３４１に伝わらない。これにより、転送トランジスタ３４１が常に非導通状態となり、欠陥が検出された画素（ＰＤ３３１）において発生した電荷がＦＤ３５４へ転送されなくなる。一方、正常な画素（ＰＤ３３２乃至３３４）において発生した電荷はＦＤ３５４へ転送される（図中の矢印４１１乃至４１３参照）。

次に、図６のように欠陥画素のヒューズが切断されている状態において加算読み出しにより読み出された画素値の補正について、図７を参照して説明する。

［欠陥画素の画素値の補正の一例］
図７は、本技術の実施の形態においてヒューズが切断された画素を含むＦＤ共有４画素３００が生成した加算画素値の加算読み出し用欠陥画素補正部１３０による補正を模式的に示す図である。

図７（ａ）には、ＦＤを共有する４画素（ＦＤ共有４画素３００）に欠陥画素がない場合の加算画素値の補正が示され、図７（ｂ）には、ＦＤ共有４画素３００に１つの欠陥画素が含まれる場合が示されている。また、図７（ｃ）には、ＦＤ共有４画素３００に２つの欠陥画素が含まれる場合が示され、図７（ｄ）には、ＦＤ共有４画素３００に３つの欠陥画素が含まれる場合が示されている。なお、図７では、画素値の一例を示す数値を矩形の中に示す。また、欠陥画素の画素値は、黒色を付した矩形により示す。

ここでは、正常画素は「５」の値に相当する電荷をＦＤに転送し、欠陥画素は電荷をＦＤに転送しない（「０」）こととする。

まず、欠陥画素がない場合について説明する。図７（ａ）に示すように、欠陥画素がない場合には、４つの画素がそれぞれ生成した電荷（「５」）を総和した値の加算画素値（「２０」）が撮像素子２００により生成される。欠陥画素カウント部１３２は、欠陥画素アドレス情報からこの加算画素値を生成した４つの画素における欠陥の情報を取り出し、この加算画素値を生成した４画素のうちの欠陥画素の数（欠陥画素数）を算出する。そして、「０」の値の欠陥画素数が算出され、この欠陥画素数がゲイン調整部１３１に供給される。ゲイン調整部１３１では、「０」の値から補正の必要がないと判断し、撮像素子２００から供給された加算画素値（「２０」）に対して等倍（「×１」）のゲイン処理（増幅処理）をする。そして、処理後の加算画素値（「２０」）が画像処理部１２２へ出力される。

また、１つの欠陥画素が含まれる場合には、図７（ｂ）に示すように、正常な３つの画素がそれぞれ生成した電荷（「５」）を総和した値の加算画素値（「１５」）が撮像素子２００により生成される。欠陥画素カウント部１３２は、「１」の値の欠陥画素数をゲイン調整部１３１に供給する。ゲイン調整部１３１では、「１」の値から補正の必要ありと判断し、撮像素子２００から供給された加算画素値（「１５）に対して「×４／３」のゲイン処理をする。そして、処理後の加算画素値（「２０」）が画像処理部１２２へ出力される。

なお、２つの欠陥画素が含まれる場合には、図７（ｃ）に示すように、「１０」の値の加算画素値が撮像素子２００により生成され、「２」の値の欠陥画素数に基づいて「×２（４／２）」のゲイン処理が行われる。そして、処理後の加算画素値（「２０」）が出力される。

また、３つの欠陥画素が含まれる場合には、図７（ｄ）に示すように、「５」の値の加算画素値が撮像素子２００により生成され、「３」の値の欠陥画素数に基づいて「×４（４／１）」のゲイン処理が行われる。そして、処理後の加算画素値（「２０」）が出力される。

このように、加算読み出しにより生成された加算画素値が、その加算画素値を生成した複数の画素のうちの欠陥画素の割合に応じて補正される。なお、ゲイン調整部１３１によるこの補正は、例えば、次の式１により表される。
Ｐｈｄ'（Ａｄｄ）＝Ｐｈｄ（Ａｄｄ）×Ｎ／（Ｎ−Ｃ） ・・・式１
ここで、Ｐｈｄ（Ａｄｄ）は、加算読み出しにより生成される画素値（加算画素値）であり、Ｐｈｄ'（Ａｄｄ）は、ゲイン処理後の加算画素値である。また、Ｎは、加算した画素の総数（２×２＝４）であり、Ｃは、この加算画素値を生成した画素に含まれる欠陥画素の数である。

ここで、加算読み出しを行う場合における欠陥画素と信号強度（加算画素値）との関係について、いくつかの式を用いながら説明する。

欠陥画素がない場合（図７（ａ））には、加算読み出しにより生成される加算画素値（Ｐｈｄ（Ａｄｄ））は、次の式２となる。
Ｐｈｄ（Ａｄｄ）＝Ｐｈｄ（ＵＬ）＋Ｐｈｄ（ＵＲ）＋Ｐｈｄ（ＤＬ）＋Ｐｈｄ（ＤＲ） ・・・式２
ここで、Ｐｈｄ（ＵＬ）は、ＦＤを共有する４画素のうちの左上の画素が生成した電荷に応じた値の信号（画素値）である。また、Ｐｈｄ（ＵＲ）はＦＤを共有する４画素のうちの右上の画素が生成した電荷に応じた値の信号（画素値）であり、Ｐｈｄ（ＤＬ）は左下の画素生成した電荷に応じた値の画素値であり、Ｐｈｄ（ＤＲ）は右下の画素生成した電荷に応じた値の画素値である。

ここで、左上の画素のみが黒点欠陥であることを想定（図７（ｂ））し、この場合におけるＰｈｄ（Ａｄｄ）の値について説明する。なお、黒点欠陥とは、画素の欠陥により出力される画素データの値がデジタル出力として略最小値となるものを示す。すなわち、黒点欠陥の画素は、画素が受光した光の量に係わらずに略最小値となる信号（電荷）を生成する画素である。

この左上の画素が黒点欠陥である場合には、Ｐｈｄ（ＵＬ）＝０であるため、加算読み出しにより生成される加算画素値（Ｐｈｄ（Ａｄｄ））は、次の式３となる。
Ｐｈｄ（Ａｄｄ）＝Ｐｈｄ（ＵＲ）＋Ｐｈｄ（ＤＬ）＋Ｐｈｄ（ＤＲ）・・・式３

この式３に示すように、黒点欠陥は電荷を生じないことから、加算画素値Ｐｈｄ（Ａｄｄ）は、正常な画素の画素値の総和となる。

なお、同色のカラーフィルタが設けられている隣接する２×２画素において加算が行われるため、これらの４画素において生じる電荷のレベルは略同じであると考えられる。このため、ＦＤを共有する４画素のうちの１つの画素に黒点欠陥がある場合の加算画素値は、欠陥がない場合の３／４程度の出力値となると考えることができる。

すなわち、隣接する２ｘ２画素を同一のカラーフィルタとするイメージャデバイスでの４画素加算読み出しでは、黒点欠陥は以下のように補正することで欠陥補正が可能となる。
・１画素欠陥がある場合は、読み出しデータを４／３倍する
・２画素欠陥がある場合は、読み出しデータを２倍する
・３画素欠陥がある場合は、読み出しデータを４倍する

このように、加算する画素に黒点欠陥画素が含まれる場合には、黒点欠陥画素の数に応じて信号（加算画素値）を増幅することにより、欠陥画素の補正を行うことができる。

しかしながら、欠陥画素が白点欠陥である場合には、上述の式２が成立しない。ここで、白点欠陥とは、画素の欠陥により出力される画素データの値がデジタル出力として略最大となるものを示す。すなわち、白点欠陥の画素は、画素が受光した光の量に係わらずに所定の強さの信号（電荷）を生成する画素である。

例えば、左上の画素が白点欠陥である場合には、加算読み出しにより生成される加算画素値（Ｐｈｄ（Ａｄｄ））は、次の式４となる。なお、Ｍ１は、最大値を表す。
Ｐｈｄ（Ａｄｄ）＝Ｍ１＋Ｐｈｄ（ＵＲ）＋Ｐｈｄ（ＤＬ）＋Ｐｈｄ（ＤＲ）
・・・式４

ここで、Ｍ１はデジタル出力の最大値であるため、式４は、次の式５により表すことができる。
Ｐｈｄ（Ａｄｄ）＝Ｍ１ ・・・式５

このように、加算読み出しにより生成される加算画素値に白点欠陥において生じた信号が含まれる場合には、黒点欠陥が含まれる場合の補正方法では正しく補正することできない。そこで、本技術の実施の形態では、白点欠陥画素のヒューズを切断することにより転送トランジスタを無効化（黒欠陥化）し、白点欠陥画素の信号が加算されない状態にする。これにより、白点欠陥画素が黒点欠陥画素と同様になり、欠陥画素の数に応じて信号（加算画素値）を増幅する欠陥画素補正を白点欠陥画素に対しても行うことができる。

次に、他の撮像装置における加算読み出しでの欠陥画素補正と、ゲイン調整部１３１による加算読み出しでの欠陥画素補正との違いについて、図８および図９を参照して説明する。

［効果例］
図８は、本技術の実施の形態におけるゲイン調整部１３１による欠陥画素補正と、他の撮像装置における欠陥画素補正とを模式的に示す図である。

図８（ａ）には、他の撮像装置における加算読み出しでの欠陥画素補正が示され、図８（ｂ）には、本技術の実施の形態におけるゲイン調整部１３１による欠陥画素補正が示されている。なお、図８（ｂ）は、図７（ｂ）と同様のものであるため、ここでの詳細な説明を省略する。

図８（ａ）では、２（行）×１０（列）の画素が生成した画素値と、これらの画素から生成される画素値（加算画素値）と、欠陥画素の補正が行われた画素値（加算画素値）とが示されている。なお、図８（ｂ）では、２（行）×１０（列）の画素の画素値として、加算画素値（ＧＲ０）として加算される４つのＧ画素の画素値（Ｇ０乃至Ｇ３）と、加算画素値（ＧＲ１）として加算される４つのＧ画素の画素値（Ｇ４乃至Ｇ７）とが示されている。また、加算画素値（ＧＲ２）として加算される４つのＧ画素の画素値（Ｇ８乃至Ｇ１１）と、加算画素値（ＢＲ０）として加算される４つのＢ画素の画素値（Ｂ０乃至Ｂ３）と、加算画素値（ＢＲ１）として加算される４つのＢ画素の画素値（Ｂ４乃至Ｂ７）とが示されている。

なお、図８（ａ）では、Ｇ４の画素が欠陥画素であることを想定する。この場合において加算読み出しが行われると、Ｇ４の画素の画素値を含んでいる加算後の加算画素値（ＧＲ１）も不正確な値となる。他の撮像装置では、不正確な度合いが不明なため、加算画素値に対する欠陥画素補正では、加算画素値（ＧＲ１）を生成した画素に近接するＧ画素により生成された加算画素値に基づいて加算画素値（ＧＲ１）を新たに生成する。例えば、図８（ａ）に示す場合には、次の式６を用いて補正後の加算画素値が生成される。
ＧＲ１＝（ＧＲ０＋ＧＲ２）／２ ・・・式６

このように、他の撮像装置では、欠陥画素を含む複数の画素から生成された加算画素値を補正する場合には、同色のカラーフィルタが設けられ、さらに欠陥画素を含まない複数の画素から生成された加算画素値を用いて新たに加算画素値を生成する欠陥画素補正を行う。この欠陥画素補正では、欠陥画素を含む複数の画素のうちの正常な画素が生成した信号が無駄になる。また、補正元となる加算画素値を生成した画素（Ｇ０乃至３とＧ８乃至１１）と欠陥画素（Ｇ４）との間の距離が、正常な画素（Ｇ５乃至７）と欠陥画素（Ｇ４）との間の距離よりも遠くなるため、補正の精度が低くなる。

これに対し、図８（ｂ）に示すように、ゲイン調整部１３１による欠陥画素の補正では、欠陥画素の数に応じて加算画素値を増幅することにより欠陥画素を補正するため、欠陥画素に隣接する正常な画素が生成した信号（画素値）が無駄にならない。また、補正元となる画素値を生成した画素の位置が欠陥画素に近いため、補正の精度も高くなる。

図９は、本技術の実施の形態におけるゲイン調整部１３１による欠陥画素補正の補正結果と、他の撮像装置における欠陥画素補正の補正結果とを模式的に示す図である。

図９（ａ）には、他の撮像装置における欠陥画素補正の補正結果を示し、図９（ｂ）には、本技術の実施の形態におけるゲイン調整部１３１による欠陥画素補正の補正結果を示す。なお、図９（ａ）および（ｂ）では、１マスの矩形が１画素（１画素４２３）であり、１つの物体（注目被写体４２２）が撮像されている画像を想定して説明する。

他の撮像装置における欠陥画素補正では、近接する同色画素の画素値を用いて新たに画素値を生成する補正が行われるため、例えば、２画素ほど左右に離れた位置の画素を用いて補正対象の位置の画素値が新たに生成される。この結果、図９（ａ）の補正後の画素値４２１に示すように、注目被写体の像が欠けた画像となる場合がある。これにより、画像の再現性が悪化する。

これに対し、図９（ｂ）の補正後の画素値４２４に示すように、ゲイン調整部１３１による欠陥画素補正では、補正対象の画素値を欠陥画素の数に応じて増幅する補正を行うことにより、注目被写体の像が正しく映った画像となる。このように、欠陥画素の数に応じて画素値を増幅する補正を行うことにより、補正の精度が向上し、画像の再現性が向上する。

［撮像装置の動作例］
次に、本技術の実施の形態における撮像装置１００の動作について図面を参照して説明する。

図１０は、本技術の実施の形態における撮像装置１００による撮像処理が行われる際の処理手順例を示すフローチャートである。

まず、撮像を開始するか否かが制御部１８２により判断され（ステップＳ９０１）、撮像を開始しないと判断された場合には、撮像を開始するまで待機する。

一方、撮像を開始すると判断された場合には（ステップＳ９０１）、欠陥画素アドレス情報が、欠陥画素カウント部１３２により取得される（ステップＳ９０２）。そして、読み出しモード（加算読み出しモードまたは全画素読み出しモード）の設定が制御部１８２により行われる（ステップＳ９０３）。そして、ユーザがシャッターボタンを押下して撮像素子２００により被写体が撮像され、その設定された読み出しモードで画像が取得される（ステップＳ９０４）。

その後、撮像された画像を構成する画素値のうち欠陥画素が生成した信号を含む画素値を補正する欠陥画素補正処理が行われる（ステップＳ９１０）。なお、欠陥画素補正処理（ステップＳ９１０）は、図１１において説明するため、ここでの説明を省略する。

次に、欠陥画素補正が施された画像データに対して、欠陥画素補正処理以外の信号処理（例えば、ホワイトバランスの補正、ガンマ補正、黒レベル補正）が画像処理部１２２により行われる（ステップＳ９０５）。そして、画像データが記録部１７１に記録された後に（ステップＳ９０６）、撮像を終了するか否かが制御部１８２により判断され（ステップＳ９０７）、撮像を終了しないと判断された場合には、ステップＳ９０３に戻る。なお、ステップＳ９０７において撮像を終了すると判断された場合（例えば、電源ＯＦＦ）には、撮像処理手順は終了する。

図１１は、本技術の実施の形態における欠陥画素補正処理（ステップＳ９１０）の処理手順例を示すフローチャートである。

まず、処理対象の画像を取得した際の読み出しモードが加算読み出しモードであるか否かが、加算読み出し用欠陥画素補正部１３０および全画素読み出し用欠陥画素補正部１２１により判断される（ステップＳ９１１）。そして、加算読み出しモードでない（全画素読み出しモードである）と判断された場合には（ステップＳ９１１）、欠陥画素が生成した画素値が、欠陥画素に近接する同色の画素の生成した画素値に基づいて補正される（ステップＳ９１２）。この補正は、全画素読み出し用欠陥画素補正部１２１により行われ、加算読み出し用欠陥画素補正部１３０は静止する。そして、ステップＳ９１２の後に、欠陥画素補正の処理手順は終了する。

一方、加算読み出しモードであると判断された場合には（ステップＳ９１１）、加算読み出し用欠陥画素補正部１３０による補正処理が行われる。まず、画像を構成する画素値（加算画素値）のうちから、補正を判定する画素値（判定対象画素値）が設定される（ステップＳ９１３）。そして、判定対象画素値を生成した複数の画素（ＦＤ共有４画素）のうちの欠陥画素の数（欠陥画素数）が、欠陥画素カウント部１３２により欠陥画素アドレス情報を用いて算出される（ステップＳ９１４）。

次に、ＦＤ共有４画素が全て正常な画素である（欠陥画素数が０）か否かが、ゲイン調整部１３１により判断される（ステップＳ９１５）。そして、欠陥画素がないと判断された場合には（ステップＳ９１５）、撮像された画像を構成する全ての画素値（加算画素値）について補正の判定が終了したか否かが判断される（ステップＳ９１９）。ここで、撮像された画像を構成する全ての画素値（加算画素値）について補正の判定が終了していないと判断された場合には（ステップＳ９１９）、ステップＳ９１３に戻る。

また、ステップＳ９１５において、ＦＤ共有４画素が全て正常な画素でない（欠陥画素数が１以上）と判断された場合には、ＦＤ共有４画素が全て欠陥画素である（欠陥画素数が４）か否かが、判断される（ステップＳ９１６）。ここで、ＦＤ共有４画素が全て欠陥画素であると判断された場合には（ステップＳ９１６）、判定対象画素値が、判定対象画素値を生成した画素に近接する同色の画素（ＦＤ共有４画素）の生成した画素値（加算画素値）に基づいて補正される（ステップＳ９１７）。このように、ＦＤ共有４画素が全て欠陥画素である場合には、加算読み出し用欠陥画素補正部１３０による補正が行えないため、全画素読み出し用欠陥画素補正部１２１により補正が行われる。そして、ステップＳ９１７の後に、ステップＳ９１９に進む。

一方、ＦＤ共有４画素の全てが欠陥画素ではない（一部が欠陥画素である）と判断された場合には（ステップＳ９１６）、欠陥画素の数に応じて設定されるゲイン（増幅率）により画素値（加算画素値）を増幅する（ステップＳ９１８）。これにより、ＦＤ共有４画素に含まれる欠陥画素の数に応じて画素値が補正される。そして、ステップＳ９１８において欠陥画素の数に応じて画素値を補正した後に、ステップＳ９１９に進む。なお、ステップＳ９１８は、特許請求の範囲に記載の補正手順の一例である。

なお、ステップＳ９１９において、撮像された画像を構成する全ての画素値（加算画素値）について補正の判定が終了したと判断された場合には、欠陥画素補正の処理手順は終了する。

なお、図１１では、ＦＤ共有４画素が全て欠陥画素であるか否かの判定の手順（ステップＳ９１６）と、全て欠陥画素である場合の補正の手順（ステップＳ９１７）とを行う例について説明した。しかしながら、これに限定されるものではなく、例えば、４画素が全て欠陥画素であるＦＤ共有４画素が存在する撮像素子を不良品として取り除いて撮像装置を生成する場合には、ステップＳ９１６およびステップＳ９１７を行わない場合も考えらえる。

ここまでは、撮像装置１００における加算読み出しでの欠陥画素補正について説明した。この欠陥画素補正を行うためには、図７において説明したように、白点欠陥画素の信号が加算画素値に加算されないようにする必要がある。このため、製造過程において欠陥画素が検出され、撮像素子を使用する前の段階において、欠陥画素の転送トランジスタのゲート端子に接続されているヒューズが切断される。

次に、欠陥画素の検出および白点欠陥画素のヒューズの切断について、図１２および図１３を参照して簡単に説明する。

［撮像素子の欠陥検出の一例］
図１２は、本技術の実施の形態における欠陥画素の検出および欠陥画素のヒューズの切断を模式的に示す図である。

図１２（ａ）には、欠陥画素を検出する際（欠陥画素検出検査時）の機能構成が模式的に示され、図１２（ｂ）には、欠陥画素のヒューズを切断する際（欠陥画素無効化時）の機能構成が模式的に示されている。

なお、図１２（ａ）および（ｂ）では、撮像素子（撮像素子２００）については、ヒューズの切断を説明するために、行走査回路（行走査回路２２０）と画素アレイ部（画素アレイ部２１０）との間にヒューズ（ヒューズ４５０）を示す。また、図１２（ａ）では撮像素子２００の内部構成として、欠陥画素の検出に係わる内部構成のみを示す。そして、図１２（ｂ）では、撮像素子２００の内部構成として、白点欠陥画素のヒューズの切断に係わる内部構成のみを示す。

また、図１２では、図１において示した欠陥画素アドレス情報保持部１６０が、撮像素子２００に設けられたメモリにより実現されている例を示す。

図１２（ａ）には、撮像素子２００と、画素の欠陥を検査するための装置（検査装置４４０）とが示されている。

ここで、欠陥画素の検出について説明する。欠陥画素を検出する際には、撮像素子２００を用いて画像を生成し、この生成された画像が検査装置４４０に供給される。この段階では、各画素に設けられている全てのヒューズ（ヒューズ４５０）はまだ切断されていない。すなわち、この段階では、電荷転送線を介した行走査回路からの制御により、全ての画素において電荷の転送が制御されている。

そして、検査装置４４０における検出部（欠陥画素検出部４４１）において、供給された画像を用いて欠陥画素が検出される。その後、検出された欠陥画素の位置が欠陥画素アドレス情報保持部１６０に供給されて、欠陥画素アドレス情報が欠陥画素アドレス情報保持部１６０に保持される。

図１２（ｂ）には、撮像素子２００が示されている。なお、撮像素子２００には、欠陥画素アドレス情報保持部１６０に保持されている欠陥画素アドレス情報から欠陥画素の位置を特定するアドレスデコーダ４５５が示されている。

ここで、欠陥画素のヒューズの切断について説明する。欠陥画素のヒューズを切断する際には、欠陥画素アドレス情報保持部１６０に保持されている欠陥画素アドレス情報により特定される欠陥画素のヒューズが切断される。

まず、アドレスデコーダ４５５が欠陥画素アドレス情報に基づいて欠陥画素の位置を特定する。そして、この特定された位置の画素に設けられているヒューズが切断されるように電流が供給される。なお、図１２（ｂ）では、ヒューズ４５０に示されている複数のヒューズ（ＦＵＳＥ）のうち、ＦＵＳＥｎ−１が欠陥画素のヒューズであることを想定し、このＦＵＳＥｎ−１に過大な電流が供給されてヒューズが切断された様子が模式的に示されている。

なお、このヒューズの切断の過程を行うタイミングは、欠陥画素の検出検査の段階で行う場合や、撮像装置１００を初めて使用する際のセットアップの段階で行う場合などが考えられる。

［欠陥画素の検出および無効化の動作例］
次に、本技術の実施の形態における撮像装置１００の欠陥画素の検出および無効化の際の処理手順について説明する。

図１３は、本技術の実施の形態における撮像装置１００の欠陥画素の検出および無効化の際の処理手順例を示すフローチャートである。

まず、欠陥画素の検出対象の撮像素子を用いて、欠陥画素を検出するための画像（欠陥画素検出用画像）が取得される（ステップＳ９４１）。次に、この取得された欠陥画素検出用画像を用いて欠陥画素の位置が欠陥画素検出部４４１により検出される（ステップＳ９４２）。

その後、検出された欠陥画素の位置（アドレス）が、欠陥画素アドレス情報保持部１６０に保持される（ステップＳ９４３）。そして、欠陥画素アドレス情報保持部１６０に保持された情報（欠陥画素アドレス情報）に基づいて、欠陥画素のヒューズが切断され（ステップＳ９４４）。

この図１２および図１３に示すように、欠陥画素の検出およびヒューズの切断を行うことにより、図７に示す補正方法による欠陥画素補正が白点欠陥画素においても可能となる。

＜２．変形例＞
本技術の実施の形態では、２×２画素でＦＤ加算されて読み出された画素値（加算画素値）を加算読み出し用欠陥画素補正部１３０で補正する例について説明した。加算画素値が生成される場合に本技術の実施の形態で示した欠陥画素補正ができるため、２×２画素以外の加算（ｎ×ｍ）における加算でも実施することができる。このように、いくつかの変形例が想定される。そこで、本技術の実施の形態の想定される変形例を説明する。

図１４は、本技術の実施の形態の第１の変形例として、２×２画素内に、１つのＲ画素と、１つのＢ画素と、２つのＧ画素とが配置されるベイヤー配列のカラーフィルタが設けられている撮像素子での実施例を模式的に示す図である。

図１４（ａ）には、この撮像素子（撮像素子６１０）に設けられるカラーフィルタの配置の一例が示されている。なお、このカラーフィルタの配置は、一般的なベイヤー配列のカラーフィルタである。すなわち、Ｒ画素（Ｒ画素６１１）とＧ画素（Ｇ画素６１２）とが交互に配置されている行と、Ｇ画素（Ｇ画素６１２）とＢ画素（Ｂ画素６１３）とが交互に配置されている行とが列方向に交互に配置されている。

図１４（ｂ）には、図１４（ａ）に示すベイヤー配列で４画素加算読み出しを行った場合に生成される加算画素値が模式的に示されている。図１４（ｂ）に示すように、４×４画素からは、４個の加算画素値が生成される。なお、この４×４画素のうちの４個のＲ画素から生成された加算画素値の補正について、図１４（ｃ）を参照して説明する。

図１４（ｃ）には、図１４（ｂ）に示すＲ画素を４画素加算読み出しで読み出した場合における補正が模式的に示されている。なお、図１４（ｃ）では、加算読み出しされる４画素のうちの左上の１画素が欠陥画素であり、この欠陥画素のヒューズが切断されていることを想定して説明する。なお、図１４（ｃ）に示す図は、図７（ｂ）および図８（ｃ）に対応する。図１４（ｃ）に示すように、加算対象の画素の位置が離れている場合においても、白点欠陥画素において生じた信号が加算されないようにすることにより、本技術の実施の形態を実施することができる。

図１５は、本技術の実施の形態の第２の変形例として、ヒューズの代わりに論理ゲートが設けられている撮像素子を模式的に示す図である。なお、図１５では、図１２に対応する模式図を示す。

図１５に示す撮像素子では、図１２において示したヒューズ４５０の代わりに、論理ゲート（論理ゲート７１０）が示されている。このように、転送トランジスタのゲート端子と電荷転送線との間に論理ゲート（例えば、ＡＮＤゲート）を設けることにより、信号の読み出しタイミングにおいて、欠陥画素において生じた信号が加算されるのを防ぐことができる。

なお、各画素の論理ゲートに配線する必要があるため配線数が多くなるが、例えば、オートフォーカス用の撮像素子などの画素数が比較的少ない撮像素子では、ヒューズを予め切断する処理を行わずとも、欠陥画素補正を行うことができる。

なお、この論理ゲートを設けた場合には、図１３において示したフローチャートにおける欠陥画素のヒューズの切断手順（ステップＳ９４４）は行われない。また、図１０において示したフローチャートにおける画像の取得の際（ステップＳ９０４）には、欠陥画素の論理ゲートが遮断される。それ以外は、本技術の実施の形態の手順例と同様である。

このように、本技術の実施の形態によれば、画素値が加算される複数の画素に含まれる欠陥画素の数を算出し、この欠陥画素の数に応じて加算された画素値（加算画素値）を増幅することにより、加算読み出しでの欠陥画素補正を高精度で行うことができる。すなわち、本技術の実施の形態によれば、欠陥画素の補正の精度の向上により、画像データの画質を向上させることができる。

なお、この補正方法は、加算する複数の画素のうちに正常な画素が含まれていれば補正できるため、連続欠陥画素が存在する場合においても、高精度に補正することが可能となる。また、回路的に簡易に製造できるため、加算読み出しにおける欠陥画素補正の精度を低コストで向上させることができる。

なお、本技術の実施の形態では、撮像素子の製造過程において白点欠陥画素が生じる場合を想定して説明したが、白点欠陥画素が生じない場合（欠陥画素が黒点欠陥画素のみとなるイメージセンサの場合）には、白点欠陥画素を無効化する処理は不要である。

なお、本技術の実施の形態では、画素の欠陥により出力される画素データの値がデジタル出力として略最大となるものを白点欠陥画素として説明したが、これに限定されるものではない。光量と無関係に生じる信号の量が最大以外の欠陥画素についても、画質が劣化するような欠陥画素については、ヒューズを切断するとともに位置情報を欠陥画素アドレス情報保持部１６０に保持することにより、撮像された画像の画質を向上させることができる。

なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。

また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ハードディスク、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disk）、メモリカード、ブルーレイディスク（Blu-ray Disc（登録商標））等を用いることができる。

なお、本技術は以下のような構成もとることができる。
（１） 複数の画素のそれぞれの光電変換の結果を加算した値である加算画素値を、前記複数の画素に含まれる欠陥画素の数に基づいて設定される増幅率により増幅し、当該増幅された加算画素値を補正後の加算画素値として出力する補正部を具備する撮像装置。
（２） 前記補正部は、受光量に係わらずに前記加算画素値を増加させない黒点画素の数を前記欠陥画素の数として前記増幅率を設定する前記（１）に記載の撮像装置。
（３） 受光量に係わらずに前記加算画素値を増加させる白点画素の前記光電変換の結果を前記加算画素値に加算しない撮像素子をさらに具備し、
前記補正部は、前記白点画素を前記黒点画素とみなして前記欠陥画素の数を算出する前記（２）に記載の撮像装置。
（４） 前記撮像素子は、前記白点画素の前記光電変換の結果が前記加算画素値に加算されるのを阻止するためのヒューズが各画素に設けられており、
前記白点画素の前記ヒューズは切断されている
前記（３）に記載の撮像装置。
（５） 前記撮像素子は、前記白点画素の前記光電変換の結果が前記加算画素値に加算されるのを阻止するための論理ゲートが各画素に設けられており、
前記白点画素の前記論理ゲートは非導通状態にされている
前記（３）に記載の撮像装置。
（６） 欠陥画素の画素値をこの欠陥画素に近接する画素の画素値に基づいて生成し、当該生成された画素値を補正後の画素値として出力する第２補正部をさらに具備し、
前記複数の画素が全て欠陥画素の場合には、前記補正部による補正の代わりに前記第２補正部による補正が行われる前記（１）から（５）のいずれかに記載の撮像装置。
（７） 前記増幅率は、前記複数の画素に対する前記欠陥画素の割合の増加に応じて増加する前記（１）から（６）のいずれかに記載の撮像装置。
（８） 前記補正部は、前記複数の画素のうちの正常な画素の数を示す正常画素数を前記複数の画素の数および前記欠陥画素の数に基づいて算出し、当該算出された正常画素数と前記複数の画素の数との比に基づく値を前記増幅率として設定する前記（７）に記載の撮像装置。
（９） 複数の画素のそれぞれの光電変換の結果を加算した値である加算画素値を、前記複数の画素に含まれる欠陥画素の数に基づいて設定される増幅率により増幅し、当該増幅された加算画素値を補正後の加算画素値として出力する補正手順を具備する撮像方法。
（１０） 複数の画素のそれぞれの光電変換の結果を加算した値である加算画素値を、前記複数の画素に含まれる欠陥画素の数に基づいて設定される増幅率により増幅し、当該増幅された加算画素値を補正後の加算画素値として出力する補正手順をコンピュータに実行させるプログラム。

１００ 撮像装置
１２０ 信号処理部
１２１ 全画素読み出し用欠陥画素補正部
１２２ 画像処理部
１３０ 加算読み出し用欠陥画素補正部
１３１ ゲイン調整部
１３２ 欠陥画素カウント部
１６０ 欠陥画素アドレス情報保持部
１７１ 記録部
１７２ 表示部
１８１ 操作受付部
１８２ 制御部
２００ 撮像素子
２１０ 画素アレイ部
２２０ 行走査回路
２３０ タイミング制御回路
２４０ 列走査回路
２５０ カラム処理部
２６０ 出力回路

Claims (10)

1. 複数の画素のそれぞれの光電変換の結果を加算した値である加算画素値を、前記複数の画素に含まれる欠陥画素の数に基づいて設定される増幅率により増幅し、当該増幅された加算画素値を補正後の加算画素値として出力する補正部を具備する撮像装置。
2. 前記補正部は、受光量に係わらずに前記加算画素値を増加させない黒点画素の数を前記欠陥画素の数として前記増幅率を設定する請求項１記載の撮像装置。
3. 受光量に係わらずに前記加算画素値を増加させる白点画素の前記光電変換の結果を前記加算画素値に加算しない撮像素子をさらに具備し、
   前記補正部は、前記白点画素を前記黒点画素とみなして前記欠陥画素の数を算出する請求項２記載の撮像装置。
4. 前記撮像素子は、前記白点画素の前記光電変換の結果が前記加算画素値に加算されるのを阻止するためのヒューズが各画素に設けられており、
   前記白点画素の前記ヒューズは切断されている
   請求項３記載の撮像装置。
5. 前記撮像素子は、前記白点画素の前記光電変換の結果が前記加算画素値に加算されるのを阻止するための論理ゲートが各画素に設けられており、
   前記白点画素の前記論理ゲートは非導通状態にされている
   請求項３記載の撮像装置。
6. 欠陥画素の画素値をこの欠陥画素に近接する画素の画素値に基づいて生成し、当該生成された画素値を補正後の画素値として出力する第２補正部をさらに具備し、
   前記複数の画素が全て欠陥画素の場合には、前記補正部による補正の代わりに前記第２補正部による補正が行われる請求項１記載の撮像装置。
7. 前記増幅率は、前記複数の画素に対する前記欠陥画素の割合の増加に応じて増加する請求項１記載の撮像装置。
8. 前記補正部は、前記複数の画素のうちの正常な画素の数を示す正常画素数を前記複数の画素の数および前記欠陥画素の数に基づいて算出し、当該算出された正常画素数と前記複数の画素の数との比に基づく値を前記増幅率として設定する請求項７記載の撮像装置。
9. 複数の画素のそれぞれの光電変換の結果を加算した値である加算画素値を、前記複数の画素に含まれる欠陥画素の数に基づいて設定される増幅率により増幅し、当該増幅された加算画素値を補正後の加算画素値として出力する補正手順を具備する撮像方法。
10. 複数の画素のそれぞれの光電変換の結果を加算した値である加算画素値を、前記複数の画素に含まれる欠陥画素の数に基づいて設定される増幅率により増幅し、当該増幅された加算画素値を補正後の加算画素値として出力する補正手順をコンピュータに実行させるプログラム。

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