JP2013207619A - 出力回路 - Google Patents
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Abstract
【解決手段】 ハイサイドNMOSトランジスタを使用した出力回路において、リークパス遮断用PMOSトランジスタM7と、ゲート電圧制御回路5を設ける。ゲート電圧制御回路5は、ブートストラップ端子BTを基準に入力端子INに正のサージ電圧が印加された時に、リークパス遮断用PMOSトランジスタM7のゲート電圧を上げることによりオフ状態に設定し、出力回路の通常動作時にはPMOSトランジスタM7のゲート電圧を下げることによりオン状態に設定する。
【選択図】図1
Description
先ず、第1乃至第4の実施形態を説明する前に、比較例1の出力回路の静電破壊耐性に関する問題点を図10に基づいて説明する。この出力回路は、従来例の出力回路(図9)に静電破壊保護ダイオードD2を付加したものである。静電破壊保護ダイオードD2のアノードはハイサイドNMOSトランジスタM1のソースに接続され、そのカソードはブートストラップ端子BTに接続される。
そして、ゲート・ソース間電圧VGSがしきい値電圧以上に高くなれば、ハイサイドNMOSトランジスタM1はオンし、静電破壊保護ダイオードD2を通してサージ電流がブートストラップ端子BTに抜かれることで、ハイサイドNMOSトランジスタM1の静電破壊耐性が向上することになる。
そこで、本発明の第1の実施形態は、上記比較例1における駆動用NMOSトランジスタM3の寄生ダイオードPD1による第1のリークパス及び、駆動用NMOSトランジスタM3のチャネル電流による第2のリークパスの両方を遮断することで、入力端子INに正のサージ電圧が印加された時にハイサイドNMOSトランジスタM1を速やかにオンさせ、静電破壊対耐性を向上させるものである。
本実施形態は、図3に示すように、第1の実施形態のゲート電圧制御回路5を別のゲート電圧制御回路5Aに置き換えたものである。ゲート電圧制御回路5Aは、入力端子INとハイサイドNMOSトランジスタM1のソースの間に直列接続されたコンデンサCX及び抵抗Rを含んで構成される。コンデンサCXの一端は入力端子INに接続される。抵抗Rの一端はハイサイドNMOSトランジスタM1のソースに接続される。そして、コンデンサCXと抵抗Rの接続点の電圧がリークパス遮断用PMOSトランジスタM7のゲートに印加される。
本実施形態は、図4に示すように、第1の実施形態のゲート電圧制御回路5を別のゲート電圧制御回路5Bに置き換えたものである。ゲート電圧制御回路5Bは、第2の実施形態のRCタイマーに、ハイサイドNMOSトランジスタM1のゲート電圧を昇圧するために、第2のコンデンサCX2及びゲート昇圧用NMOSトランジスタM11を追加したものである。
入力端子INとハイサイドNMOSトランジスタM1のゲートの間に直列に接続される。このゲート昇圧用NMOSトランジスタM11のゲートには第1のコンデンサCX1と抵抗Rの接続点の電圧が印加される。
本実施形態は、図5に示すように、第1の実施形態のゲート電圧制御回路5を別のゲート電圧制御回路5Cに置き換えたものである。ゲート電圧制御回路5Cは、第2の実施形態のコンデンサCXの代わりに、ダイオード群を用いて第2のリークパスを遮断する機能を実現するものである。
第5の実施形態を説明する前に、比較例2の出力回路の静電破壊耐性に関する問題点を図6に基づいて説明する。比較例1(図9)の出力回路に限らず、ハイサイドNMOSトランジスタM1を使用した出力回路に限らず、出力トランジスタに直接接続された端子と、出力回路の駆動回路に電源を供給する端子の間の静電破壊耐性が低いという問題がある。
そこで、本発明の第5の実施形態は、上記比較例2における駆動用NMOSトランジスタM14の寄生ダイオードPD11による第1のリークパス及び、駆動用NMOSトランジスタM14のチャネル電流による第2のリークパスの両方を遮断することで、スイッチング端子SWに負のサージ電圧が印加された時に出力PMOSトランジスタM21を速やかにオンさせ、静電破壊対耐性を向上させるものである。
本実施形態は、第1の実施形態における駆動用PMOSトランジスタM3とリークパス遮断用PMOSトランジスタM7の接続順序を逆にしたものである。すなわち、図11、図12に示すように、駆動用PMOSトランジスタM3のバックゲート及びソースはブートストラップ端子BT側に接続され、リークパス遮断用PMOSトランジスタM7のソースは、駆動用PMOSトランジスタM3のドレインに接続される。リークパス遮断用PMOSトランジスタM7のバックゲート及びドレインはハイサイドNMOSトランジスタM1のゲートに接続される。この場合、寄生ダイオードPD1、PD4のアノードは共通接続される。
M2 ロウサイドNMOSトランジスタ
M3,M5 駆動用PMOSトランジスタ
M4,M6 駆動用NMOSトランジスタ
M7 リークパス遮断用PMOSトランジスタ
M13,M15 駆動用PMOSトランジスタ
M14,M16 駆動用NMOSトランジスタ
M17 リークパス遮断用NMOSトランジスタ
M21 出力PMOSトランジスタ
C コンデンサ D1 充電用ダイオード
D2 静電破壊保護ダイオード
BT ブートストラップ端子 SW スイッチング端子
IN 入力端子 GND 接地端子
1A ハイサイド駆動回路 2 ブートストラップ回路
3 レギュレータ回路 4 ロウサイド駆動回路
5、5A、5B、5C,5D ゲート電圧制御回路
Claims (11)
- 出力NMOSトランジスタ(M1)と、
前記出力NMOSトランジスタ(M1)のドレインが接続された第1の端子(IN)と、
出力回路の通常動作時に前記出力NMOSトランジスタ(M1)のソース電圧を所定電圧だけ高電圧側にシフトさせたブートストラップ電圧が印加される第2の端子(BT)と、
ドレインが前記出力NMOSトランジスタのゲートに接続された駆動用PMOSトランジスタ(M3)と、バックゲート及びドレインが前記駆動用PMOSトランジスタ(M3)のバックゲート及びソースに接続され、ソースが前記第2の端子(BT)に接続されたリークパス遮断用PMOSトランジスタ(M7)を備える駆動回路(1A)と、
前記出力NMOSトランジスタ(M1)のソースと前記第2の端子(BT)の間に接続された静電破壊保護素子(D2)と、
前記第2の端子(BT)を基準に前記第1の端子(IN)に正のサージ電圧が印加された時に前記リークパス遮断用PMOSトランジスタ(M7)のゲート電圧を上げることによりオフ状態に設定し、出力回路の通常動作時には前記リークパス遮断用PMOSトランジスタ(M7)のゲート電圧を下げることによりオン状態に設定するゲート電圧制御回路(5、5A、5B、5C)と、を備えることを特徴とする出力回路。 - 前記ゲート電圧制御回路(5)は、前記出力NMOSトランジスタ(M1)のゲート電圧と、前記出力NMOSトランジスタ(M1)のソース電圧が動作電圧として印加され、入力端子に前記第2の端子が接続されたインバータを備え、このインバータの出力が前記リークパス遮断用PMOSトランジスタ(M7)のゲートに印加されることを特徴とする請求項1に記載の出力回路。
- 前記ゲート電圧制御回路(5A)は、前記第1の端子(IN)と前記出力NMOSトランジスタ(M1)のソースの間に直列接続されたコンデンサ(CX)及び抵抗(R)を備え、前記コンデンサ(CX)と前記抵抗(R)の接続点の電圧が前記リークパス遮断用PMOSトランジスタ(M7)のゲートに印加されることを特徴とする請求項1に記載の出力回路。
- 前記ゲート電圧制御回路(5A)は、前記抵抗(R)と並列に接続され、ゲートが前記第2の端子(BT)に接続されたバイパス用NMOSトランジスタ(M10)を備えることを特徴とする請求項3に記載の出力回路。
- 前記ゲート電圧制御回路(5A)は、前記リークパス遮断用PMOSトランジスタ(M7)のゲートと前記出力NMOSトランジスタ(M1)のソースの間に接続されたクランプ用ダイオード(D3)を備えることを特徴とする請求項3又は請求項4に記載の出力回路。
- 前記ゲート電圧制御回路(5B)は、前記第1の端子(IN)と前記出力NMOSトランジスタ(M1)のソースの間に直列接続された第1のコンデンサ(CX1)及び抵抗(R)と、
前記第1の端子と前記出力NMOSトランジスタのゲートの間に直列に接続された第2のコンデンサ(CX2)及びゲート昇圧用NMOSトランジスタ(M11)と、を備え、前記第1のコンデンサ(CX1)と前記抵抗(R)の接続点の電圧が前記リークパス遮断用PMOSトランジスタ(M7)のゲート及び前記ゲート昇圧用NMOSトランジスタ(M11)のゲートに印加されることを特徴とする請求項1に記載の出力回路。 - 前記ゲート電圧制御回路(5C)は、複数のダイオード(D3、D4、D5、D6)を直列接続してなる第1のダイオード群と、第1の抵抗(R1)を備え、前記第1のダイオード群と前記第1の抵抗(R1)は、前記第1の端子(IN)と前記出力NMOSトランジスタ(M1)のソースの間に直列接続され、前記第1ダイオード群と前記第1の抵抗(R1)の接続点の電圧が前記リークパス遮断用PMOSトランジスタ(M7)のゲートに印加されることを特徴とする請求項1に記載の出力回路。
- 前記ゲート電圧制御回路(5C)は、前記第1の抵抗(R1)と並列に接続され、ゲートが前記第2の端子(BT)に接続されたバイパス用NMOSトランジスタ(M10)を備えることを特徴とする請求項7に記載の出力回路。
- 前記ゲート電圧制御回路(5C)は、複数のダイオード(D3、D4、D5、D7)を直列接続してなる第2のダイオード群、ダイオード(D8)及び第2の抵抗(R2)を備え、前記第2のダイオード群と前記ダイオード(D8)は、前記第1の端子(IN)と前記出力NMOSトランジスタ(M1)のゲートの間に直列に接続され、前記第2の抵抗(R2)は、前記出力NMOSトランジスタ(M1)のゲートとソースの間に接続され、前記複数のダイオード(D3、D4、D5、D7)の一端のダイオード(D3)のカソードは前記第1の端子(IN)に接続され、前記ダイオード(D8)のアノードは前記第2のダイオード群(D3、D4、D5、D7)の他端のダイオード(D7)のアノードに接続され、前記ダイオード(D8)のカソードは前記出力NMOSトランジスタ(M1)のゲートに接続されていることを特徴とする請求項7又は請求項8に記載の出力回路。
- 出力PMOSトランジスタ(M21)と、
前記出力PMOSトランジスタ(M21)のドレインが接続された第1の端子(SW)と、
第2の端子(IN−5V)と、
ドレインが前記出力PMOSトランジスタ(M21)のゲートに接続された駆動用NMOSトランジスタ(M14)と、バックゲート及びドレインが前記駆動用NMOSトランジスタ(M14)のバックゲート及びソースに接続され、ソースが前記第2の端子(IN−5V)に接続されたリークパス遮断用NMOSトランジスタ(M17)を備える駆動回路(1C)と、
前記出力PMOSトランジスタ(M21)のソースと前記第2の端子(IN−5V)の間に接続された静電破壊保護素子(D2)と、
前記第2の端子(IN−5V)を基準に前記第1の端子(SW)に負のサージ電圧が印加された時に前記リークパス遮断用NMOSトランジスタ(M17)のゲート電圧を下げることによりオフ状態に設定し、出力回路の通常動作時には前記リークパス遮断用NMOSトランジスタ(M17)のゲート電圧を上げることによりオン状態に設定するゲート電圧制御回路(5D)と、を備えることを特徴とする出力回路。 - 前記ゲート電圧制御回路(5D)は、前記出力PMOSトランジスタ(M21)のゲート電圧と、前記出力PMOSトランジスタ(M21)のソース電圧が動作電圧として印加され、入力端子に前記第2の端子(IN−5V)が接続されたインバータを備え、このインバータの出力が前記リークパス遮断用NMOSトランジスタ(M17)のゲートに印加されることを特徴とする請求項10に記載の出力回路。
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