JP2013206076A - 省電力制御装置、それを備えたコンピュータ装置および省電力制御方法 - Google Patents

Abstract

【課題】プロセッサの調速時に、調速間隔が省電力制御の稼働時間よりも長い場合、省電力モードの移行・解除を可能とする省電力制御装置を提供する。また、省電力モードの移行・解除の期間エラーを抑止することができる省電力制御装置を提供する。
【解決手段】プロセッサの調速処理中に特定の回路の省電力制御を行う省電力制御装置であって、調速間隔が省電力制御の稼働時間よりも長い場合、特定の回路の消費電力を抑える省電力モードに移行する省電力制御装置とする。さらに、特定の回路における省電力モードの移行・解除期間に発生するエラーを抑止する制御を行うエラー制御部を備える。
【選択図】 図１

Description

本発明は、プロセッサを省電力制御する制御装置、それを備えたコンピュータ装置および省電力制御方法に関する。

最近のコンピュータ業界において、ＴＣＯ（Ｔｏｔａｌ Ｃｏｓｔ ｏｆ Ｏｗｎｅｒｓｈｉｐ）を削減するために、コンピュータシステムを省電力化する研究、開発が盛んに行われている。実際に、コンピュータシステムの維持・管理コストを低減することによって、更なるＴＣＯの削減を追及する余地がある。

特許文献１では、プロセッサの調速方法の１つとして、タイマのダウンカウントの間ＳＷ（Ｓｏｆｔｗｅａｒ）命令起動を抑止することにより、性能を抑えて下位モデルを実現する技術が開示されている。特許文献１の調速方法では、ＳＷ命令が停止している間であっても、調速用のマイクロ命令を制御・実行し続けるために電力を消費する。調速時の消費電力を低減するためには、省電力モードに移行すればよいが、退避に時間を費やすため、省電力制御の稼働時間が調速間隔より長くなることもある。そのため、特許文献１の調整方法では、調速時に省電力モードに移行することは有効ではない。

また、調速時に最適な省電力方法としては、ある特定のパイプラインステージを省電力モードに移行するのが有効であると考えられる。しかしながら、現状では、調速時において、省電力モードへの移行および省電力モードの解除のタイミング制御、エラー処理をどのように行うべきか明確化されていない。

特許第３３３４６１３号公報

特許文献１に記載の調速方法では、調速時であっても実行消費電力を消費するという課題がある。また、調速時の電力消費を抑えるために省電力制御を実行すればよいが、省電力制御の稼働時間が調速間隔よりも長くなる場合、省電力モードに移行することは有効でなく、省電力化への配慮が無いという課題がある。

さらに、ある特定のパイプラインステージ回路を省電力モードに移行することは、調速の省電力化に有効であるものの、調速時において省電力モードへの移行および省電力モードの解除のタイミング制御、エラー処理をどのように行うかが明確にされていないという課題がある。

本発明の第１の目的は、プロセッサの調速時に、有効な省電力モードへの移行を可能とする省電力制御装置、コンピュータ装置および省電力制御方法を提供することにある。

また、本発明の第２の目的は、省電力モードへの移行および省電力モードの解除の期間エラーを抑止する省電力制御装置、コンピュータ装置および省電力制御方法を提供することにある。

本発明の第１の目的を達成するための省電力制御装置は、プロセッサの調速処理中に特定の回路の省電力制御を行う省電力制御装置であって、調速間隔が省電力制御の稼働時間よりも長い場合、特定の回路の消費電力を抑える省電力モードに移行し、調速間隔が省電力制御の稼働時間よりも短い場合、省電力モードに移行しない。

さらに、本発明の第１及び第２の目的を達成するための省電力制御装置は、上述の省電力制御装置にさらに、エラー抑止部を備え、エラー抑止部は、特定の回路における省電力モードへの移行期間および前記省電力モードの解除期間に発生するエラーを抑止する制御を行う。

本発明の第一の目的を達成するための省電力制御方法は、プロセッサの調速処理中に特定の回路の省電力制御を行う省電力制御方法であって、調速間隔が前記省電力制御の稼働時間よりも長い場合、前記特定の回路の消費電力を抑える省電力モードに移行する。

本発明によれば、プロセッサの調速時に、有効な省電力モードへの移行を可能とする省電力制御を行うことで、正常に消費電力を抑えることが可能となる。また、本発明によれば、エラー抑止部を備えることにより、特定の回路における省電力モードの移行・解除の期間のエラーを抑止することができる。

本発明の実施形態のコンピュータ装置の構成を示すブロック図である。 本発明の実施形態の消費電力制御装置とパイプラインステージ構成との対応を示すブロック図である。 特許文献１の調速時の動作を説明するための概念図である。 本発明の実施形態の調速時の省電力動作を説明するための概念図である。 本発明の実施形態の動作を説明するためのフローチャートである。 本発明の実施形態の動作を説明するためのフローチャートである。

（実施形態）
以下、本発明の実施形態について、図面を参照して説明する。なお、本発明は以下の実施形態に限定されるわけではない。

（構成）
図１は、本実施形態の省電力制御装置を使用するコンピュータ装置の構成である。

図１に示したように、本実施形態のコンピュータ装置またはシステムにおいて、ＩＯ（Ｉｎｐｕｔ Ｏｕｔｐｕｔ：入出力）プロセッサ１と、マスタプロセッサ１０と、プロセッサ３０と、プロセッサ４０と、メモリコントローラ６０とが、システムバス５０を介して接続されている。メモリコントローラ６０は、メモリ９０とＩＯ（Ｉｎｐｕｔ Ｏｕｔｐｕｔ）制御装置７０に接続されている。ＩＯ制御装置７０は、周辺装置８０と接続されている。

マスタプロセッサ１０は、コントロールブロック１１と、複数のレジスタを含むレジスタ１２と、キャッシュコントローラを含むキャッシュメモリ１３と、省電力制御装置２０と、パイプラインステージを有する。

パイプラインステージは、ＩＦ（Ｉｎｓｔｒｕｃｔｉｏｎ Ｆｅｔｃｈ：命令フェッチ）１４と、ＩＤ（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅ／ｒｅｇｉｓｔｅｒ ｒｅａｄ：命令デコード／レジスタ読み出し）１５と、ＥＸ（ＥＸｅｃｕｔｉｏｎ／ａｄｄｒｅｓｓ ｃａｌｃｕｌａｔｉｏｎ：実行／アドレス演算）１６と、ＭＡ（Ｍｅｍｏｒｙ Ａｃｃｅｓｓ：メモリアクセス）１７と、ＷＢ（Ｗｒｉｔｅ Ｂａｃｋ：書き込み）１８とから構成される命令パイプラインである。なお、本実施形態では、命令パイプラインについて説明しているが、ＭＡステージ１７を省略した汎用パイプラインでも適用可能である。

ＩＦステージ１４は、キャッシュメモリ１３から命令を読み込む。なお、ＩＦステージ１４は、命令読み出しステージに相当する。

ＩＤステージ１５は、制御信号を生成し、レジスタ１２のレジスタ指定子を参照し、命令を解釈する（デコード）。なお、ＩＤステージ１５は、命令解釈ステージに相当する。

ＥＸステージ１６は、命令の演算を行う。なお、ＥＸステージ１６は、命令実行ステージに相当する。

ＭＡステージ１７は、メモリ９０（記憶部に相当）へのアクセス（書き込みまたは読み出し）を行う。なお、ＭＡステージ１７は、命令アクセスステージに相当する。

ＷＢステージ１８は、レジスタ１２に演算結果を書き込む。なお、ＷＢステージ１８は、演算結果書き込みステージに相当する。

以上が、本発明の実施形態に係る省電力制御装置を含むコンピュータ装置の構成である。

図２は、本発明の実施形態における省電力制御装置２０の構成と、パイプラインの各ステージとの信号の授受についてまとめたブロック図である。

省電力制御装置２０は、カウンタ比較部２１と、タイミング記憶部２２と、省電力ＯＦＦ／ＯＮ制御部２３と、エラー抑止部２４と、初期値設定部２５とで構成される。

カウンタ比較部２１は、ＩＤステージ１５から調速割込み信号１９とタイミング記憶部２２の情報を入力し、省電力ＯＦＦ／ＯＮ制御部２３とエラー抑止部２４と初期値設定部２５を制御する。

タイミング記憶部２２は、省電力移行時間Ｓ、省電力時間Ｔ、省電力解除時間Ｕ、初期値設定時間Ｖ、調速間隔Ｗを保存する。ここで、省電力移行時間Ｓ、省電力時間Ｔ、省電力解除時間Ｕ、初期値設定時間Ｖ、調速間隔Ｗの値は、書換え可能な保存素子に保存するので実測値に基づいて変更可能である。

省電力ＯＦＦ／ＯＮ制御部２３は、ＥＸ、ＭＡ、ＷＢステージ１６、１７、１８の省電力制御を行う。

初期値設定部２５は、省電力モード解除後にＥＸ、ＭＡ、ＷＢステージ１６、１７、１８の初期値を設定する。

エラー抑止部２４は、調速時の省電力モード移行・解除によって各パイプラインステージのエラー出力にノイズが発生するためエラーを抑止する。

（動作）
本発明の実施形態のおける調速時の省電力動作について、特許文献１に記載のプロセッサの調速動作と本発明の実施形態を比較して説明をする。

図３には、特許文献１の調速時の動作の模式図（３００）を示した。

特許文献１に記載の調速動作では、図３において、ＳＷ（ソフトウェア）命令１で実行中あるいは合間に調速割込み１が入り（タイミング３１０）、次のＳＷ命令２の実行前に調速用のマイクロ命令３２０を調速間隔Ｗの間発行して性能を抑える。なお、調速間隔Ｗは、調速割込みのタイミングや各ＳＷ命令の実行時間によって決まる。

さらに、ＳＷ命令２で実行中あるいは合間に調速割込み２が入り（タイミング３３０）、上述の調速が繰り返される。なお、調速割込み１と２の間隔は、割込み間隔Ｚとなる。

特許文献１では、ＳＷ命令が停止している調速時にも、マイクロ命令を制御しつつ実行できるため、電力消費を継続することになる。また、調速時に省電力モードに移行することもできるが、省電力モード前にデータの退避に費やす時間を含めると、省電力モード制御に要する時間が調速間隔Ｗよりも長くなる。そのため、特許文献１の制御方法では、省電力モードへの移行は有効ではない。

図４には、本発明の実施形態における省電力制御装置の動作の模式図（４００）を示した。なお、図４には、調速の制御時間を比較するために、特許文献１の調速時の動作の模式図（３００）を括弧内に示した。

本発明の実施形態では、マイクロ命令３２０を発行する代わりに、調速間隔Ｗの間、特定のパイプラインステージを構成する回路（特定のパイプラインステージ回路）の消費電力を抑える。なお、特定のパイプラインステージ回路とは、ＥＸ、ＭＡ、ＷＢステージ１６、１７及び１８を構成する回路である。

図４において、調速間隔Ｗは、省電力移行時間Ｓと省電力時間Ｔと省電力解除時間Ｕと初期値設定時間Ｖの合計である。通常、調速間隔Ｗは、調速割込みのタイミングや各ＳＷ命令の実行時間によって決まる。従って、調速間隔Ｗが、省電力移行時間Ｓと省電力時間Ｔと省電力解除時間Ｕと初期値設定時間Ｖの合計以下の場合のみ省電力モードへの移行が可能となる。そのため、エラー抑止時間はＷとなる（４１０）。

また、消費電力を抑える方法（省電力制御）は、各特定のパイプラインステージ回路の入力電位Ｖ１に対して、出力電位（ＧＮＤ）を入力電位Ｖ１まで上げて回路に流れる電流を０にして消費電力を抑える方法である。なお、特定のパイプラインステージ回路の消費電力を抑える方法は、ここであげた方法に限らない。図４における調速間隔Ｗにおいて、図２の省電力ＯＮ／ＯＦＦ制御部２３による省電力制御が実行される。省電力制御での移行時間、省電力モードＯＮの期間等は、以下の通りである。

すなわち、図４の省電力移行時間Ｓは、各特定のパイプラインステージ回路の出力電位（ＧＮＤ）が、入力電位Ｖ１と同じ電位に上がるまでの時間を示す。

図４の省電力移行時間Ｓに続く省電力モードＯＮ時間Ｔは、各特定のパイプラインステージ回路の入力電位と出力電位の電位差が０であるため、電力は消費されない期間である。

図４の省電力モードＯＮ時間Ｔに続く省電力解除時間Ｕは、出力電位（Ｖ１）が、入力電位（ＧＮＤ）に下がるまでの時間である。

図４の初期値設定時間Ｖは、特定のパイプラインステージ回路、例えばＦＦ（Ｆｌｉｐ Ｆｌｏｐ：フリップフロップ）等に初期値を設定するために要する設定時間を示す。

また、省電力移行時間Ｓと省電力解除時間Ｕでは、各パイプラインステージ回路（ＩＦ、ＩＤ、ＥＸ、ＭＡ、ＷＢステージ１４、１５、１６、１７、１８を構成する回路）でノイズが発生するため、エラーを抑止するマスク処理がエラー抑止部２４に必要となる。エラー抑止部２４は、例えば、ＡＮＤまたはＮＡＮＤゲートで構成可能であり、エラー検出回路の手前に追加することができる。エラー検出回路は、例えば、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｏｎ：誤り検出訂正）、パリティ、故障検出等がある。

なお、省電力移行時間Ｓと省電力モードＯＮ時間Ｔと省電力解除時間Ｕと初期値設定時間Ｖの合計が調速間隔Ｗより大きい場合、カウンタ比較部２１の指示より、省電力ＯＮ／ＯＦＦ制御部２３は省電力モードをスキップすることができる。

以上が図４の説明である。

次に図５および図６のフローチャートによって、本発明の実施形態の動作フローを説明する。

図５は、ＩＤステージ１５が調速割込みを受信し、省電力ＯＦＦ／ＯＮ制御部２３が省電力モードをＯＮにするフローである。

図５において、最初、ＩＤステージ１５は、タイマ値Ｎを生成する。なお、タイマ値Ｎは、図５および図６のフローの途中でリセットしない値である。

ＩＤステージ１５は、タイマ値Ｎに＋１インクルメントしたタイマ値Ｎ’をカウンタ比較部２１に出力する。（ステップ１０１）。なお、ＩＤステージ１５がタイマ値Ｎを＋１インクルメントする時間間隔は、プロセッサの動作周波数の逆数に相当する時間である。例えば、動作周波数が１ギガＨｚの場合、ＩＤステージ１５は、１ギガＨｚの逆数となる１ナノ秒ごとに＋１インクルメントすることになる。

ＩＤステージ１５は、タイマ値Ｎ'とＮのステップ１０１での初期値との差が１６μｓｅｃであるか否かを判断する。（ステップ１０２）。なお、１６μｓｅｃは、本発明の実施形態において、調速割込みする割込み間隔である。なお、ＩＤステージ１５は、タイマ値Ｎ’をＮとしてカウントを継続する。

タイマ値Ｎ’が１６μｓｅｃである場合、ＩＤステージ１５が調速割込みを受信する（ステップ１０３）。調速割込みには、後述する調速間隔Ｗの情報が含まれている。なお、調速間隔Ｗは、調速割込みのタイミングとＳＷ命令の種類によって変わる変数である。

一方、タイマ値Ｎ’が１６μｓｅｃでない場合、ＩＤステージ１５は、ステップ１０１に戻る。

ＳＷ命令が完了している場合、次のステップ１０５へ進む。一方、ＳＷ命令が完了していない場合、ステップ１０３に戻る（ステップ１０４）。

なお、以下のステップ１０５、１０６は、次のように並列して処理する。

カウンタ比較部２１は、タイミング記憶部２２から、省電力移行時間Ｓ、省電力時間Ｔ、省電力解除時間Ｕ、初期値設定時間Ｖを取得する（ステップ１０５）。

カウンタ比較部２１は、ＩＤステージ１５からのタイマ値Ｎと調速間隔Ｗの情報を保存する（ステップ１０６）。

カウンタ比較部２１は、調速間隔Ｗと、省電力移行時間Ｓと省電力時間Ｔと省電力解除時間Ｕと初期値設定時間Ｖとの和（省電力制御の稼働時間）と比較し、比較結果に応じてエラー抑止部２４を制御する（ステップ１０７）。

すなわち調速間隔Ｗが、省電力移行時間Ｓと省電力時間Ｔと省電力解除時間Ｕと初期値設定時間Ｖとの和より大きい場合、エラー抑止部２４は、ＥＸ、ＭＡ、ＷＢステージ１６、１７、１８にノイズを抑えるための抑止信号を図４の省電力移行時間Ｓに送る（ステップ１０８）。

一方、調速間隔Ｗが、省電力移行時間Ｓと省電力時間Ｔと省電力解除時間Ｕと初期値設定時間Ｖの和より小さい場合、省電力制御の稼働時間が調速間隔Ｗよりも長くなるので、カウンタ比較部２１は、ＩＤステージ１５に省電力制御を中止する指示をし、処理はステップ１０１へ戻る。

図５において、ステップ１０８の後、あるいはステップ１０８と同時に、カウンタ比較部２１は、省電力ＯＦＦ／ＯＮ制御部２３に、省電力モードをＯＮする指示をする（ステップ１０９）。これにより、省電力ＯＦＦ／ＯＮ制御部２３は、ＥＸ、ＭＡ、ＷＢステージ１６、１７、１８の省電力制御を行い、ＥＸ、ＭＡ、ＷＢステージ１６、１７、１８の入力電位と出力電位の電位差が０になる制御が行なわれる。さらに、カウント比較部２１は、タイマ値ｉに、「０」を設定する（ステップ１１０）。

次に、カウント比較部２１は、タイマ値ｉに＋１インクルメントする（ステップ１１１）。なお、カウンタ比較部２１がタイマ値ｉを＋１インクルメントする時間間隔は、プロセッサの動作周波数の逆数に相当する時間である。

カウンタ比較部２１は、タイマ値ｉと、省電力移行時間Ｓと省電力時間Ｔの和を比較する（ステップ１１２）。

タイマ値ｉが省電力移行時間Ｓと省電力時間Ｔの和と等しくない場合、ステップ１１１に戻る。

タイマ値ｉが省電力移行時間Ｓと省電力時間Ｔの和と等しい場合、次のステップＢ（ステップ３００）へ進む（図６へ）。

図６は、カウンタ比較部２１が省電力ＯＦＦ／ＯＮ制御部２３に省電力モードをＯＦＦする指示を出してから、エラー抑止部２４がエラーを判断するフローである。

図６において、カウンタ比較部２１は、省電力ＯＦＦ／ＯＮ制御部２３へ、省電力モードをＯＦＦにする指示をする（ステップ２０１）。

このとき、カウント比較部２１は、タイマ値ｉに、「０」を設定する（ステップ２０２）。

カウンタ比較部２１は、タイマ値ｉに＋１インクルメントする（ステップ２０３）。カウンタ比較部２１がタイマ値ｉを＋１インクルメントする時間間隔は、プロセッサの動作周波数の逆数に相当する時間である。

カウンタ比較部２１は、タイマ値ｉと省電力解除時間Ｕを比較する（ステップ２０４）。

タイマ値ｉが省電力解除時間Ｕと等しい場合、カウンタ比較部２１は、初期値設定部２５に初期化を指示する（ステップ２０５）。

一方、タイマ値ｉが省電力解除時間Ｕと等しくない場合、ステップ２０３に戻る。

初期値設定部２５は、ＥＸ、ＭＡ、ＷＢステージ１６、１７、１８のＦＦ値の初期値として０を設定する（ステップ２０６）。

初期値設定部２５は、ＩＤステージ１５にＮＯＰ（Ｎｏ Ｏｐｅｒａｔｉｏｎ：何もせず）を指示する（ステップ２０７）。

エラー抑止部２４は、エラーの有無を判断する（ステップ２０８）。

エラーが無い場合、エラー抑止部２４は、ＥＸ、ＭＡ、ＷＢステージ１６、１７、１８に抑止解除信号を送る（ステップ２０９）。

一方、エラーが有る場合、図５のＡ（ステップ１０１）へ戻る。

図６において、カウンタ比較部２１は、タイミング記憶部２２に実測値Ｎ’−Ｎ（ステップ１０１での初期値）を保存する（ステップ２１０）。保存した実測値Ｎ’−Ｎは、実際の省電力制御の稼働時間に相当し、省電力移行時間Ｓと省電力時間Ｔと省電力解除時間Ｕと初期値設定時間Ｖの和（省電力制御稼働時間）を補正するために使用する。

以上が、本実施形態の動作の説明となる。なお、本発明の実施形態における省電力制御装置の動作は、以上に限定されるわけではない。

以上、本実施形態においては、省電力制御装置２０が、調速時に特定のパイプラインステージ回路であるＥＸ、ＭＡ、ＷＢステージの省電力制御を行うことが可能となる。そのため、調速時に消費電力を低減できる。なぜなら、省電力制御装置２０は、プロセッサの調速処理中に特定の回路に対し次のような省電力制御を行うからである。それは、調速間隔が省電力制御の稼働時間よりも長い場合、特定の回路の消費電力を抑える省電力モードに移行し、さらに、調速間隔が省電力制御の稼働時間よりも短い場合、前記省電力モードに移行しない制御である。

また、本実施形態において、エラー抑止部２４は、調速時の省電力モード移行・解除の際に、各ステージのエラー出力にノイズが発生することを抑止する。そのため、省電力モードの移行・解除の期間エラーを抑止することができる。

さらに、本実施形態の省電力制御方法においては、タイミング記憶部２２により実測値等で書換えができるため、省電力有効時間の変更が可能となる。そのため、プロセッサを作りかえることなく調速制御を省電力化することが可能となる。

すなわち、本実施形態の省電力制御方法を取り入れたコンピュータ装置においては、ハードウェアを更新しなくても省電力化が可能となる。また、パイプラインをもつシステムであれば、本実施形態の省電力制御方法を有するプログラムを取り入れることによって、プロセッサの調速制御を省電力化することができる。

（変形例）
なお、本発明の実施形態では、特定のパイプラインステージ回路の省電力モード移行・解除する制御を示した。本発明の制御方法は、同様に、複数パイプラインを持つプロセッサでも実現可能である。

また、本発明の制御方法は、特定のパイプラインステージ回路以外の回路にも適用可能である。例えば、キャッシュメモリ１３、レジスタ１２、コントロールブロック１１にも適用することができる。

さらに、本発明の実施形態では、マスタプロセッサ１０内部の制御について示したが、カウンタ比較部２１にＨＷ（Ｈａｒｄｗｅａｒ）割込み線制御を追加して同期制御することにより、ＩＯプロセッサ１の内部の回路に省電力モード移行・解除する制御を追加することも可能である。

以上、本発明を実施形態に基づいて説明したが、本発明の実施形態に係る調速の制御方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した制御方法も本発明の範囲に含まれる。

１ ＩＯプロセッサ
１０ マスタプロセッサ
１１ コントロールブロック
１２ レジスタ
１３ キャッシュメモリ
１４ ＩＦステージ
１５ ＩＤステージ
１６ ＥＸステージ
１７ ＭＡステージ
１８ ＷＢステージ
１９ 調速割込み信号
２０ 省電力制御装置
２１ カウンタ比較部
２２ タイミング記憶部
２３ 省電力ＯＦＦ／ＯＮ制御部
２４ エラー抑止部
２５ 初期値設定部
３０ プロセッサ
４０ プロセッサ
５０ システムバス
６０ メモリコントローラ
７０ ＩＯ制御装置
８０ 周辺装置
９０ メモリ

Claims (10)

1. プロセッサの調速処理中に特定の回路に対し省電力制御を行う省電力制御装置であって、
   調速間隔が前記省電力制御の稼働時間よりも長い場合、前記特定の回路の消費電力を抑える省電力モードに移行し、
   前記調速間隔が前記省電力制御の稼働時間よりも短い場合、前記省電力モードに移行しないことを特徴とする省電力制御装置。
2. 前記省電力制御装置は、
   前記特定の回路における前記省電力モードへの移行期間および前記省電力モードの解除期間に発生するエラーを抑止するエラー抑止部を有することを特徴とする請求項１に記載の省電力制御装置。
3. 前記特定の回路は、命令パイプラインステージ回路に含まれ、
   命令を実行する実行／アドレス演算ステージと、
   メモリやレジスタへのアクセスを行うメモリアクセスステージと、
   メモリやレジスタに演算結果を書き込む書き込みステージと、を備えることを特徴とする請求項１または２に記載の省電力制御装置。
4. 前記特定の回路の省電力制御に関する時間を記憶するタイミング記憶部と、
   前記特定の回路の省電力モードの開始および停止を行う省電力ＯＦＦ／ＯＮ制御部と、
   実測した調速間隔に対応して初期値を設定する初期値設定部と、
   前記命令パイプラインステージ回路に含まれる命令デコード／レジスタ読み出しステージのタイマ値を参照して前記タイミング記憶部と前記省電力ＯＦＦ／ＯＮ制御部と前記エラー抑止部と前記初期値設定部とを制御するカウンタ比較部と、
   を備えることを特徴とする請求項３に記載の省電力制御装置。
5. 前記省電力制御の稼働時間は、
   前記省電力モードへの移行期間と、
   前記省電力モードがＯＮしている期間と、
   前記省電力モードの解除期間と、
   前記初期値設定部が初期値を設定する期間であることを特徴とする請求項４に記載の省電力制御装置。
6. 前記エラー抑止部は、
   前記特定の回路を前記移行期間および前記解除期間の入力電位変動に伴うエラー発生を抑止することを特徴とする請求項４または５に記載の省電力制御装置。
7. 前記エラー抑止部は、
   エラー検出回路の前にＡＮＤゲートまたはＮＡＮＤゲートのうち少なくとも一方を含む構成の論理回路によってマスク処理を行うことを特徴とする請求項６に記載の省電力制御装置。
8. 前記省電力制御は、
   前記特定の回路の出力電位を入力電位と同じ電位に制御することを特徴とする請求項１乃至７のいずれか一項に記載の省電力制御装置。
9. 請求項１乃至８のいずれか一項に記載の省電力制御装置を備えることを特徴とするコンピュータ装置。
10. プロセッサの調速処理中に特定の回路の省電力制御を行う省電力制御方法であって、
    調速間隔が前記省電力制御の稼働時間よりも長い場合、前記特定の回路の消費電力を抑える省電力モードに移行し、
    前記調速間隔が前記省電力制御の稼働時間よりも短い場合、前記省電力モードに移行しないことを特徴とする省電力制御方法。

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