JP2013200851A - 設計支援プログラム、設計支援方法、および設計支援装置 - Google Patents
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Abstract
【解決手段】設計対象回路の動作記述情報から得られたCFG変換結果100を、クロック周期が十分に大きい第1の合成結果101を生成する。第1の合成結果101では、演算回路111〜113の総遅延量以上の時間長が、1クロックサイクルのクロック周期となる。従来どおり、CFG変換結果100に対し、設計対象回路に与えられたタイミング制約に従って第2の合成結果102を生成する。設計支援装置は、第1の合成結果101の回路規模情報S0と第2の合成結果102の回路規模情報S1とにより、比較情報C1を算出する。比較情報C1がしきい値Ct以上である場合、設計支援装置は警告情報を出力する。
【選択図】図1
Description
図1は、本実施の形態にかかる設計支援例を示す説明図である。設計支援例では、設計支援装置は、設計対象回路の動作記述情報から得られたCFG(Control Flow Graph)変換結果100から、クロック周期が十分に大きい第1の合成結果101を生成する。第1の合成結果101は、動作速度が最も遅い、すなわち、遅延量が最も大きい演算回路であり、クロックサイクルを1クロックサイクルとした回路情報である。
図2は、実施の形態にかかる設計支援装置のハードウェア構成例を示すブロック図である。図2において、設計支援装置は、CPU(Central Processing Unit)201と、ROM(Read Only Memory)202と、RAM(Random Access Memory)203と、磁気ディスクドライブ204と、磁気ディスク205と、光ディスクドライブ206と、光ディスク207と、ディスプレイ208と、I/F(Interface)209と、キーボード210と、マウス211と、スキャナ212と、プリンタ213と、を備えている。また、各構成部はバス200によってそれぞれ接続されている。
図3は、記憶部の記憶内容例を示す説明図である。記憶部300は、回路ごとに、面積と遅延量を記憶するライブラリである。記憶部300は、合成処理を実行する場合に参照される。記憶部300は、具体的には、たとえば、図2に示したROM202、RAM203、磁気ディスク205、光ディスク207などの記憶装置により、その機能を実現する。
図4は、設計支援装置の機能的構成例を示すブロック図である。設計支援装置400は、記憶部300と、変換部401と、合成部402と、取得部403と、生成部404と、第1の算出部405と、第2の算出部406と、出力部407と、判定部408と、を有する。変換部401、生成部404、第1の算出部405、合成部402、取得部403、第2の算出部406、出力部407、および判定部408は、具体的には、たとえば、図2に示したROM202、RAM203、磁気ディスク205、光ディスク207などの記憶装置に記憶されたプログラムをCPU201に実行させることにより、または、I/F209により、その機能を実現する。
図12は、設計支援装置400による設計支援処理手順例を示すフローチャートである。まず、設計支援装置400は、変換部401により設計対象回路のCFG変換結果100を取得する(ステップS1200)。このあと、第2の合成結果102の生成処理(ステップS1201〜ステップS1209)と、第1の合成結果101の生成処理および回路規模判定処理(ステップS1211〜ステップS1218)と、が実行される。まず、第2の合成結果102の生成処理(ステップS1201〜ステップS1209)について説明する。
401 変換部
402 合成部
403 取得部
404 生成部
405 第1の算出部
406 第2の算出部
407 出力部
408 判定部
Claims (8)
- 設計対象回路に関する動作記述情報のCFG変換結果に基づいて、前記設計対象回路の1クロックサイクルの時間長が前記設計対象回路が動作するクロック周期以上となる第1の合成結果を生成し、
生成された前記第1の合成結果に基づいて、前記設計対象回路の回路規模の大きさを示す第1の回路規模情報を算出し、
前記CFG変換結果に基づいたタイミング制約を遵守する前記設計対象回路の第2の合成結果を取得し、
取得された前記第2の合成結果に基づいて、前記設計対象回路の回路規模の大きさを示す第2の回路規模情報を算出し、
算出された前記第1の回路規模情報と算出された前記第2の回路規模情報とを出力する、
処理をコンピュータに実行させることを特徴とする設計支援プログラム。 - 前記第1の回路規模情報と前記第2の回路規模情報とに基づいて、前記第2の合成結果による回路規模の妥当性を判定する処理を前記コンピュータに実行させ、
前記出力する処理は、
判定結果を出力することを特徴とする請求項1に記載の設計支援プログラム。 - 前記判定する処理は、
前記第2の回路規模情報から前記第1の回路規模情報を引いた差としきい値とを比較することにより、前記第2の合成結果による回路規模の妥当性を判定することを特徴とする請求項2に記載の設計支援プログラム。 - 前記判定する処理は、
前記第1の回路規模情報および前記第2の回路規模情報の比率としきい値とを比較することにより、前記第2の合成結果による回路規模の妥当性を判定することを特徴とする請求項2に記載の設計支援プログラム。 - 前記出力する処理は、
前記判定結果が前記しきい値以上である場合、警告情報を出力することを特徴とする請求項3または4に記載の設計支援プログラム。 - 前記生成する処理は、
演算器ごとに遅延量を記憶する記憶部から前記設計対象回路に含まれる演算器のうち遅延量が最小な演算器を取得することにより、前記第1の合成結果を生成することを特徴とする請求項1〜5のいずれか一つに記載の設計支援プログラム。 - コンピュータが、
設計対象回路に関する動作記述情報のCFG変換結果に基づいて、前記設計対象回路の1クロックサイクルの時間長が前記設計対象回路が動作するクロック周期以上となる第1の合成結果を生成し、
生成された前記第1の合成結果に基づいて、前記設計対象回路の回路規模の大きさを示す第1の回路規模情報を算出し、
前記CFG変換結果に基づいたタイミング制約を遵守する前記設計対象回路の第2の合成結果を取得し、
取得された前記第2の合成結果に基づいて、前記設計対象回路の回路規模の大きさを示す第2の回路規模情報を算出し、
算出された前記第1の回路規模情報と算出された前記第2の回路規模情報とを出力する、
処理を実行することを特徴とする設計支援方法。 - 設計対象回路に関する動作記述情報のCFG変換結果に基づいて、前記設計対象回路の1クロックサイクルの時間長が前記設計対象回路が動作するクロック周期以上となる第1の合成結果を生成する生成部と、
前記生成部によって生成された第1の合成結果に基づいて、前記設計対象回路の回路規模の大きさを示す第1の回路規模情報を算出する第1の算出部と、
前記CFG変換結果に基づいたタイミング制約を遵守する前記設計対象回路の第2の合成結果を取得する取得部と、
前記取得部によって取得された第2の合成結果に基づいて、前記設計対象回路の回路規模の大きさを示す第2の回路規模情報を算出する第2の算出部と、
前記第1の算出部によって算出された第1の回路規模情報と前記第2の算出部によって算出された第2の回路規模情報とを出力する出力部と、
を有することを特徴とする設計支援装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012070458A JP5910230B2 (ja) | 2012-03-26 | 2012-03-26 | 設計支援プログラム、設計支援方法、および設計支援装置 |
US13/734,596 US8677296B2 (en) | 2012-03-26 | 2013-01-04 | Circuit design support computer product, method, and apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012070458A JP5910230B2 (ja) | 2012-03-26 | 2012-03-26 | 設計支援プログラム、設計支援方法、および設計支援装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013200851A true JP2013200851A (ja) | 2013-10-03 |
JP5910230B2 JP5910230B2 (ja) | 2016-04-27 |
Family
ID=49213544
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012070458A Expired - Fee Related JP5910230B2 (ja) | 2012-03-26 | 2012-03-26 | 設計支援プログラム、設計支援方法、および設計支援装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8677296B2 (ja) |
JP (1) | JP5910230B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6255880B2 (ja) * | 2013-10-10 | 2018-01-10 | 株式会社ソシオネクスト | 高位合成用データ生成装置、高位合成装置、高位合成用データ生成方法及びプログラム |
US9866369B1 (en) * | 2016-08-18 | 2018-01-09 | Cejay Engineering, Llc | Infrared beacon and controlling method of same |
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JP2008123103A (ja) * | 2006-11-09 | 2008-05-29 | Matsushita Electric Ind Co Ltd | プログラム変換装置 |
JP2009129367A (ja) * | 2007-11-27 | 2009-06-11 | Nec Corp | 動作合成システム、動作合成方法および動作合成用プログラム |
JP2011039636A (ja) * | 2009-08-07 | 2011-02-24 | Nec Corp | 動作合成装置、動作合成方法、ならびに、プログラム |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004164627A (ja) | 2002-10-22 | 2004-06-10 | Matsushita Electric Ind Co Ltd | 高位合成方法 |
US6925628B2 (en) | 2002-10-22 | 2005-08-02 | Matsushita Electric Industrial Co., Ltd. | High-level synthesis method |
JP3990339B2 (ja) | 2003-10-30 | 2007-10-10 | 株式会社東芝 | 回路自動設計装置、回路自動設計方法及び回路自動設計プログラム |
JP4397744B2 (ja) * | 2004-06-25 | 2010-01-13 | パナソニック株式会社 | 半導体集積回路の高位合成方法 |
US7260800B1 (en) * | 2004-12-10 | 2007-08-21 | Synopsys, Inc. | Method and apparatus for initial state extraction |
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EP2261802A1 (en) * | 2009-06-10 | 2010-12-15 | ITI Scotland Limited | Automated debugging system and method |
-
2012
- 2012-03-26 JP JP2012070458A patent/JP5910230B2/ja not_active Expired - Fee Related
-
2013
- 2013-01-04 US US13/734,596 patent/US8677296B2/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
Publication number | Publication date |
---|---|
US20130254728A1 (en) | 2013-09-26 |
JP5910230B2 (ja) | 2016-04-27 |
US8677296B2 (en) | 2014-03-18 |
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A621 | Written request for application examination |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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