JP2013197191A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】電荷保持特性の劣化を抑制し、デバイス特性及び信頼性に優れた不揮発性半導体記憶装置を提供する。
【解決手段】実施形態にかかる不揮発性半導体記憶装置は、半導体基板と第１の絶縁膜と電荷蓄積膜と第２の絶縁膜と制御電極とを有する。第２の絶縁膜は、第２のシリコン窒化膜と第１のシリコン酸化膜と第１のシリコン窒化膜と第２のシリコン酸化膜と第３のシリコン窒化膜とが、電荷蓄積膜上に順次積層した積層構造を有し、積層の各界面のうちの少なくとも１つに、アルミニウム、ボロン、アルカリ土類金属のいずれかの原子を１ｅ１２ａｔｏｍｓ／ｃｍ２以上１ｅ１６ａｔｏｍｓ／ｃｍ２以下の濃度で含み、且つ、酸化膜、窒化膜、ホウ化膜、硫化膜のいずれかからなる膜をさらに有する。
【選択図】図２
【解決手段】実施形態にかかる不揮発性半導体記憶装置は、半導体基板と第１の絶縁膜と電荷蓄積膜と第２の絶縁膜と制御電極とを有する。第２の絶縁膜は、第２のシリコン窒化膜と第１のシリコン酸化膜と第１のシリコン窒化膜と第２のシリコン酸化膜と第３のシリコン窒化膜とが、電荷蓄積膜上に順次積層した積層構造を有し、積層の各界面のうちの少なくとも１つに、アルミニウム、ボロン、アルカリ土類金属のいずれかの原子を１ｅ１２ａｔｏｍｓ／ｃｍ２以上１ｅ１６ａｔｏｍｓ／ｃｍ２以下の濃度で含み、且つ、酸化膜、窒化膜、ホウ化膜、硫化膜のいずれかからなる膜をさらに有する。
【選択図】図２
Description
本発明の実施形態は、不揮発性半導体記憶装置に関する。
浮遊ゲート型の不揮発性半導体記憶装置においては、浮遊ゲート（ＦＧ）電極と制御ゲート（ＣＧ）電極との間を絶縁するための電極間絶縁膜（Inter Poly Dielectric: ＩＰＤ）として、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３つの膜からなる積層構造を持つＯＮＯ膜が用いられている。
このＯＮＯ膜中のシリコン窒化膜は、その形成方法に起因して、完全な化学量論的組成を持つものではなく、わずかにシリコン原子が過剰な組成を持つ。このようにシリコン原子が過剰なシリコン窒化膜には、電荷を捕獲する準位が存在しており、従って、不揮発性半導体記憶装置に対して電界を印加した際に、すなわち、不揮発性半導体記憶装置の書き込みの際又は消去の際に、シリコン窒化膜中の準位は、ＦＧ電極からの漏えい電荷の一部をトラップ（捕獲）する。また、シリコン窒化膜のバリアハイトはシリコン酸化膜に比べて低いことから、シリコン窒化膜にトラップされた電荷は、シリコン窒化膜のトラップ準位と、そのシリコン窒化膜を挟むように形成されたシリコン酸化膜のバリアハイトとの両方に起因して、ＯＮＯ膜の外へとデトラップ（リーク、漏洩）することは起きにくい。よって、シリコン窒化膜にトラップされた電荷により、シリコン窒化膜の自己電界が高くなり、それに起因して、ＦＧ電極とＯＮＯ膜からなるＩＰＤ膜との界面のバリアハイトが高くなり、ＩＰＤ膜のリーク電流を低減させることができる。
また、不揮発性半導体記憶装置に対しては、さらなる微細化が求められている。微細化が進むにつれて、不揮発性半導体記憶装置のＦＧ電極中に蓄積される電荷の数が少なくなっていることから、書き込み／消去の際にＯＮＯ膜のシリコン窒化膜にトラップされた電荷が、電荷保持時にＦＧ電極側へデトラップした場合、そのことが不揮発性半導体記憶装置の電荷保持特性に対して与える影響は、決して小さなものではない。従って、不揮発性半導体記憶装置の微細化により電荷保持特性は劣化する傾向があるため、ＯＮＯ膜のシリコン窒化膜にトラップされた電荷が、電荷保持時にデトラップすることをより避けることが求められている。
さらに、不揮発性半導体記憶装置に対しては、その微細化が求められると同時に、微細化による半導体記憶素子間の干渉の増加を避けるために、ＩＰＤ膜としてのＯＮＯ膜の薄膜化も求められている。しかしながら、ＯＮＯ膜の薄膜化に従い、リーク電流を増加させてしまうこととなるため、リーク電流を抑制しつつＯＮＯ膜の薄膜化を行うことは難しい。
本発明は、電荷保持特性の劣化を抑制し、デバイス特性及び信頼性に優れた不揮発性半導体記憶装置を提供する。
本発明の実施形態によれば、不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された制御電極とを備える。この不揮発性半導体記憶装置においては、前記第２の絶縁膜は、第２のシリコン窒化膜と第１のシリコン酸化膜と第１のシリコン窒化膜と第２のシリコン酸化膜と第３のシリコン窒化膜とが、前記電荷蓄積膜上に順次積層した積層構造を有し、前記第２のシリコン窒化膜と前記第１のシリコン酸化膜との間と、前記第１のシリコン酸化膜と前記第１のシリコン窒化膜との間と、前記第１のシリコン窒化膜と前記第２のシリコン酸化膜との間と、前記第２のシリコン酸化膜と前記第３のシリコン窒化膜との間と、のうちの少なくとも１つに、アルミニウム、ボロン、アルカリ土類金属のいずれかの原子を１ｅ１２ａｔｏｍｓ／ｃｍ２以上１ｅ１６ａｔｏｍｓ／ｃｍ２以下の濃度で含み、且つ、酸化膜、窒化膜、ホウ化膜、硫化膜のいずれかからなる膜をさらに備える。
以下、図面を参照して、実施形態を説明する。ただし、本発明はこの実施形態に限定されるものではない。なお、全図面にわたり共通する部分には、共通する符号を付すものとし、重複する説明は省略する。また、図面は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置とは異なる個所もあるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
（第１の実施形態）
図１及び図２を用いて本実施形態のＦＧゲート型半導体記憶装置（不揮発性半導体記憶装置）３１を説明する。ここでは、半導体記憶装置３１におけるＩＰＤ膜（第２の絶縁膜）５に適用した場合を例に説明するが、本発明はこれに限定されるものではなく、他の半導体装置等やその部位に適用することができる。
図１及び図２を用いて本実施形態のＦＧゲート型半導体記憶装置（不揮発性半導体記憶装置）３１を説明する。ここでは、半導体記憶装置３１におけるＩＰＤ膜（第２の絶縁膜）５に適用した場合を例に説明するが、本発明はこれに限定されるものではなく、他の半導体装置等やその部位に適用することができる。
図１は、本実施形態における半導体記憶装置３１の平面図を示したものである。なお、後で説明する第２の実施形態の半導体記憶装置のメモリセル領域の平面図も図１と同一に表される。
図１に示されるように、本実施形態における半導体記憶装置３１は、紙面の上下方向に沿って、複数のビット線４１が形成されている。さらに、この複数のビット線４１は、紙面の横方向に一定の間隔をおいて配置され、互いに平行である。複数のビット線４１と平面的に見て直交するように、複数のワード線（ＣＧ電極）４２が形成されている。さらに、各ビット線４１と各ワード線４２とが立体的に交差する複数の部分には、複数のメモリセルトランジスタ４３が形成されている。言い換えると、複数のメモリセルトランジスタ４３は、半導体記憶装置３１のメモリセル領域にマトリックス状に配置されている。
次に、半導体記憶装置３１の断面図を用いて、本実施形態にかかる半導体記憶装置３１を説明する。図２（ａ）は、半導体記憶装置３１のメモリセル領域における断面図であって、詳細には、図１のＡ−Ａ´に沿って切った半導体記憶装置３１の断面図である。また、図２（ｂ）は、図２（ａ）中の円で囲まれた領域を拡大したものである。
詳細には、本実施形態の半導体記憶装置３１は、図２（ａ）に示されるように、半導体基板１と、半導体基板１上に形成された複数のメモリセルトランジスタ４３とを有する。メモリセルトランジスタ４３は、ゲート絶縁膜（第１の絶縁膜）２２とＦＧ電極（電荷蓄積膜）２３との積層からなり、半導体基板１に形成された素子分離溝２６により、各メモリセルトランジスタ４３は隔てられている。この素子分離溝２６には、塗布法により形成されたシリコン酸化膜からなる素子分離絶縁膜３７が埋め込まれている。そして、メモリセル４３の上面と素子分離絶縁膜３７の上面とを覆うように、ＩＰＤ膜（第２の絶縁膜）５が形成され、その上にはＣＧ電極（制御電極）４２が形成されている。
さらに詳細には、図２（ｂ）に示されるように、ＩＰＤ膜５は、シリコン酸化膜５１／シリコン窒化膜５２／シリコン酸化膜５３からなる積層構造（ＯＮＯ膜）を有し、それぞれの界面に、アルミニウム原子を含む膜６１、６２を有している。このシリコン酸化膜５１、５３とアルミニウム原子を含む膜６１、６２との界面において、アルミニウム原子を含む膜６１、６２の最表面は、シリコン酸化膜５１、５３よりも酸素密度の多い状態であることが好ましい。
従って、アルミニウム原子を含む膜６１、６２の代わりに、適切な処理を行うことにより酸素欠損を形成しにくい他の原子を含む膜を用いることができる。例えば、このような原子としては非遷移金属原子等が挙げられる。さらに好ましくは、ボロン原子や、ベリリウム、マグネシウム、カルシウム、ストロンチウム、バリウム等のアルカリ土類金属原子を挙げることができる。
なお、本実施形態においては、アルミニウム原子を含む膜６１、６２を膜として説明しているが、本実施形態のアルミニウム原子を含む膜６１、６２は、膜の形状であることに限定されるものではなく、膜状のアルミニウム原子を含む膜６１、６２の代わりに、アルミニウム原子等といった原子が、シリコン酸化膜５１／シリコン窒化膜５２／シリコン酸化膜５３からなる積層構造であるＩＰＤ膜５のそれぞれの界面に、存在していれば良い。
また、アルミニウム原子を含む膜６１、６２は、酸化膜、窒化膜、ホウ化膜、硫化膜などいずれの状態であっても良く、これらの混合膜にしても良い。酸化膜、窒化膜、ホウ化膜、硫化膜にする場合には、後に説明するような処理を行う。なお、アルミニウム原子を含む膜６１、６２を金属膜、窒化膜、ホウ化膜、硫化膜として形成した場合には、アルミニウム等の原子は酸化されやすいことから、その後の工程において、アルミニウム原子を含む膜６１、６２の表面が酸化されることがある。以下、アルミニウム原子を含む膜６１、６２として、アルミニウム酸化膜を用いた場合を例に説明する。
そして、アルミニウム原子を含む膜６１、６２に含まれるアルミニウム等の原子の濃度は、詳細については後で説明するが、面密度にして１ｅ１２ａｔｏｍｓ／ｃｍ２以上、１ｅ１６ａｔｏｍｓ／ｃｍ２以下にすることが好ましい。例えば、アルミニウム原子を含む膜６１、６２がアルミニウム酸化膜からなり、１ｅ１２ａｔｏｍｓ／ｃｍ２以上１ｅ１６ａｔｏｍｓ／ｃｍ２以下のアルミニウム原子の濃度を得ようとする場合、アルミニウム原子を含む膜６１、６２の膜厚は、０．００１ｎｍから１ｎｍ程度のものとなる。
次に、図３から図７を用いて本実施形態の半導体記憶装置３１の製造方法を説明する。なお、図３から図７は、半導体記憶装置の各製造工程における半導体記憶装置のメモリセル領域における断面図であって、詳細には、図２（ａ）の半導体記憶装置３１の断面に対応する。
まず、半導体基板（ｐ型シリコン基板、もしくはｎ型シリコン基板上にｐ型ウェルを形成したもの）１上に、周知の方法を用いて、例えばシリコン酸化膜からなる第１の絶縁膜２２をその膜厚が例えば１ｎｍから１５ｎｍ程度となるように形成し、その上に、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法により、例えばポリシリコン膜からなるＦＧ電極２３をその膜厚が例えば１０ｎｍから５０ｎｍ程度となるように形成する。そして、その上にＣＶＤ法により、例えばシリコン窒化膜からなる第１のマスク材２４をその膜厚が例えば５０ｎｍから２００ｎｍ程度の膜厚となるように形成する。さらに、ＣＶＤ法により、例えばシリコン酸化膜からなる第２のマスク材２５を例えば５０ｎｍから４００ｎｍ程度の膜厚になるように形成する。このようにして図３（ａ）に示されるような構造を得ることができる。
次に、第２のマスク材２５上にフォトレジスト（不図示）を塗布し、露光描画によりフォトレジストに対してパターニングを行う。そして、フォトレジストを耐エッチングマスクにして、第２のマスク材２５をエッチングすることにより、第２のマスク材２５に対してパターニングを行う。さらに、フォトレジストを除去し、パターニングされた第２のマスク材２５をマスクとして用いて、第１のマスク材２４とＦＧ電極２３とゲート絶縁膜２２と半導体基板１とをエッチングして、素子分離溝２６を形成する。このようにして、図３（ｂ）に示される構造を得ることができる。
そして、塗布法等の周知の方法を用いて、シリコン酸化膜からなる素子分離溝２６を、例えば２００ｎｍから１５００ｎｍの膜厚を有する素子分離絶縁膜３７で埋込むことにより、図４（ｃ）に示される構造を得ることができる。
次に、酸素雰囲気もしくは水蒸気雰囲気下で処理を行い、素子分離絶縁膜３７の高密度化を行う。次いで、第２のマスク材２５を除去した後、化学的機械的研磨法（Chemical Mechanical Polishing:ＣＭＰ）を用いて、シリコン窒化膜からなる第１のマスク材２４をストッパーにして、素子分離絶縁膜３７の平坦化を行う。次いで、シリコン窒化膜と選択比のあるエッチング条件を用いて、シリコン酸化膜からなる素子分離絶縁膜３７の上面をエッチバックし、図４（ｄ）に示される構造を得ることができる。
さらに、減圧化学気相成長（ＬＰ−ＣＶＤ）法を用いて、ジクロロシランと亜酸化窒素（Ｎ２Ｏ）とを８００℃程度の温度で反応させて、例えば１ｎｍから１０ｎｍ程度の膜厚を有するシリコン酸化膜５１を形成することにより、図５（ｅ）に示される構造を得ることができる。なお、シリコン酸化膜５１の形成方法は、このようなＬＰ-ＣＶＤ法に限定されるものではなく、様々な周知の方法を用いることができる。
そして、アルミニウム原子を含む膜６１（以下の説明においてはアルミニウム酸化膜と呼ぶ）を形成し、図５（ｆ）に示される構造を得ることができる。
アルミニウム酸化膜６１の最表面は、シリコン酸化膜５１よりも酸素密度の多い状態であるように、アルミニウム酸化膜６１を形成する。詳細には、アルミニウム酸化膜６１中のアルミニウム原子の濃度が１ｅ１２ａｔｏｍｓ／ｃｍ２から１ｅ１６ａｔｏｍｓ／ｃｍ２となるように形成することが好ましく、これは、先に説明したように、アルミニウム酸化膜６１の膜厚としては、０．００１ｎｍから１ｎｍ程度となる。半導体記憶装置３１の微細化に伴い、隣り合うメモリセルトランジスタ４３の間の距離を小さくしたい場合には、形成するアルミニウム酸化物６１の膜厚はより薄い方が好ましい。アルミニウム酸化物６１の膜厚を厚くしてしまうと、メモリセルトランジスタ４３の間の電気的な距離が減少してしまうためである。
また、アルミニウム酸化物６１の形成方法としては、様々な方法を用いることができ、例えば、減圧した炉内にアルミニウムソースを導入し、真空排気及び不活性ガスによるパージを行い、酸化剤の供給を行い、真空排気及び不活性ガスによるパージを行い、再びアルミニウムソースを導入するといったシーケンスを複数回繰り返し、原子層単位で成膜するＡＬＤ（Atomic Layer Deposition）法を用いることができる。他には、ＣＶＤ法、物理的な方法で励起した原子を吸着させる物理気相成長（Physical Vapor Deposition：ＰＶＤ）法、原子を含む溶液を半導体基板１に塗布するような塗布法、所望の原子を含む溶液中に半導体基板１を浸す浸漬法等を用いることができる。また、アルミニウム酸化物６１の形成は、薄い膜を形成することが可能な条件で行うことが好ましく、例えば室温から５００℃程度の温度範囲の成膜温度で行うことが好ましい。アルミニウム等の原子の表面吸着反応は、原子の吸着と脱離との競合反応であり、温度が高すぎると原子の脱離が支配的となるため、所望の濃度の原子を吸着させることが困難となる。さらに、アルミニウムソースの分解が起きてしまったり、ＣＶＤ反応が起きることによって面内での吸着量の均一性が悪化したりするなどの問題が起きることがある。一方、温度が低すぎると、例えば酸化剤のアルミニウムソースへの反応が弱くなるために、アルミニウムソース中の有機基が多く残ってしまい、それによって欠陥等が形成され、最終的には所望の電気特性を有するアルミニウム酸化物６１が得られないという問題が起きることがある。従って、所望のアルミニウム酸化物６１が得られるように、アルミニウム酸化物６１の形成における成膜温度を最適化することが好ましい。
より具体的には、アルミニウム酸化物６１の形成は、成膜温度３００℃で、トリメチルアルミニウム（ＴＭＡ）を導入し、例えば、水、酸素、オゾン、亜酸化窒素、又は、物理的な方法で励起したラジカル酸素等を酸化剤として用いて、ＡＬＤ法により行うことができる。
なお、アルミニウム酸化物６１の代わりにアルミニウム窒化膜を形成したい場合には、酸化剤のかわりに窒化剤を炉内に導入すれば良い。窒化剤としては、アンモニア、ヒドラジン、又は、物理的な方法で励起したラジカル窒素等を用いることができる。同様に、アルミニウムホウ化膜を形成したい場合には、ジボランや塩化ボロン等のホウ素化合物をホウ化剤として用いれば良く、アルミニウム硫化膜を形成したい場合には、硫化水素等を硫化剤として用いれば良い。
また、アルミニウム酸化物６１の代わりに、金属膜、窒化膜、ホウ化膜、硫化膜を形成した場合には、アルミニウム原子は酸化されやすいことから、その後の工程において、その表面は酸化されることとなる。
さらに、アルミニウムソースとしては、ＴＭＡのほかに、メチル基以外のアルキル基がアルミニウム元素に結合したその他のアルキルアルミニウムや、アミノ基がアルミニウム元素に結合したアミノ系の原料や、ハロゲン化アルミニウム等を用いることができる。なお、アルミニウム酸化物６１の代わりに、アルミニウム原子以外の原子を含む膜を形成する場合には、ソースとして、所望の原子を含む様々な材料を用いることができる。
次に、アルミニウム酸化物６１上に、例えば１ｎｍから５ｎｍ程度の膜厚を有するシリコン窒化膜５２を形成し、図６（ｇ）に示される構造を得ることができる。シリコン窒化膜５２の形成方法としては、様々な方法を用いることができ、例えば、後で説明するようなラジカル窒化法を用いることができる。他には、ＡＬＤ法、ＬＰ−ＣＶＤ法、プラズマＣＶＤ法、スパッタ法といったＰＶＤ法、通常の電気炉による熱窒化法等を用いることができる。
シリコン窒化膜５２の形成方法の１つとして挙げたラジカル窒化法は、窒化種としてプラズマ等により物理的に励起した窒素を用いるものであり、窒素種により表面を処理することにより、その表面を窒化するものである。この方法によれば、表面の窒化量は処理条件に依存するため、窒化量を任意に調整することが可能であり、また、処理温度の低温化、処理時間の低減等が可能であり、加えて、堆積ではなく表面の窒化であるため、制御性良く薄膜を形成することができる。
より具体的には、窒素ガスを含む雰囲気中で、処理圧力を５Ｐａから３０Ｐａ、基板温度を３５０℃から９００℃とする条件の下で、１００から３０００Ｗの強度を有するマイクロ波を発生させることにより、窒素ラジカルを発生させることができる。この発生した窒素ラジカルにより、アルミニウム酸化膜６１を処理し、その上にシリコン窒化膜５２を形成する。詳細には、アルミニウム酸化膜６１は非常に薄いものであるため（例えば１原子層程度）、シリコン酸化膜５１の一部が露出していることとなる。そのような表面に対してラジカル窒化法を行うと、アルミニウム酸化膜６１中のアルミニウム原子がシリコン酸化膜５１側に押し込まれつつ、アルミニウム酸化膜６１の表面近傍にシリコン窒化膜５２が形成されることとなる。従って、ラジカル窒化法を用いた場合には、アルミニウム酸化膜６１とシリコン窒化膜５２とが混在し、アルミニウム酸化膜６１とシリコン窒化膜５２との間の界面が明確なものではない場合がある。
そして、アルミニウム酸化膜６１と同様に、シリコン窒化膜５２上にアルミニウム酸化膜６２を形成することにより、図６（ｈ）に示される構造を得ることができる。
次に、シリコン酸化膜５１と同様に、アルミニウム酸化膜６２上にシリコン酸化膜５３を形成することにより、図７（ｉ）に示される構造を得ることができる。なお、この段階で、各膜の高密度化や界面改善のためのデンシファイ（熱処理）や、酸素補償もしくは界面改善のための酸化処理等を実施しても良い。
そして、シリコン酸化膜６２上にＣＧ電極４２を形成することにより、図７（ｊ）に示される構造を得ることができる。ＣＧ電極４２に対して、露光描画によりパターニングした後、周知の工程を経ることにより、半導体記憶装置３１を得ることができる。
本実施形態によれば、シリコン酸化膜５１／シリコン窒化膜５２／シリコン酸化膜５３からなる積層構造（ＯＮＯ膜）のＩＰＤ膜５において、それぞれの界面に、アルミニウム酸化膜６１、６２を有することにより、電荷保持特性の劣化を抑制し、デバイス特性及び信頼性に優れた半導体記憶装置３１を得ることができる。下記にその詳細を説明する。
先に説明したように、従来、半導体記憶装置においてＩＰＤ膜としてＯＮＯ膜を用いることによって、ＯＮＯ膜中のシリコン窒化膜に電荷がトラップされることから、ＩＰＤ膜のリーク電流を低減させていた。しかしながら、半導体記憶装置のさらなる微細化とともに、ＩＰＤ膜を薄くしていくと、シリコン窒化膜にトラップされた電荷の量が少なくなるとともに、一度トラップされた電荷が、半導体記憶装置の電荷保持時にデトラップしやすくなり、半導体記憶装置の電荷保持特性を劣化させる一因となっていた。
しかしながら、本実施形態の半導体記憶装置３１においては、ＯＮＯ膜からなるＩＰＤ膜５中の界面にアルミニウム酸化膜６１、６２を有することにより、半導体記憶装置３１の電荷保持時であっても、ＯＮＯ膜中のシリコン窒化膜５２に電荷をとどめることができることから、シリコン窒化膜５２中の電荷がデトラップすることによる電荷保持特性の劣化を抑制することができる。
さらに、半導体記憶装置３１の書き込みの際であっても、ＣＧ電極４２側のアルミニウム酸化膜６２の存在により、シリコン窒化膜５２中にトラップされた電荷がＣＧ電極４２側へとデトラップしにくくなることから、シリコン窒化膜５２に電荷をとどめることができる。従って、シリコン窒化膜５２中にとどまった電荷の影響により、ＦＧ電極２３中の電荷がＣＧ電極４２側へとデトラップしにくくなることから、容易に電荷がＦＧ電極２３にとどまり、容易に書き込みを行うことができる。
一方、半導体記憶装置３１の消去の際であっても、ＦＧ電極２３側のアルミニウム酸化膜６１の存在により、シリコン窒化膜５２中にトラップされた電荷がＦＧ電極２３側へとデトラップしにくくなることから、ＦＧ電極２３中の電荷のみを消去すればよいこととなるため、容易にＦＧ電極２３中の電荷を消去することができる。
すなわち、本実施形態によれば、半導体記憶装置３１の書き込み／消去特性をさらに良好なものとすることができる。このように、本実施形態において、電荷のデトラップを防止することができる理由としては、アルミニウム酸化膜６１、６２を形成することにより、シリコン酸化膜５１、５３のバリアハイトが変調・増大するためだと推察される。以下にその詳細を説明するが、ここでは、アルミニウム酸化膜６１、６２を形成する場合を例に説明する。
アルミニウム酸化膜とシリコン酸化膜とを積層した場合、言い換えると、異なる酸化膜を積層した場合、界面での酸素密度が異なっている。そして、その界面における酸素密度の違いを緩和するように、酸素密度が低濃度である側に酸素イオンがシフトする。具体的には、アルミニウム酸化膜とシリコン酸化膜とでは、酸素密度はアルミニウム酸化膜の方が高く、従って、アルミニウム酸化膜とシリコン酸化膜との界面において、アルミニウム酸化膜中の酸素イオンがシリコン酸化膜側にシフトすることとなる。また、アルミニウム酸化膜を薄くした場合には、その中の結合が弱いため、酸素イオンがシフトしやすいと考えられる。このように酸素イオンがシフトした場合、異なる酸化膜による界面に電気双極子(ダイポール)が生成される。さらに、この電気双極子は酸化膜のエネルギーバンド構造を変調させる。詳細には、電荷の注入側となる酸化膜に正の電荷が、電荷の注入側とは反対側に位置する酸化膜に負の電荷が配置されるように電気双極子が生成された場合には、電荷に対する障壁を増大させる側にエネルギーバンドを変調するため、言い換えると、シリコン酸化膜のバリアハイト（電子障壁）がより高くなるように変調するため、電荷のトンネル確率が減少し、電荷のデトラップが減少することとなる。なお、光電子分光法により、半導体基板上にアルミニウム酸化膜を成膜し、その上にシリコン酸化膜を成膜した場合には、半導体基板の上に直接シリコン酸化膜を成膜した場合と比べて、バリアハイトにして０．２ｅＶから０．５ｅＶ程度高くなっていることを本発明者らは確認している。
本発明者らは、本実施形態において、アルミニウム酸化膜６１、６２を形成することにより、電荷（電子）のトンネル確率、言い換えると、リーク電流が減少することを確認するために、シリコン窒化膜上にシリコン酸化膜を形成したサンプル（比較例）と、この界面にアルミニウム酸化膜を形成したサンプル（本実施形態）とを作成し、これらのリーク電流特性がどのように変化するのかを調べた。こうして得たのが、図８に示す、印加電界に対するリーク電流密度の関係を示した図である。
詳細には、図８中の比較例のサンプルは、シリコン基板上にシリコン窒化膜とシリコン酸化膜とを成膜して得たＭＩＳキャパシタであり、図８中の本実施形態のサンプルは、シリコン窒化膜とシリコン酸化膜との間に、アルミニウム酸化膜を形成したＭＩＳキャパシタである。これらのサンプルの作成条件は、先に説明した本実施形態と同様であり、アルミニウム原子の濃度については１ｅ１４ａｔｏｍｓ／ｃｍ２となるようにした。そして、これらのサンプルに対して、電子をシリコン基板側からシリコン酸化膜に注入して得た結果が図８となる。なお、この図８においては、横軸は印加電圧を示し、縦軸はリーク電流密度を示す。この図８から、本実施形態のサンプルにおいては、比較例のサンプルに比べて、リーク電流密度がほぼ全電界領域において減少していることが明らかになった。従って、アルミニウム酸化膜を形成することにより、電荷（電子）のトンネル確率が減少することが明らかになった。
次に、本発明者らは、図８において確認された効果をＩＰＤ膜としてのＯＮＯ膜に適用することにより、ＯＮＯ膜中の電荷がデトラップしにくくなることを確認するために、ＯＮＯ膜からなるサンプル（比較例）と、シリコン酸化膜とシリコン窒化膜との界面にアルミニウム酸化膜を形成したサンプル（本実施形態）とを作成し、これらのリーク電流特性がどのように変化するのかを調べた。こうして得たのが、図９に示す、印加電界に対するリーク電流密度の関係を示した図である。
詳細には、図９中の比較例のサンプルは、ポリシリコン基板上にＯＮＯ膜を成膜して得たＭＩＳキャパシタであり、図９中の本実施形態のサンプルは、電荷（電子注入側と反対側になるシリコン酸化膜とシリコン窒化膜との界面に、アルミニウム酸化膜を形成したＭＩＳキャパシタである。これらのサンプルの作成条件は、先に説明した本実施形態と同様である。そして、これらのサンプルに対して上部電極から電子を注入した場合における、印加電界に対するリーク電流密度の関係を示した図が図９である。なお、この図９においては、横軸は印加電圧を示し、縦軸はリーク電流密度を示す。
この図９から、本実施形態のサンプルにおいては、比較例のサンプルに比べて、リーク電流密度がほぼ全電界領域において減少していることが明らかになった。言い換えると、電子注入側と反対側になるシリコン酸化膜とシリコン窒化膜との界面に、アルミニウム酸化膜を形成することにより、リーク電流が減少していることが明らかになった。この結果は、ＯＮＯ膜中のシリコン窒化膜にトラップされた電荷が、アルミニウム酸化膜を形成することにより、下部電極側にデトラップすることを抑制していることを示している。
さらに、本発明者らは、アルミニウム酸化膜中のアルミニウム原子の濃度とリーク電流との関係について調べた。こうして得たのが、図１０に示す、アルミニウム原子の濃度に対するリーク電流密度の関係を示した図である。詳細には、シリコン基板上のシリコン窒化膜に、所望のアルミニウム原子の濃度を有するアルミニウム酸化膜を形成し、さらにその上にシリコン酸化膜を形成することにより、複数のＭＩＳキャパシタであるサンプルを得た。そして、これらのサンプルに対して、シリコン基板側から電子を注入した場合における、アルミニウム原子の濃度とリーク電流密度の関係を示した図が図１０である。この図１０においては、横軸は、アルミニウム原子の濃度、縦軸はリーク電流密度である。なお、アルミニウム酸化膜を形成していないサンプルを比較例としている（アルミニウム原子の密度がゼロの場合）。
この図１０によれば、リーク電流の低減効果は、アルミニウム原子の濃度が１ｅ１２ｃｍ−２以上であるサンプルから効果が得られており、比較例のサンプルと比べてリーク電流が減少している。一方、アルミニウム原子の濃度が１ｅ１６ｃｍ−２以上であるサンプルにおいては、リーク電流の増加が見られるようになる。本発明者らの検討によれば、最も良い効果が得られたのは、アルミニウム原子の濃度が１ｅ１４ｃｍ−２近傍のサンプルであった。リーク電流を低減する効果を得るためには、アルミニウム原子の濃度について最適な値が存在すると推察されることから、本実施形態においては、半導体記憶装置に求められる特性等に応じて、アルミニウム原子の濃度を最適化することが好ましい。
また、本実施形態において、アルミニウム酸化膜６１、６２の代わりに、金属膜、窒化膜、ホウ化膜、硫化膜を形成した場合には、アルミニウム原子は酸化されやすいことから、その後の工程において、その表面は酸化されることとなるため、先に説明したような異なる酸化膜による界面が存在することとなる。従って、その界面に電気双極子が生成され、それによりバリアハイトが高くすることができる。さらに、アルミニウム酸化膜６１、６２の代わりに、金属膜、窒化膜、ホウ化膜、硫化膜を形成した場合には、その種類に依存して下記のような効果も得ることができる。酸化膜を形成した場合には、アルミニウムソースに起因する不純物や、表面に吸着した不純物を、酸化剤によって除去することができるため、良好な酸化膜を形成することができる。また、窒化膜を形成した場合には、界面に酸化膜を非常に薄く形成することができることから、より大きく分極した電気双極子を得ることができ、より高いバリアハイトを得ることができる。さらに、ホウ化膜を形成した場合には、ボロン（ホウ素）原子の酸化物自身が電気双極子の分極に影響を与えるため、より大きく分極した電気双極子を得ることができ、より高いバリアハイトを得ることができる。そして、硫化膜を形成した場合には、より低濃度のアルミニウム原子を含む膜を容易に形成することができる。
さらに、本実施形態において、アルミニウム原子のかわりに、ベリリウム、マグネシウム、カルシウム、ストロンチウム、バリウム等のアルカリ土類金属原子を用いた場合には、原子番号の小さい原子ほど、酸素保有密度が高くなるため、より大きな電気双極子が生成すると考えられる。従って、アルミニウム原子のかわりに用いられる原子として、より小さな原子番号の原子を用いることが好ましい。また、ボロン原子を用いた場合には、ボロン原子はアルミニウム原子よりも原子量が小さく、酸素密度をより高密度に有するため、より大きな電気双極子を生成すると考えられる。しかしながら、ボロン原子はシリコン酸化膜中に拡散しやすいことから、電気双極子を生成させるためにはボロン原子の拡散を避けることが好ましく、例えば、低温で成膜したり、窒化膜の状態で用いたりすることが好ましい。
このように、本実施形態においては、ＯＮＯ膜からなるＩＰＤ膜の界面にアルミニウム酸化膜を有することにより、電荷保持特性の劣化を抑制することができる。さらに、半導体記憶装置の書き込み／消去特性をさらに良好なものとすることができる。従って、半導体記憶装置のデバイス特性及び信頼性を優れたものとすることができる。
上記の説明においては、図２（ｂ）に示されるように、ＩＰＤ膜５は、シリコン酸化膜５１／シリコン窒化膜５２／シリコン酸化膜５３からなる積層構造（ＯＮＯ膜）を有し、２つの界面に、すなわち、シリコン酸化膜５１とシリコン窒化膜５２との界面と、シリコン窒化膜５２とシリコン酸化膜５３との界面とのそれぞれに、アルミニウム酸化膜６１、６２を有しているような構造について説明したが、本実施形態においては、これに限定するものではなく、いずれか一方の界面に、アルミニウム酸化膜を有しているような構造でも良い。例えば、書き込み特性を良好なものとしたい場合には、先に説明したように、ＣＧ電極側の界面（シリコン窒化膜５２／シリコン酸化膜５３の界面）にアルミニウム酸化膜を形成すればよく、消去特性を良好なものとしたい場合には、先に説明したように、ＦＧ電極側の界面（シリコン酸化膜５１／シリコン窒化膜５２の界面）にアルミニウム酸化膜を形成すればよく、両方の特性を良好としたい場合には、ＣＧ電極側とＦＧ電極側との２つの界面にアルミニウム酸化膜を形成すればよい。
（第２の実施形態）
本実施形態は、ＯＮＯ膜の代わりに、ＮＯＮＯＮ膜に適用した点で、第１の実施形態と異なるものである。このＮＯＮＯＮ膜は、ＯＮＯ膜をさらにシリコン窒化膜で挟んだものであり、メモリセルトランジスタの特性ばらつきの原因ともなるＩＰＤ膜とＦＧ電極との界面におけるバーズビークの発生を避けることができる。
本実施形態は、ＯＮＯ膜の代わりに、ＮＯＮＯＮ膜に適用した点で、第１の実施形態と異なるものである。このＮＯＮＯＮ膜は、ＯＮＯ膜をさらにシリコン窒化膜で挟んだものであり、メモリセルトランジスタの特性ばらつきの原因ともなるＩＰＤ膜とＦＧ電極との界面におけるバーズビークの発生を避けることができる。
図１１を用いて本実施形態のＦＧゲート型半導体記憶装置（不揮発性半導体記憶装置）３１を説明する。ここでは、第１の実施形態と同様に、半導体記憶装置３１におけるＩＰＤ膜（第２の絶縁膜）５に適用した場合を例に説明するが、本発明はこれに限定されるものではなく、他の半導体装置等やその部位に適用することができる。なお、以下の本実施形態の説明において、第１の実施形態と同じ構成および機能を有する部分は、第１の実施形態と同じ符号を付し、その説明は省略するものとする。なお、図１１（ａ）は、半導体記憶装置３１のメモリセル領域における断面図であって、詳細には、図１のＡ−Ａ´に沿って切った半導体記憶装置３１の断面図である。また、図１１（ｂ）は、図１１（ａ）中の円で囲まれた領域を拡大したものである。
詳細には、本実施形態の半導体記憶装置は、第１の実施形態と同様に、図１１（ａ）に示されるように、半導体基板１と、半導体基板１上に形成された複数のメモリセルトランジスタ４３とを有する。メモリセルトランジスタ４３は、ゲート絶縁膜２２とＦＧ電極２３との積層からなり、半導体基板１に形成された素子分離溝２６により、各メモリセルトランジスタ４３は隔てられている。この素子分離溝２６には、素子分離絶縁膜３７が埋め込まれている。そして、メモリセル４３の上面と素子分離絶縁膜３７の上面とを覆うように、ＩＰＤ膜５が形成され、その上にはＣＧ電極４２が形成されている。
さらに詳細には、図１１（ｂ）に示されるように、ＩＰＤ膜５は、シリコン窒化膜７１／シリコン酸化膜７２／シリコン窒化膜７３／シリコン酸化膜７４／シリコン窒化膜７５からなる積層構造（ＮＯＮＯＮ膜）を有し、それぞれの界面に、アルミニウム原子を含む膜８１、８２、８３、８４を有している。このシリコン酸化膜７２、７４とアルミニウム原子を含む膜８１、８２、８３、８４との界面において、アルミニウム原子を含む膜８１、８２、８３、８４の最表面は、シリコン酸化膜７２、７４よりも酸素密度の多い状態であることが好ましい。
従って、アルミニウム原子を含む膜８１、８２、８３、８４の代わりに、第１の実施形態と同様に、適切な処理を行うことにより酸素欠損を形成しにくい他の原子を含む膜を用いることができる。例えば、このような原子としては非遷移金属原子等が挙げられる。さらに好ましくは、ボロン原子や、ベリリウム、マグネシウム、カルシウム、ストロンチウム、バリウム等のアルカリ土類金属原子を挙げることができる。また、アルミニウム原子を含む膜８１、８２、８３、８４は、第１の実施形態と同様に、酸化膜、窒化膜、ホウ化膜、硫化膜などいずれの状態であっても良く、これらの混合膜にしても良い。以下、アルミニウム原子を含む膜８１、８２、８３、８４として、アルミニウム酸化膜を用いた場合を例に説明する。さらに、アルミニウム原子を含む膜８１、８２、８３、８４に含まれるアルミニウム等の原子の濃度は、第１の実施形態と同様に、面密度にして１ｅ１２ａｔｏｍｓ／ｃｍ２以上、１ｅ１６ａｔｏｍｓ／ｃｍ２以下にすることが好ましい。
なお、本実施形態においては、アルミニウム原子を含む膜８１、８２、８３、８４を膜として説明しているが、本実施形態のアルミニウム原子を含む膜８１、８２、８３、８４は、膜の形状であることに限定されるものではなく、第１の実施形態と同様に、膜状のアルミニウム原子を含む膜８１、８２、８３、８４の代わりに、アルミニウム原子等といった原子が、シリコン窒化膜７１／シリコン酸化膜７２／シリコン窒化膜７３／シリコン酸化膜７４／シリコン窒化膜７５からなる積層構造であるＩＰＤ膜５のそれぞれの界面に、存在していれば良い。
また、本実施形態の半導体記憶装置の製造方法は、その工程数が第１の実施形態に比べて増加するだけであり、各工程は、第１の実施形態と同様に行われるため、ここでは詳細な説明を省略する。
本実施形態によれば、第１の実施形態と同様に、シリコン窒化膜７１／シリコン酸化膜７２／シリコン窒化膜７３／シリコン酸化膜７４／シリコン窒化膜７５からなる積層構造（ＮＯＮＯＮ膜）のＩＰＤ膜５において、それぞれの界面に、アルミニウム酸化膜８１、８２、８３、８４を有することにより、電荷保持特性の劣化を抑制し、デバイス特性及び信頼性に優れた半導体記憶装置３１を得ることができる。
詳細には、本実施形態の半導体記憶装置３１においては、ＮＯＮＯＮ膜からなるＩＰＤ膜５の中央部の２つの界面に、アルミニウム酸化膜８２、８３を有することにより、半導体記憶装置３１の電荷保持時であっても、ＮＯＮＯＮ膜中央のシリコン窒化膜７３に電荷をとどめることができることから、シリコン窒化膜７３中の電荷がデトラップすることによる電荷保持特性の劣化を抑制することができる。
さらに、半導体記憶装置３１の書き込みの際であっても、第１の実施形態と同様に、中央のシリコン窒化膜７３とＣＧ電極４２側で接するアルミニウム酸化膜８３の存在により、シリコン窒化膜７３中に電荷をとどめることができる。このシリコン窒化膜７３にとどまった電荷の影響と、加えて、ＦＧ電極２３側のシリコンの窒化膜７１とシリコン酸化膜７２との界面にあるアルミニウム酸化膜８１の存在により、ＦＧ電極２３中の電荷がＣＧ電極４２側へとデトラップしにくくなることから、容易に電荷がＦＧ電極２３にとどまり、容易に書き込みを行うことができる。
一方、半導体記憶装置３１の消去の際であっても、第１の実施形態と同様に、中央のシリコン窒化膜７３とＦＧ電極２３側で接するアルミニウム酸化膜８２の存在により、シリコン窒化膜７３中に電荷をとどめることができる。このシリコン窒化膜７３に電荷をとどめることができ、加えて、ＣＧ電極４２側のシリコン窒化膜７５とシリコン酸化膜７４との界面にあるアルミニウム酸化膜８４の存在により、ＣＧ電極４２から電荷が注入されることを防ぐことができることから、ＦＧ電極２３中の電荷のみを消去すればよいこととなるため、容易にＦＧ電極２３中の電荷を消去することができる。
すなわち、本実施形態によれば、半導体記憶装置３１の書き込み／消去特性をさらに良好なものとすることができる。
上記の説明においては、図１１（ｂ）に示されるように、ＩＰＤ膜５は、シリコン窒化膜７１／シリコン酸化膜７２／シリコン窒化膜７３／シリコン酸化膜７４／シリコン窒化膜７５からなる積層構造（ＮＯＮＯＮ膜）を有し、４つの界面に、それぞれ、アルミニウム酸化膜８１、８２、８３、８４を有しているような構造について説明したが、本実施形態においては、これに限定するものではなく、４つの界面のうちのいずれか１つ、２つ、又は、３つに、アルミニウム酸化膜を有しているような構造でも良い。すなわち、それぞれの界面のアルミニウム酸化膜は、先に説明したように効果が異なるため、所望の半導体記憶装置３１の特性に応じて、アルミニウム酸化膜を形成する界面を選択することが好ましい。
これまで説明した第１及び第２の実施形態においては、ＩＰＤ膜５として、ＯＮＯ膜又はＮＯＮＯＮ膜を用いたものを説明したが、本発明はこれに限定するものではなく、ＯＮＯ膜のいずれか一方の側にシリコン窒化膜を形成したＮＯＮＯ膜やＯＮＯＮ膜のシリコン酸化膜とシリコン窒化膜との界面に適用することができる。また、これらの膜のうちのどの界面にアルミニウム酸化膜を形成するかについても、様々に選択することができる。
本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更、組み合わせを行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 半導体基板
５ ＩＰＤ膜（第２の絶縁膜）
２２ ゲート絶縁膜（第１の絶縁膜）
２３ ＦＧ電極（電荷蓄積膜）
２４ 第１のマスク材
２５ 第２のマスク材
２６ 素子分離溝
３１ ＦＧゲート型半導体記憶装置
（不揮発性半導体記憶装置）
３７ 素子分離絶縁膜
４１ ビット線
４２ ワード線（ＣＧ電極）
４３ メモリセルトランジスタ
５１、５３、７２、７４ シリコン酸化膜
５２、７１、７３、７５ シリコン窒化膜
６１、６２、８１、８２、８３、８４ アルミニウム酸化膜
５ ＩＰＤ膜（第２の絶縁膜）
２２ ゲート絶縁膜（第１の絶縁膜）
２３ ＦＧ電極（電荷蓄積膜）
２４ 第１のマスク材
２５ 第２のマスク材
２６ 素子分離溝
３１ ＦＧゲート型半導体記憶装置
（不揮発性半導体記憶装置）
３７ 素子分離絶縁膜
４１ ビット線
４２ ワード線（ＣＧ電極）
４３ メモリセルトランジスタ
５１、５３、７２、７４ シリコン酸化膜
５２、７１、７３、７５ シリコン窒化膜
６１、６２、８１、８２、８３、８４ アルミニウム酸化膜
Claims (6)
- 半導体基板と、
前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された電荷蓄積膜と、
前記電荷蓄積膜上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された制御電極と、
を備える不揮発性半導体記憶装置であって、
前記第２の絶縁膜は、第２のシリコン窒化膜と第１のシリコン酸化膜と第１のシリコン窒化膜と第２のシリコン酸化膜と第３のシリコン窒化膜とが、前記電荷蓄積膜上に順次積層した積層構造を有し、前記第２のシリコン窒化膜と前記第１のシリコン酸化膜との間と、前記第１のシリコン酸化膜と前記第１のシリコン窒化膜との間と、前記第１のシリコン窒化膜と前記第２のシリコン酸化膜との間と、前記第２のシリコン酸化膜と前記第３のシリコン窒化膜との間と、のうちの少なくとも１つに、アルミニウム、ボロン、アルカリ土類金属のいずれかの原子を１ｅ１２ａｔｏｍｓ／ｃｍ２以上１ｅ１６ａｔｏｍｓ／ｃｍ２以下の濃度で含み、且つ、酸化膜、窒化膜、ホウ化膜、硫化膜のいずれかからなる膜をさらに備える、
ことを特徴とする不揮発性半導体記憶装置。 - 半導体基板と、
前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された電荷蓄積膜と、
前記電荷蓄積膜上に形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された制御電極と、
を備える不揮発性半導体記憶装置であって、
前記第２の絶縁膜は、第１のシリコン酸化膜と第１のシリコン窒化膜と第２のシリコン酸化膜とが、前記電荷蓄積膜上に順次積層した積層構造を有し、前記第１のシリコン酸化膜と前記第１のシリコン窒化膜との間、及び／又は、前記第２のシリコン酸化膜と前記第１のシリコン窒化膜との間の界面に、アルミニウム、ボロン、アルカリ土類金属のいずれかの原子が存在する、
ことを特徴とする不揮発性半導体記憶装置。 - 前記第２の絶縁膜は、前記積層構造を挟む第２のシリコン窒化膜と第３のシリコン窒化膜とをさらに備え、前記第２のシリコン窒化膜は前記第１のシリコン酸化膜側から、前記第３のシリコン窒化膜は前記第２のシリコン酸化膜側から、前記積層構造を挟んでおり、
前記第２のシリコン窒化膜と前記第１のシリコン酸化膜との間、及び／又は、前記第２のシリコン酸化膜と前記第３のシリコン窒化膜との間の界面に、アルミニウム、ボロン、アルカリ土類金属のいずれかの原子が存在する、
ことを特徴とする請求項２に記載の不揮発性半導体記憶装置。 - 前記第２の絶縁膜は、第４のシリコン窒化膜をさらに備え、
前記第４のシリコン窒化膜は、前記第１のシリコン酸化膜側から、又は、前記第２のシリコン酸化膜側から、前記積層構造と接している、
ことを特徴とする請求項２に記載の不揮発性半導体記憶装置。 - 前記界面に存在する前記原子は、酸化膜、窒化膜、ホウ化膜、硫化膜のいずれかの膜を形成していることを特徴とする請求項２から４のいずれか１つに記載の不揮発性半導体記憶装置。
- 前記界面に存在する前記原子は、１ｅ１２ａｔｏｍｓ／ｃｍ２以上１ｅ１６ａｔｏｍｓ／ｃｍ２以下の濃度を有することを特徴とする請求項２から５のいずれか１つに記載の不揮発性半導体記憶装置。
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| US20130240978A1 (en) | 2013-09-19 |
| US8952445B2 (en) | 2015-02-10 |
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