JP2013175614A - 電子部品の製造方法及び配線基板 - Google Patents
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Abstract
【課題】 第１チップの実装後、第２チップの実装前に第１チップの試験が行える電子部品の製造方法を提供する。
【解決手段】 第１実装パッド１５８Ａにロジックチップ９０Ａを実装してテスト用パッド１５８Ｔを介して該ロジックチップ９０Ａの機能テストを行った後に（図４（Ａ））、第２実装パッド１５８Ｂにメモリチップ９０Ｂを実装する（図４（Ｂ））。メモリチップ取り付け前に、ロジックチップのテストが容易に行え、ロジックチップが機能しない場合、メモリチップの取り付けを中止できるので、メモリチップを無駄にすることが避けられる。
【選択図】 図４
【解決手段】 第１実装パッド１５８Ａにロジックチップ９０Ａを実装してテスト用パッド１５８Ｔを介して該ロジックチップ９０Ａの機能テストを行った後に（図４（Ａ））、第２実装パッド１５８Ｂにメモリチップ９０Ｂを実装する（図４（Ｂ））。メモリチップ取り付け前に、ロジックチップのテストが容易に行え、ロジックチップが機能しない場合、メモリチップの取り付けを中止できるので、メモリチップを無駄にすることが避けられる。
【選択図】 図４
Description
本発明は、樹脂絶縁層と導体パターンとを有する配線層上に少なくとも２つのチップが実装されてなる電子部品の製造方法及び、該２つのチップが実装される配線基板に関するものである。
半導体素子を実装する基板として、コア基板のビルドアップ層を積層させたビルドアップ多層配線板が用いられている。更に、配線板を薄くするため、コア基板を用いないビルドアップ多層配線板が実用化されている。コアレスのビルドアップ多層配線板は、支持板に支持された状態でチップを実装後、モールドにより強度を高めてから支持板を剥離する。特許文献１には、複数のチップを実装するマルチチップパッケージが開示されている。
しかしながら、コアレスのビルドアップ多層配線板は、支持板の剥離前にビルドアップ多層配線板の下面側のパッドにテスト用プローブを当てることができない。このため、複数のチップを実装するとき、例えば、ロジックチップとメモリチップとを実装する場合、ロジックチップとメモリチップとを実装し、樹脂材料でモールド後、支持板を剥離してから両チップの機能試験を行う必要があった。
従って、取り付けられたロジックチップが正常に動作しない場合もメモリチップが取り付けられていた。
従って、取り付けられたロジックチップが正常に動作しない場合もメモリチップが取り付けられていた。
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、第１チップを実装した後、第２チップを実装する前に第１チップの機能試験を行うことができ、歩留まりを向上させることを可能とする電子部品の製造方法、及び配線基板を提供することにある。
請求項１は、層間樹脂絶縁層と該層間樹脂絶縁層上に形成されている導体パターンとを有する配線層と、該配線層上に実装される第１チップ及び第２チップを備える電子部品の製造方法であって：
支持板上に層間樹脂絶縁層を形成することと；
該層間樹脂絶縁層に、テスト用の第１導体パターンと、前記第１チップを実装するための第１実装パッドと、前記第２チップを実装するための第２実装パッド、前記第１実装パッドの少なくとも一部と前記テスト用の第１導体パターンとを接続する第２導体パターンとを形成することと；
前記第１実装パッドに前記第１チップを実装し、前記テスト用の第１導体パターンを介して前記第１チップの機能テストを行うことと；
前記第１チップの機能テスト後に、前記第２実装用パッドに前記第２チップを実装することと；
前記支持板を剥離することと；を有する技術的特徴とする。
支持板上に層間樹脂絶縁層を形成することと；
該層間樹脂絶縁層に、テスト用の第１導体パターンと、前記第１チップを実装するための第１実装パッドと、前記第２チップを実装するための第２実装パッド、前記第１実装パッドの少なくとも一部と前記テスト用の第１導体パターンとを接続する第２導体パターンとを形成することと；
前記第１実装パッドに前記第１チップを実装し、前記テスト用の第１導体パターンを介して前記第１チップの機能テストを行うことと；
前記第１チップの機能テスト後に、前記第２実装用パッドに前記第２チップを実装することと；
前記支持板を剥離することと；を有する技術的特徴とする。
請求項１の電子部品の製造方法では、最外層の層間樹脂絶縁層上に、テスト用の第１導体パターンと、第１チップを実装するための第１実装パッドと、第２チップを実装するための第２実装パッド、第１実装パッドの少なくとも一部とテスト用の第１導体パターンとを接続する第２導体パターンとが形成される。そして、第１実装パッドに第１チップを実装してテスト用パッドを介して該第１チップの機能テストを行った後に、第２実装用パッドに第２チップを実装する。このため、第２チップ取り付け前に、第１チップの機能テストが容易に行え、第１チップが機能しない場合、第２チップの取り付けを中止できるので、第２チップを無駄にすることが避けられる。
[第１実施形態]
本発明の第１実施形態に係る電子部品について説明が成される。図６は、第１実施形態の電子部品の断面図を示す。電子部品１０は、配線層２０と、配線層２０上に実装されるロジックチップ９０Ａ、メモリチップ９０Ｂとを備えている。配線層２０は、コア基板を有していない。この電子部品１０は、例えば図８に示すような基板２００に搭載される（図７参照）。
本発明の第１実施形態に係る電子部品について説明が成される。図６は、第１実施形態の電子部品の断面図を示す。電子部品１０は、配線層２０と、配線層２０上に実装されるロジックチップ９０Ａ、メモリチップ９０Ｂとを備えている。配線層２０は、コア基板を有していない。この電子部品１０は、例えば図８に示すような基板２００に搭載される（図７参照）。
基板２００の断面を図８に示す。
基板２００は、コア基板２３０及びコア基板の両面に積層されたコア基板２３０を貫通する貫通孔２３３が設けられ、該貫通孔２３３内にスルーホール導体２３６が形成されている。スルーホール導体の端部にはスルーホールランド２３６Ｌが形成されている。スルーホール導体２３６によりコア基板両面の導体回路２３４が接続されている。コア基板２３０上には、ビア導体２６０及び信号線２５８を備える層間樹脂絶縁層２５０がビルドアップ形成されている。該層間樹脂絶縁層２５０の上層には、ビア導体３６０、ビアランド３６０Ｌ、パッド３５８Ｐを備える層間樹脂絶縁層３５０がビルドアップ形成されている。層間樹脂絶縁層３５０上には、開口２７１を備えるソルダーレジスト層２７０が形成され、開口２７１内に基板接続用のビアランド３６０Ｌ、パッド３５８Ｐが露出されている。下面側の開口２７１内には、外部基板接続用の半田バンプ２７２が設けられている。
基板２００は、コア基板２３０及びコア基板の両面に積層されたコア基板２３０を貫通する貫通孔２３３が設けられ、該貫通孔２３３内にスルーホール導体２３６が形成されている。スルーホール導体の端部にはスルーホールランド２３６Ｌが形成されている。スルーホール導体２３６によりコア基板両面の導体回路２３４が接続されている。コア基板２３０上には、ビア導体２６０及び信号線２５８を備える層間樹脂絶縁層２５０がビルドアップ形成されている。該層間樹脂絶縁層２５０の上層には、ビア導体３６０、ビアランド３６０Ｌ、パッド３５８Ｐを備える層間樹脂絶縁層３５０がビルドアップ形成されている。層間樹脂絶縁層３５０上には、開口２７１を備えるソルダーレジスト層２７０が形成され、開口２７１内に基板接続用のビアランド３６０Ｌ、パッド３５８Ｐが露出されている。下面側の開口２７１内には、外部基板接続用の半田バンプ２７２が設けられている。
電子部品１０の断面が図６に示される。
配線層２０は、第１面Ｆとその第１面とは反対側の第２面Ｓとを有する第１層間樹脂絶縁層５０と、第１層間樹脂絶縁層５０の第１面Ｆ上に形成されている導体パターン５８と、第１層間樹脂絶縁層５０の第１面上及び導体パターン５８上に形成されている第２層間樹脂絶縁層１５０と、第２層間樹脂絶縁層１５０上に形成されているビアランド１６０Ｌと、ロジックチップ９０Ａを実装するための第１実装パッド１５８Ａ、メモリチップ９０Ｂを実装するための第２実装パッド１５８Ｂと、ロジックチップ９０Ａのテスト用パッド（第１導体パターン）１５８Ｔと、ロジックチップ９０Ａとメモリチップ９０Ｂとを接続する接続導体パターン１５８Ｓとを有している。第２層間樹脂絶縁層１５０の内部には貫通孔１５１が設けられていて、この貫通孔１５１の内部にはビア導体１６０が設けられている。
配線層２０は、第１面Ｆとその第１面とは反対側の第２面Ｓとを有する第１層間樹脂絶縁層５０と、第１層間樹脂絶縁層５０の第１面Ｆ上に形成されている導体パターン５８と、第１層間樹脂絶縁層５０の第１面上及び導体パターン５８上に形成されている第２層間樹脂絶縁層１５０と、第２層間樹脂絶縁層１５０上に形成されているビアランド１６０Ｌと、ロジックチップ９０Ａを実装するための第１実装パッド１５８Ａ、メモリチップ９０Ｂを実装するための第２実装パッド１５８Ｂと、ロジックチップ９０Ａのテスト用パッド（第１導体パターン）１５８Ｔと、ロジックチップ９０Ａとメモリチップ９０Ｂとを接続する接続導体パターン１５８Ｓとを有している。第２層間樹脂絶縁層１５０の内部には貫通孔１５１が設けられていて、この貫通孔１５１の内部にはビア導体１６０が設けられている。
図６中のＺ−Ｚ横断面を図９（Ａ）に示す。
第２層間樹脂絶縁層１５０上には、上述したように、ロジックチップの実装領域８９Ａ内に第１実装パッド１５８Ａ及びビアランド１６０Ｌが配置され、メモリチップの実装領域８９Ｂ内に第２実装パッド１５８Ｂ及びビアランド１６０Ｌが配置され、ロジックチップの実装領域８９Ａとメモリチップの実装領域８９Ｂとの間に接続導体パターン１５８Ｓが配置され、ロジックチップの実装領域８９Ａの外側にテスト用パッド１５８Ｔが配置され、第１実装パッド１５８Ａの一部とテスト用パッド１５８Ｔとを接続する第２導体パターン１５８が配置されている。
第２層間樹脂絶縁層１５０上には、上述したように、ロジックチップの実装領域８９Ａ内に第１実装パッド１５８Ａ及びビアランド１６０Ｌが配置され、メモリチップの実装領域８９Ｂ内に第２実装パッド１５８Ｂ及びビアランド１６０Ｌが配置され、ロジックチップの実装領域８９Ａとメモリチップの実装領域８９Ｂとの間に接続導体パターン１５８Ｓが配置され、ロジックチップの実装領域８９Ａの外側にテスト用パッド１５８Ｔが配置され、第１実装パッド１５８Ａの一部とテスト用パッド１５８Ｔとを接続する第２導体パターン１５８が配置されている。
第１層間樹脂絶縁層５０は、熱硬化性樹脂、感光性樹脂、熱硬化性樹脂の一部に感光性基が付与された樹脂、熱可塑性樹脂、又は、これらの樹脂を含む樹脂複合体等からなる層である。第１層間樹脂絶縁層５０の内部には貫通孔５１が設けられている。貫通孔５１の内部には、めっきからなる電極６０が形成されている。電極６０の先端部には、半田バンプ７７が配置される。
第２層間樹脂絶縁層１５０上にはソルダーレジスト層７０が設けられている。ソルダーレジスト層７０には、パッド１５８Ｐの少なくとも一部を露出する開口７１が設けられている。この開口７１の内部にはロジックチップ実装用半田バンプ７６Ａ、メモリチップ実装用半田バンプ７６Ｂが設けられている。そして、配線層２０上に半田バンプ７６Ａを介してロジックチップ９０Ａが実装され、半田バンプ７６Ｂを介してメモリチップ９０Ｂが実装されている。配線層２０とロジックチップ９０Ａ、メモリチップ９０Ｂとの間にはアンダーフィル９４が充填されている。ロジックチップ９０Ａ及びメモリチップ９０Ｂの側面は封止樹脂９６で封止されている。
第１実施形態では、電子部品１０では、ファインピッチでコストの高い配線層２０にロジックチップ９０Ａ及びメモリチップ９０Ｂを設け、ロジックチップ９０Ａ及びメモリチップ９０Ｂから距離のある基板２００の配線密度を押さえることで、性能とコストとの両立が図られている。
第１実施形態の電子部品では、配線層２０に、ロジックチップ９０Ａとメモリチップ９０Ｂとが実装され、該ロジックチップ９０Ａとメモリチップ９０Ｂとが接続導体パターン１５８Ｓにより接続されることで、ロジックチップ９０Ａとメモリチップ９０Ｂとの間での信号の高速伝送が可能になる。
第１実施形態の電子部品の製造方法について、図１〜図７を参照して説明する。
（１）厚さ約１．１mmのガラス板３０が用意される（図１（Ａ））。
ガラス板は、実装するシリコン製ＩＣチップとの熱膨張係数差が小さくなるように、ＣＴＥが３．３（ppm）以下で、且つ、後述する剥離工程において使用する３０８ｎｍのレーザ光に対して透過率が９割以上であることが望ましい。
（１）厚さ約１．１mmのガラス板３０が用意される（図１（Ａ））。
ガラス板は、実装するシリコン製ＩＣチップとの熱膨張係数差が小さくなるように、ＣＴＥが３．３（ppm）以下で、且つ、後述する剥離工程において使用する３０８ｎｍのレーザ光に対して透過率が９割以上であることが望ましい。
（２）ガラス板３０の上に、主として熱可塑性ポリイミド樹脂からなる剥離層３２が設けられる（図１（Ｂ））。
（３）剥離層３２の上に、層間樹脂絶縁層用の樹脂フィルム（味の素社製：商品名；ＡＢＦ−４５ＳＨ）が昇温しながら真空圧着ラミネートされ、第１層間樹脂絶縁層５０が設けられる（図１（Ｃ）参照）。層間樹脂絶縁層用樹脂フィルムは、粒径０．１μｍ以下の可溶性粒子と無機粒子とを含む。
（４）ＣＯ2ガスレーザにて、第１層間樹脂絶縁層５０を貫通し、剥離層３２に至る電極体用開口５１が設けられる（図１（Ｄ）参照）。
（５）予め第１層間樹脂絶縁層５０の表層にパラジウムなどの触媒が付与され、無電解めっき液に５〜６０分間浸漬されることにより、０．１〜５μｍの範囲で無電解めっき膜５２が設けられる（図２（Ａ））。
（６）無電解めっき膜５２上に、市販の感光性ドライフィルムが貼り付けられ、フォトマスクフィルムが載置され露光された後、炭酸ナトリウムで現像処理され、厚さ約１５μｍのめっきレジスト５４が設けられる（図２（Ｂ））。
（７）無電解めっき膜５２が給電層として用いられ、電解めっきにより電解めっき膜５６が形成される（図２（Ｃ））。
（８）モノエタノールアミンを含む溶液でめっきレジスト５４が剥離除去される。そして、剥離しためっきレジスト下の無電解めっき膜５２がエッチングにて溶解除去され、無電解めっき膜５２と電解めっき膜５６からなる第１信号線５８及び電極６０が形成される（図２（Ｄ））。
（９）上記（３）と同様にして、第１層間樹脂絶縁層５０及び第１信号線５８上に第２層間樹脂絶縁層１５０が形成される（図３（Ａ））。
（１０）上記（４）と同様にして、第２層間樹脂絶縁層１５０内に第１信号線５８へ至るビア用開口１５１が形成される（図３（Ｂ））。
（１１）上記（５）〜（８）と同様にして、第２層間樹脂絶縁層１５０の開口１５１内にビア導体１６０が形成されると共に、第２層間樹脂絶縁層１５０上に接続導体パターン１５８Ｓ、第２導体パターン１５８、第１実装パッド１５８Ａ、第２実装パッド１５８Ｂ、ビアランド１６０Ｌが形成される（図３（Ｃ））。図９（Ａ）に該第２層間樹脂絶縁層１５０上の接続導体パターン１５８Ｓ、第２導体パターン１５８、実装パッド１５８Ａ、実装パッド１５８Ｂ、ビアランド１６０Ｌを示す。図９（Ａ）のｃ−ｃ断面が図３（Ｃ）に対応する。
（１２）第２層間樹脂絶縁層１５０上にソルダーレジスト層７０が形成される。その後、ソルダーレジスト層７０の内部に開口７１が設けられて、第１実装パッド１５８Ａ、第２実装パッド１５８Ｂ、テスト用パッド１５８Ｔが露出される（図３（Ｄ））。図３（Ｄ）の基板の平面図を図９（Ｂ）に示す。
（１３）次に、第１実装パッド１５８Ａ、第２実装パッド１５８Ｂの露出部分に上にＮｉめっきが施された後、半田めっき（Ｓｎ−Ａｇ）が施され、第１実装パッド１５８Ａに第１半田バンプ７６Ａが、第２実装パッド１５８Ｂに第２半田バンプ７６Ｂが形成されることで、配線基板１００が製造される（図３（Ｅ））。この配線基板１００は、ガラス板３０と、ガラス板３０上に形成されている配線層２０とから形成されている。
（１４）次いで、約２６０℃でリフローすることで配線基板１００上に半田バンプ７６Ａを介してロジックチップ９０Ａが実装される（図４（Ａ））。このとき、ガラス板３０とロジックチップ９０Ａとの熱膨張率は近似するため、配線層２０に加わる熱応力が低減される。図４（Ａ）の基板の平面図を図９（Ｃ）に示す。この配線層２０にロジックチップ９０Ａが実装された段階で、図示しない試験用のプローブをテスト用パッド１５８Ｔ及び第２パッド上の第２半田バンプ７６Ｂに当て、ロジックチップ９０Ａの機能試験を行う。この試験で、ロジックチップ９０Ａの動作不良が見出されると、当該配線基板１００は廃棄される。
（１５）ロジックチップ９０Ａの動作が正常であることが確認された配線基板１００に対して、メモリチップ９０Ｂが実装される（図４（Ｂ））。このときも、ガラス板３０とロジックチップ９０Ａとの熱膨張率は近似するため、配線層２０に加わる熱応力が低減される。
（１６）配線層２０とロジックチップ９０Ａ、メモリチップ９０Ｂとの間にアンダーフィル９４が充填される（図４（Ｃ））。
（１７）モールド型内で、ロジックチップ９０Ａ、メモリチップ９０Ｂが封止樹脂９６で封止される（図４（Ｄ））。
（１８）封止樹脂９６が研磨され、ロジックチップ９０Ａ、メモリチップ９０Ｂの上面が露出される（図５（Ａ））。これにより、ロジックチップに放熱板を直接取り付けることが可能になる。さらに、電子部品全体の高さも抑制される。
（１９）次いで、３０８ｎｍのレーザ光がガラス板３０を透過させて剥離層３２に照射され、剥離層３２が軟化される。そして、配線層２０に対してガラス板３０がスライドされ、ガラス板３０が剥離される（図５（Ｂ））。
（２０）アッシングにより剥離層３２が除去され、第１層間樹脂絶縁層５０及び電極６０のパッド６０Ｐが露出される（図５（Ｃ））。
（２１）そして、電極６０のパッド６０Ｐ上に半田バンプ７７が形成され、電子部品１０が完成される（図５（Ｄ））。
（２１）電子部品１０を、図８を参照して上述した基板２００上に半田バンプ７７を介して実装する。基板２００と配線層２０との間にアンダーフィル１９８が充填される（図７）。
第１実施形態の電子部品１０では、まず、最外層の層間樹脂絶縁層１５０上に、テスト用パッド１５８Ｔと、ロジックチップ９０Ａを実装するための第１実装パッド１５８Ａと、メモリチップ９０Ｂを実装するための第２実装パッド１５８Ｂ、第１実装パッド１５８Ａの少なくとも一部とテスト用パッド１５８Ｔとを接続する第２導体パターン１５８とを形成する。
そして、第１実装パッド１５８Ａ上にロジックチップ９０Ａを実装し、テスト用パッド１５８Ｔを介してロジックチップ９０Ａの機能テストを行った後に（図４（Ａ））、第２実装パッド１５８Ｂ上にメモリチップ９０Ｂを実装する（図４（Ｂ））。このため、メモリチップ取り付け前に、ロジックチップのテストが容易に行え、ロジックチップが機能しない場合、メモリチップの取り付けを中止できるので、メモリチップを無駄にすることが避けられる。
そして、第１実装パッド１５８Ａ上にロジックチップ９０Ａを実装し、テスト用パッド１５８Ｔを介してロジックチップ９０Ａの機能テストを行った後に（図４（Ａ））、第２実装パッド１５８Ｂ上にメモリチップ９０Ｂを実装する（図４（Ｂ））。このため、メモリチップ取り付け前に、ロジックチップのテストが容易に行え、ロジックチップが機能しない場合、メモリチップの取り付けを中止できるので、メモリチップを無駄にすることが避けられる。
第１実施形態の電子部品１０では、ロジックチップ９０Ａ及びメモリチップ９０Ｂをモールドした後、支持板３０を剥離する。すなわち、コア基板を有さず剛性の弱い配線層２０が支持板に支持された状態で、ロジックチップ９０Ａ及びメモリチップ９０Ｂが実装される。このため、配線層２０の反りが極力抑制される。
第１実施形態の配線基板１００では、テスト用パッド１５８Ｔと、ロジックチップを実装する第１実装パッド１５８Ａと、メモリチップ９０Ｂを実装する第２実装パッド１５８Ｂとが設けられ、第１実装パッド１５８Ａの少なくとも一部とテスト用パッド１５８Ｔとを接続する第２導体パターン１５８とを備える。第１実装パッド１５８Ａ上にロジックチップを実装してテスト用パッド１５８Ｔを介して該ロジックチップの機能テストを行った後に、第２実装用パッド１５８Ｂにメモリチップ９０Ｂを実装する。このため、メモリチップ取り付け前に、ロジックチップのテストが容易に行え、ロジックチップが機能しない場合、メモリチップの取り付けを中止できるので、メモリチップを無駄にすることが避けられる。
第１実施形態の配線基板では、図９（Ａ）に示されるようにテスト用パッド１５８Ｔが第１実装パッド領域（ロジックチップの実装領域）８９Ａよりも外側に配置されるため、ロジックチップ実装後、容易にテスト用パッドにプローブを当ててテストすることができる。
図１１（Ａ）はテスト用パッド１５８Ｔの配置例を示す。図９（Ａ）を参照して上述した第１実施形態では、第２導体パターン１５８の端部にテスト用パッド１５８Ｔが設けられた。この配置例では、第２導体パターン１５８の途中にテスト用パッド１５８Ｔが設けられる。この配置例では、テスト用パッドが配線の途中に配置されるので、配置の自由度が向上する。
図１１（Ｂ）はテスト用パッド１５８Ｔの別の配置例を示す。この配置例では、テスト用パッド１５８Ｔが千鳥状に配列される。このため、配置密度を高めることができる。
図１２（Ａ）は５角形のテスト用パッド１５８Ｔを、図１２（Ｂ）は六角形のテスト用パッド１５８Ｔを示す。この例では、テスト用パッドが多角形であるため、円形のパッドよりも配置密度を高めることができる。
[第２実施形態]
第２実施形態の係る電子部品の製造方法及び配線基板について説明が図１０を参照してなされる。
第１実施形態では、第１実装パッド１５８Ａとテスト用パッド１５８Ｔとを接続する第２導体パターン１５８が、第２層間樹脂絶縁層１５０上に配置された。これに対して、第２実施形態では、図１０（Ａ）に示されように第１実装パッド１５８Ａとテスト用パッド１５８Ｔとを接続する導体パターン５８が第２層間樹脂絶縁層１５０下層の第１絶縁層上に設けられる。導体パターン５８とテスト用パッド１５８Ｔとは、ビア導体及びビアランド１６０Ｌを介して接続される。図１０（Ｂ）に示されるように、第２絶縁層上にソルダーレジスト層７０が設けられ、ソルダーレジスト層の開口７１からテスト用パッド１５８Ｔ、第１実装パッド１５８Ａ、第２実装パッド１５８Ｂが露出される。
第２実施形態の係る電子部品の製造方法及び配線基板について説明が図１０を参照してなされる。
第１実施形態では、第１実装パッド１５８Ａとテスト用パッド１５８Ｔとを接続する第２導体パターン１５８が、第２層間樹脂絶縁層１５０上に配置された。これに対して、第２実施形態では、図１０（Ａ）に示されように第１実装パッド１５８Ａとテスト用パッド１５８Ｔとを接続する導体パターン５８が第２層間樹脂絶縁層１５０下層の第１絶縁層上に設けられる。導体パターン５８とテスト用パッド１５８Ｔとは、ビア導体及びビアランド１６０Ｌを介して接続される。図１０（Ｂ）に示されるように、第２絶縁層上にソルダーレジスト層７０が設けられ、ソルダーレジスト層の開口７１からテスト用パッド１５８Ｔ、第１実装パッド１５８Ａ、第２実装パッド１５８Ｂが露出される。
１０ 電子部品
２０ 配線層
５０ 第１層間樹脂絶縁層
９０Ａ ロジックチップ
９０Ｂ メモリチップ
１００ 配線基板
１５０ 第２層間樹脂絶縁層
１５８ 第２導体パターン
１５８Ｔ テスト用パッド（第１導体パターン）
１５８Ａ 第１実装パッド
１５８Ｂ 第２実装パッド
２００ 配線層
２３０ コア基板
２０ 配線層
５０ 第１層間樹脂絶縁層
９０Ａ ロジックチップ
９０Ｂ メモリチップ
１００ 配線基板
１５０ 第２層間樹脂絶縁層
１５８ 第２導体パターン
１５８Ｔ テスト用パッド（第１導体パターン）
１５８Ａ 第１実装パッド
１５８Ｂ 第２実装パッド
２００ 配線層
２３０ コア基板
Claims (13)
- 層間樹脂絶縁層と該層間樹脂絶縁層上に形成されている導体パターンとを有する配線層と、該配線層上に実装される第１チップ及び第２チップを備える電子部品の製造方法であって：
支持板上に層間樹脂絶縁層を形成することと；
該層間樹脂絶縁層に、テスト用の第１導体パターンと、前記第１チップを実装するための第１実装パッドと、前記第２チップを実装するための第２実装パッド、前記第１実装パッドの少なくとも一部と前記テスト用の第１導体パターンとを接続する第２導体パターンとを形成することと；
前記第１実装パッドに前記第１チップを実装し、前記テスト用の第１導体パターンを介して前記第１チップの機能テストを行うことと；
前記第１チップの機能テスト後に、前記第２実装用パッドに前記第２チップを実装することと；
前記支持板を剥離することと；を有する。 - 請求項１の電子部品の製造方法であって：
前記テスト用の第１導体パターンを、前記第１実装パッドの形成領域よりも外側に設ける。 - 請求項１の電子部品の製造方法であって：
前記テスト用の第１導体パターンの幅を、前記第２導体パターンの幅よりも大きくする。 - 請求項１の電子部品の製造方法であって：
前記テスト用の第１導体パターンはパッドである。 - 請求項１の電子部品の製造方法であって：
前記第２チップを実装した後に、該第２チップ及び前記第１チップをモールドし、前記支持板を剥離する。 - 請求項１の電子部品の製造方法であって：
前記第１チップはロジックであり、前記第２チップはメモリである。 - 請求項１の電子部品の製造方法であって：
前記テスト用の第１導体パターンは、前記第２導体パターンの端部に形成されている。 - 請求項１の電子部品の製造方法であって：
前記支持板はガラスから形成されている。 - 支持板と、
該支持板上に形成され、層間樹脂絶縁層と該層間樹脂絶縁層上に形成されている導体パターンとを有する配線層と、
を有する配線基板であって、
前記層間樹脂絶縁層には、テスト用の第１導体パターンと、前記第１チップを実装するための第１実装パッドと、前記第２チップを実装するための第２実装パッド、前記第１実装パッドの少なくとも一部と前記テスト用の第１導体パターンとを接続する第２導体パターンとが形成されている。 - 請求項９の配線基板であって：
前記テスト用の第１導体パターンは、前記第１実装パッドの形成領域よりも外側に配置される。 - 請求項９の配線基板であって：
前記支持板はガラスから形成されている。 - 請求項９の配線基板であって：
前記テスト用の第１導体パターンは、前記第２導体パターンの端部に形成されている。 - 請求項９の配線基板であって：
前記テスト用の第１導体パターンはパッドである。
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| JPH11145375A (ja) * | 1997-11-12 | 1999-05-28 | Matsushita Electron Corp | 半導体装置及びその製造方法 |
| JP2004039867A (ja) * | 2002-07-03 | 2004-02-05 | Sony Corp | 多層配線回路モジュール及びその製造方法 |
| JP2005010147A (ja) * | 2003-06-20 | 2005-01-13 | Samsung Electronics Co Ltd | 検査機能付きモジュール及びその検査方法。 |
| JP2009212140A (ja) * | 2008-02-29 | 2009-09-17 | Shinko Electric Ind Co Ltd | 配線基板の製造方法及び半導体パッケージの製造方法 |
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|---|---|---|---|---|
| JPH11145375A (ja) * | 1997-11-12 | 1999-05-28 | Matsushita Electron Corp | 半導体装置及びその製造方法 |
| JP2004039867A (ja) * | 2002-07-03 | 2004-02-05 | Sony Corp | 多層配線回路モジュール及びその製造方法 |
| JP2005010147A (ja) * | 2003-06-20 | 2005-01-13 | Samsung Electronics Co Ltd | 検査機能付きモジュール及びその検査方法。 |
| JP2009212140A (ja) * | 2008-02-29 | 2009-09-17 | Shinko Electric Ind Co Ltd | 配線基板の製造方法及び半導体パッケージの製造方法 |
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