JP2013162483A - 演算増幅器 - Google Patents
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Abstract
【解決手段】一対の差動入力端子を有する差動増幅回路と、該差動増幅回路の出力を増幅する増幅素子と定電流源とを含み、出力端子を有する出力増幅回路と、前記差動増幅回路と前記出力増幅器との間に接続された位相補償回路とを有する演算増幅器において、前記位相補償回路は、前記出力増幅回路の出力端子に接続されたソースフォロワ回路と該ソースフォロワ回路の出力と前記差動増幅回路の出力との間に接続された容量とを含み、前記ソースフォロワ回路に流れる電流と前記出力増幅回路の増幅素子に流れる電流とが比例している。
【選択図】図1
Description
P1=−1/(gm2・r01・r02・Cc) (1)
P2=−gm2/C2 (2)
Z1=(Cc/gm2−Cc・R)-1 (3)
GBW=gm1/Cc (4)
通常、位相余裕を十分に保つためには、
P2>GBW (5)
を満足させ、さらに、ゼロ点Z1が無限大あるいは負になるような抵抗値Rを選ぶ必要がある。
gm2/C2=−(Cc/gm2−Cc・R)-1 (6)
式(6)より好ましい抵抗値Rは、式(7)で与えられる。
R=(1/gm2)(1+C2/Cc) (7)
P3≧GBW (7−2)
P1=−1/(gm2・r01・r02) (8)
P2=−gm2/C2 (9)
P3=−gm4/Cc (10)
Z1=−gm4/(Cc+C3) (11)
GBW=gm1/Cc (12)
gm2/C2=gm4/(Cc+C3) (13)
P3≧GBW (14)
図1に、本発明の実施形態1にかかる演算増幅器を示す。演算増幅器は、入力信号を受けるための一対の差動入力端子1,2と、出力信号を出力する出力端子3とを有する差動増幅回路26、端子4と端子5とを有する位相補償回路27、及び入力信号を受けるための入力端子7と、出力信号を出力する出力端子8とを有する出力増幅回路28を備えている。
H(s)=Vout(s)/Vin(s)=N(s)/D(s) (15)
但し、
N(s)=gm1・gm2{gm4+(Cc+C3)s} (16)
D(s)=gm4・r01-1・r01-1+gm2・gm4・Cc・s
+gm4(C1+αCc)C2・s2+C1・C2・Cc・s3 (17)
α=1+(gm5/gm4) (18)
である。式(15)の分子のsの根がゼロ点、式(15)の分母のsの根がポールになる。式(15)、式(16)の根を計算してゼロ点とポールを求めることができる。
z1=−gm4/(Cc+C3) (19)
P1=−1/(gm2・r01・r02・Cc) (20)
P2=−gm2/(α・C2) (21)
P3=−(α・gm4)/C1 (22)
−gm2/(α・C2)=−gm4/(Cc+C3) (23)
P3≧GBW (24)
図3に、本発明の実施形態2にかかる演算増幅器を示す。演算増幅器は、差動増幅回路26、位相補償回路27、及び出力増幅回路28から構成される。実施形態2の演算増幅器と実施形態1の演算増幅器との相違点は、位相補償回路27にある。
図4に、本発明の実施形態3にかかる演算増幅器を示す。演算増幅器は、差動増幅回路26、位相補償回路27、及び出力増幅回路28から構成される。実施形態3の演算増幅器と実施形態1の演算増幅器との相違点は、差動増幅回路26にある。
10,11 入力MOSトランジスタ
13,14 ロードMOSトランジスタ
12,15,16,20,21 MOSトランジスタ
18,19 容量
26 差動増幅回路
27 位相補償回路
28 出力増幅回路
Claims (4)
- 一対の差動入力端子を有する差動増幅回路と、該差動増幅回路の出力を増幅する増幅素子と定電流源とを含み、出力端子を有する出力増幅回路と、前記差動増幅回路と前記出力増幅器との間に接続された位相補償回路とを有する演算増幅器において、
前記位相補償回路は、前記出力増幅回路の出力端子に接続されたソースフォロワ回路と該ソースフォロワ回路の出力と前記差動増幅回路の出力との間に接続された容量とを含み、前記ソースフォロワ回路に流れる電流と前記出力増幅回路の増幅素子に流れる電流とが比例していることを特徴とする演算増幅器。 - 前記ソースフォロワ回路は、前記出力増幅回路の出力端子に接続された入力MOSトランジスタ(20)および電流制御用MOSトランジスタ(21)が縦続接続され、
前記差動増幅回路の出力は、前記ソースフォロワ回路の電流制御用MOSトランジスタのゲート端子と前記出力増幅回路の増幅素子のゲート端子とに接続されていることを特徴とする請求項1に記載の演算増幅器。 - 前記ソースフォロワ回路は、
前記出力増幅回路の出力端子に接続された入力MOSトランジスタ(22)および電流制御用MOSトランジスタ(23)が縦続接続され、
前記差動増幅回路の出力に接続された第1MOSトランジスタ(24)、およびドレイン端子とゲート端子とが前記第1MOSトランジスタのドレイン端子に接続され、ゲート端子が前記電流制御用MOSトランジスタのゲート端子に接続された第2MOSトランジスタ(25)が縦続接続され、
前記第1MOSトランジスタのゲート端子と前記出力増幅回路の増幅素子のゲート端子とが接続されていることを特徴とする請求項1に記載の演算増幅器。 - 前記差動増幅回路は、折り返しカスコード構成となっていることを特徴とする請求項1に記載の演算増幅器。
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Publication number | Priority date | Publication date | Assignee | Title |
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CN111344949A (zh) * | 2017-11-13 | 2020-06-26 | 三菱电机株式会社 | Ab级放大器以及运算放大器 |
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2012
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CN111344949B (zh) * | 2017-11-13 | 2023-04-18 | 三菱电机株式会社 | Ab级放大器以及运算放大器 |
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