JP2013142999A - Image processing apparatus - Google Patents
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Abstract
Description
本発明は画像処理装置に関する。 The present invention relates to an image processing apparatus.
画像データに対して例えば色変換処理やフィルタ処理などの画像処理を施す技術が従来から知られており、例えば、特許文献１には、カラー画像のデータをそれぞれ並列に画像処理する複数の画像処理プロセッサを備えて画像処理を高速化する旨のカラー画像処理装置が開示されている。
Techniques for performing image processing such as color conversion processing and filter processing on image data have been conventionally known. For example,
このような画像データに対する画像処理においては、画像の形成に不必要な無効データを含んだ画像データが画像処理の対象とされる場合もある。 In such image processing for image data, image data including invalid data unnecessary for image formation may be the target of image processing.
本発明は、無効データを含んだ画像データの画像処理において、無効データ対応を必要とするか否かを判定してその判定結果に応じた画像処理を実現することを目的とする。 An object of the present invention is to determine whether or not invalid data handling is required in image processing of image data including invalid data, and to realize image processing according to the determination result.
請求項１に係る発明は、再構成データに基づいて再構成可能回路内に画像処理部を構成する再構成制御部と、前記画像処理部による画像処理が無効データ対応を必要とするか否かに応じて、無効データを含んだ画像データが当該画像処理部に入力される経路を選択する選択部と、前記画像処理部の再構成データに基づいて、当該画像処理部による画像処理が無効データ対応を必要とするか否かを判定する判定部と、を有し、前記選択部は、前記判定部が無効データ対応を必要とすると判定した場合に、無効データを含んだ画像データが入力バッファを介して前記画像処理部に入力される経路を選択し、前記判定部は、無効データ対応を必要とすると判定した場合に、前記画像処理部を制御することにより、無効データを含んだ画像データの画像処理において、無効データに対応する処理期間に当該画像処理を停止させる、ことを特徴とする画像処理装置である。 According to the first aspect of the present invention, the reconstruction control unit that configures the image processing unit in the reconfigurable circuit based on the reconstruction data, and whether or not the image processing by the image processing unit requires invalid data correspondence And a selection unit that selects a path through which image data including invalid data is input to the image processing unit, and image processing performed by the image processing unit based on the reconstruction data of the image processing unit. A determination unit that determines whether or not correspondence is required, and the selection unit receives image data including invalid data when the determination unit determines that invalid data correspondence is required. And selecting a route input to the image processing unit via the image processing unit, and when the determination unit determines that invalid data handling is required, the image processing unit includes the image data including invalid data by controlling the image processing unit. Painting In the process, stopping the image processing on the processing period corresponding to the invalid data, it is an image processing apparatus according to claim.
請求項２に係る発明は、請求項１の画像処理装置において、前記選択部は、前記判定部が無効データ対応を必要としないと判定した場合に、無効データを含んだ画像データが前記入力バッファを介さずに前記画像処理部に入力される経路を選択する、ことを特徴とする画像処理装置である。 According to a second aspect of the present invention, in the image processing apparatus according to the first aspect, when the selection unit determines that the determination unit does not need to handle invalid data, image data including invalid data is stored in the input buffer. An image processing apparatus is characterized in that a route input to the image processing unit is selected without going through.
請求項３に係る発明は、請求項１または２の画像処理装置において、前記判定部は、無効データ対応を必要としないと判定した場合に、前記画像処理部における画像処理を停止させずに、無効データを含んだ画像データを画像処理させる、ことを特徴とする画像処理装置である。 According to a third aspect of the present invention, in the image processing apparatus according to the first or second aspect, when the determination unit determines that the invalid data handling is not required, without stopping the image processing in the image processing unit, An image processing apparatus that performs image processing on image data including invalid data.
請求項１に係る発明によれば、無効データを含んだ画像データの画像処理において、無効データ対応を必要とするか否かを判定してその判定結果に応じた画像処理を実現することができる。 According to the first aspect of the present invention, it is possible to determine whether or not invalid data handling is required in image processing of image data including invalid data, and to realize image processing according to the determination result. .
請求項２に係る発明によれば、無効データを含んだ画像データの画像処理において、入力バッファを介さずに画像データを画像処理することができる。 According to the second aspect of the present invention, in the image processing of the image data including invalid data, the image data can be processed without going through the input buffer.
請求項３に係る発明によれば、無効データを含んだ画像データの画像処理において、画像処理を停止させずに画像データを画像処理することができる。
According to the invention of
図１は、本発明の実施において好適な画像処理装置を説明するための図であり、図１には、その画像処理装置（本画像処理装置）が備える画像処理プロセッサ１００と外部メモリ２００が示されている。
FIG. 1 is a diagram for explaining an image processing apparatus suitable for implementing the present invention. FIG. 1 shows an image processor 100 and an
本画像処理装置によって処理される画像データは、例えばコンピュータなどの外部の装置から本画像処理装置に提供され、データバス等を介して外部メモリ２００に記憶され、外部メモリ２００から画像処理プロセッサ１００に読み込まれる。また、本画像処理装置が画像読み取り機能（スキャン機能）を備えて、その機能を介して紙などの媒体から得られた画像データを外部メモリ２００に記憶し、その画像データを画像処理プロセッサ１００が処理してもよい。さらに、本画像処理装置が印刷機能（プリント機能）を備えて、画像処理プロセッサ１００による処理後の画像データに対応した画像を紙などに印刷してもよいし、処理後の画像データを外部の装置に提供するようにしてもよい。
Image data processed by the image processing apparatus is provided to the image processing apparatus from an external device such as a computer, for example, stored in the
画像処理プロセッサ１００は、例えばＤＲＰ（Dynamic Reconfigurable Processor：動的再構成可能プロセッサ）などにより実現され、画像データに対して画像処理を施し、画像処理後の画像データを出力する。なお、画像処理プロセッサ１００が、例えば、ＰＬＤ（Programmable Logic Device）やＦＰＧＡ（Field Programmable Gate Array）などにより実現されてもよいし、既存の他のプロセッサまたは今後開発されるであろう他のプロセッサなどにより実現されてもよい。 The image processor 100 is realized by, for example, a DRP (Dynamic Reconfigurable Processor), performs image processing on the image data, and outputs the image data after the image processing. Note that the image processor 100 may be realized by, for example, a PLD (Programmable Logic Device) or an FPGA (Field Programmable Gate Array), or another existing processor or another processor that will be developed in the future. May be realized.
画像処理プロセッサ１００が処理対象とする画像データは、外部メモリ２００に記憶されている。画像処理プロセッサ１００の外部メモリ２００へのアクセスはアービタ２０により調停される。アービタ２０は、例えば図示しない制御部からの指示に応じて、処理対象となる画像データをメモリ制御部１０を介して外部メモリ２００から読み込む。また、アービタ２０は、例えば図示しない制御部からの指示に応じて、画像処理後の画像データをメモリ制御部１０を介して外部メモリ２００に記憶する。
Image data to be processed by the image processor 100 is stored in the
外部メモリ２００から得られた画像データは、アービタ２０から、入力バッファ（バッファ１，２）を通る経路１と、入力バッファを通らない経路２に出力され、セレクタ３０を介して再構成可能回路４０に送られる。
The image data obtained from the
再構成可能回路４０は、その内部の論理回路構成を再構成できる回路である。再構成可能回路４０は、例えばＤＲＰ（Dynamic Reconfigurable Processor：動的再構成可能プロセッサ）により実現され、当該画像処理プロセッサ１００が動作中に再構成できる多数の回路要素（ＰＥ：プロセッサエレメント）からなるアレイを内部に備えている。そして、それら回路要素間の接続構成が再構成データ（コンフィギュレーションデータ）に従って比較的高速に組み替え可能となっている。再構成可能回路４０内の回路は、再構成制御部６０の制御により、再構成データ記憶部７０に記憶された再構成データに基づいて再構成（リコンフィギュレーション）される。
The reconfigurable circuit 40 is a circuit that can reconfigure the internal logic circuit configuration. The reconfigurable circuit 40 is realized by, for example, a DRP (Dynamic Reconfigurable Processor), and is an array composed of a large number of circuit elements (PE: processor elements) that can be reconfigured during operation of the image processor 100. Is provided inside. The connection configuration between these circuit elements can be rearranged at a relatively high speed in accordance with reconfiguration data (configuration data). The circuits in the reconfigurable circuit 40 are reconfigured (reconfigured) based on the reconfiguration data stored in the reconfiguration data storage unit 70 under the control of the
図２は、再構成データ記憶部７０に記憶された再構成データの具体例を示す図である。再構成データ記憶部７０には、様々な画像処理に係る再構成データが記憶されている。各画像処理の再構成データは、回路構成データとバブル対応要否情報で構成される。例えば図２に示す具体例において、画像処理Ａに係る再構成データは、画像処理Ａ回路を形成するための回路構成データと、画像処理Ａがバブル対応を必要とする処理であることを示すバブル対応要否情報で構成されている。バブル対応要否情報は、画像データに含まれるバブル（無効データ）に関する対応が必要か否かを示す情報であり、その情報を付された画像処理が、バブル対応を必要とする場合に「１」とされ、バブル対応を必要としない場合に「０（ゼロ）」とされる。なお、バブル対応要否情報を利用した処理の具体例は後に図４と図５を利用して詳述する。 FIG. 2 is a diagram illustrating a specific example of the reconstruction data stored in the reconstruction data storage unit 70. The reconstruction data storage unit 70 stores reconstruction data related to various image processes. Reconstruction data for each image processing is composed of circuit configuration data and bubble correspondence necessity information. For example, in the specific example shown in FIG. 2, the reconstruction data related to the image processing A includes circuit configuration data for forming the image processing A circuit and a bubble indicating that the image processing A is a process that requires a bubble correspondence. It consists of correspondence necessity information. The bubble correspondence necessity information is information indicating whether or not a correspondence regarding bubbles (invalid data) included in the image data is necessary. When the image processing to which the information is attached requires bubble correspondence, “1” is given. ”And“ 0 (zero) ”when bubble correspondence is not required. A specific example of processing using bubble correspondence necessity information will be described in detail later with reference to FIGS. 4 and 5.
図１に戻り、再構成制御部６０は、再構成データ記憶部７０に記憶された再構成データに基づいて、再構成可能回路４０内に画像処理部（画像処理に係る回路）を構成（コンフィギュレーション）する。例えば、画像処理Ｂが必要とされる場合に、再構成制御部６０は、再構成データ記憶部７０に記憶された画像処理Ｂに係る再構成データの回路構成データ（画像処理Ｂ回路）に基づいて、再構成可能回路４０内に画像処理Ｂに係る回路を構成する。また、例えば画像処理Ｂの次に画像処理Ｃが必要とされる場合、再構成制御部６０は、再構成データ記憶部７０に記憶された画像処理Ｃに係る再構成データの回路構成データ（画像処理Ｃ回路）に基づいて、再構成可能回路４０内に、画像処理Ｂに代えて画像処理Ｃに係る回路を再構成（リコンフィギュレーション）する。
Returning to FIG. 1, the
バブル対応判定部５０は、再構成可能回路４０内に構成される画像処理に係る再構成データに基づいて、その画像処理がバブル（無効データ）対応を必要とするか否かを判定する。例えば、再構成可能回路４０内に画像処理Ｂに係る回路が構成されると、バブル対応判定部５０は、再構成データ記憶部７０に記憶された画像処理Ｂに係る再構成データのバブル対応要否情報に基づいて、画像処理Ｂがバブル対応を必要とするか否かを判定する。図２に示した再構成データの具体例においては、画像処理Ｂに係るバブル対応要否情報が「０（ゼロ）」であるため、画像処理Ｂがバブル対応を必要としないと判定される。
The bubble
図１のバブル対応判定部５０における判定結果はセレクタ３０に出力され、セレクタ３０は、バブル対応が必要と判定された場合に、入力バッファ（バッファ１，２）を通る経路１を選択し、バブル対応が不要と判定された場合に、入力バッファを通らない経路２を選択する。
The determination result in the bubble
そして、経路１または経路２からセレクタ３０を経由して再構成可能回路４０に画像データが送られ、その画像データが再構成可能回路４０内に構成された画像処理部により画像処理される。画像処理後の画像データは、出力バッファを経由してアービタ２０に送られ、アービタ２０が画像処理後の画像データをメモリ制御部１０を介して外部メモリ２００に記憶する。
Then, the image data is sent from the
そこで、以下に、本画像処理装置において実行される処理について詳述する。なお、図１に示した構成（部分）については、以下の説明においても図１の符号を利用する。 Therefore, processing executed in the image processing apparatus will be described in detail below. In addition, about the structure (part) shown in FIG. 1, the code | symbol of FIG. 1 is utilized also in the following description.
図３は、図１の画像処理装置における再構成処理から画像処理までの動作を説明するためのフローチャートである。まず、再構成制御部６０が、回路構成データ（図２）に基づいて、画像処理に関する再構成処理を実行する（Ｓ３０１）。そして、再構成可能回路４０内に画像処理に係る回路が構成されて再構成処理が終了すると（Ｓ３０２）、再構成制御部６０は、再構成が終了したことを示すトリガを出力する。
FIG. 3 is a flowchart for explaining operations from the reconstruction process to the image processing in the image processing apparatus of FIG. First, the
そのトリガを受けたバブル対応判定部５０は、再構成可能回路４０内に構成された画像処理に係るバブル対応要否情報（図２）を確認し（Ｓ３０３）、その画像処理がバブル対応を必要とするか否かを判定する（Ｓ３０４）。
Upon receiving the trigger, the bubble
バブル対応を必要とすると判定した場合、バブル対応判定部５０は、後に詳述する停止制御信号を出力する準備をする（Ｓ３０５）。つまり、バブル対応判定部５０は、再構成可能回路４０内に構成された画像処理部を制御する準備をする。さらに、バブル対応判定部５０は、セレクタ３０を制御して、画像データが入力バッファ（バッファ１，２）を通ってセレクタ３０から再構成可能回路４０に送られる経路１を選択する（Ｓ３０６）。そして、バブル対応を必要とする場合の画像処理が実行され（Ｓ３０７）、その画像処理が終了すると本フローチャートも終了する。
If it is determined that bubble correspondence is required, the bubble
一方、バブル対応を必要としないと判定した場合、バブル対応判定部５０は、停止制御信号の出力を停止する（Ｓ３０８）。なお、この場合には、後に詳述するイネーブル信号が利用される。さらに、バブル対応判定部５０は、セレクタ３０を制御して画像データが入力バッファを通らずにセレクタ３０から再構成可能回路４０に送られる経路２を選択する（Ｓ３０９）。そして、バブル対応を必要としない場合の画像処理が実行され（Ｓ３１０）、その画像処理が終了すると本フローチャートも終了する。
On the other hand, when it is determined that the bubble correspondence is not required, the bubble
例えば、互いに異なる複数の画像処理を次々に実行する場合には、画像処理ごとに本フローチャートに従った処理が実行される。 For example, when a plurality of different image processes are executed one after another, the process according to this flowchart is executed for each image process.
図４は、バブル対応を必要とする場合の画像処理を説明するための図であり、図３のＳ３０７における処理の具体例を示している。 FIG. 4 is a diagram for describing image processing when bubble correspondence is required, and shows a specific example of the processing in S307 of FIG.
図４において、横軸は時間軸であり、単位時間Δｔごとに時刻ｔ１から順に時刻が付されている。単位時間Δｔは、画像処理を進める際の処理時間の単位であり、例えば１クロックに相当する時間である。また、画像データは、単位データ（例えば２５６バイト）ごとに画像処理される。 In FIG. 4, the horizontal axis is a time axis, and time is given in order from time t1 for each unit time Δt. The unit time Δt is a unit of processing time when image processing proceeds, and is a time corresponding to, for example, one clock. The image data is subjected to image processing for each unit data (for example, 256 bytes).
図４において入力データ（Ａ）は、画像処理の対象となる画像データであり、外部メモリ２００から単位データごとに読み込まれてアービタ２０から出力される。図４の具体例においては、時刻ｔ１に単位データ（１）がアービタ２０から出力され、続く時刻ｔ２に単位データ（２）がアービタ２０から出力されている。
In FIG. 4, input data (A) is image data to be subjected to image processing, and is read from the
バブル対応を必要とする場合には、画像データが入力バッファ（バッファ１，２）を通る経路１が選択されており（図３のＳ３０６）、アービタ２０から出力された画像データが入力バッファに送られる。バッファ１とバッファ２は、画像データを単位データごとに交互に記憶して交互に出力するピンポンバッファとして機能する。
When bubble correspondence is required, the
図４においてバッファ１（Ｂ１）は、バッファ１内のデータを示しており、バッファ２（Ｂ２）は、バッファ２内のデータを示している。図４の具体例では、アービタ２０から出力された単位データ（１）が時刻ｔ１にバッファ１に記憶され、続いてアービタ２０から出力された単位データ（２）が時刻ｔ２にバッファ２に記憶されている。バッファ１とバッファ２に記憶されたデータは、交互に、セレクタ３０を介して再構成可能回路４０内の画像処理部に送られる。
In FIG. 4, a buffer 1 (B1) indicates data in the
図４において画像処理（Ｃ）は、画像処理部に送られた画像データを示している。バッファ１に記憶された単位データ（１）は、時刻ｔ２に画像処理部に送られ、また、バッファ２に記憶された単位データ（２）は、時刻ｔ３に画像処理部に送られる。このようにバッファ１とバッファ２から交互に単位データが画像処理部に送られる際に、バッファ１とバッファ２が切り替えられる期間がある。図４の具体例では、時刻ｔ２と時刻ｔ３の間にバッファの切り替えの期間が発生している。そして、その切り替えの期間では、画像として必要な単位データ（１）と単位データ（２）が存在しないため、この期間が画像として不要なバブルのデータ（無効データ）の期間となる。
In FIG. 4, image processing (C) indicates image data sent to the image processing unit. The unit data (1) stored in the
画像処理においては、例えばフィルタ処理等のように、目的とする単位データ（例えば画素データ）の画像処理結果を得るにあたり、その目的とする単位データに隣接する他の単位データ（他の画素データ）を参照する場合がある。こうしたフィルタ処理等の場合において、図４に示す画像処理（Ｃ）にように、バブルを含んだ画像データについて、そのバブルをも画像処理の対象として処理してしまうと、例えば単位データ（１）や単位データ（２）の処理結果にバブルの影響が反映されてしまう。つまり、画像として必要な単位データ（１）と単位データ（２）等から得られる本来の画像処理結果とは異なる、バブルの影響を受けた誤った画像処理結果が得られてしまう。 In image processing, when obtaining an image processing result of target unit data (for example, pixel data) such as filter processing, other unit data (other pixel data) adjacent to the target unit data is obtained. May refer to In the case of such filter processing or the like, if image data including bubbles is processed as a target of image processing as in image processing (C) shown in FIG. 4, for example, unit data (1) In other words, the influence of the bubble is reflected in the processing result of the unit data (2). That is, an erroneous image processing result affected by the bubble, which is different from the original image processing result obtained from the unit data (1) and unit data (2) necessary for the image, is obtained.
そこで、本画像処理装置においては、例えばフィルタ処理等のようなバブル対応を必要とする画像処理の場合に、バブル対応判定部５０が、図４に示す停止制御信号（Ｄ）を出力し、再構成可能回路４０内に構成された画像処理部を制御する。これにより、バブルを含んだ画像データの画像処理において、バブルに対応する処理期間に画像処理が停止される。
Therefore, in this image processing apparatus, in the case of image processing that requires bubble correspondence, such as filter processing, the bubble
図４に示す例においては、単位データ（１）の処理期間において停止制御信号（Ｄ）が高レベルとされ、単位データ（１）と単位データ（２）の間のバブルの期間において停止制御信号（Ｄ）が低レベルとされ、単位データ（２）の処理期間において停止制御信号（Ｄ）が高レベルとされる。そして、画像処理部は、停止制御信号（Ｄ）が高レベルの期間において画像処理を実行し、停止制御信号（Ｄ）が低レベルの期間において画像処理を停止させる。これにより、単位データ（１）と単位データ（２）のみが画像処理され、バブルに対する画像処理が回避され、バブルの影響を受けない画像処理結果を得ることが可能になる。 In the example shown in FIG. 4, the stop control signal (D) is set to a high level during the processing period of the unit data (1), and the stop control signal is output during the bubble period between the unit data (1) and the unit data (2). (D) is set to the low level, and the stop control signal (D) is set to the high level during the processing period of the unit data (2). Then, the image processing unit executes image processing in a period in which the stop control signal (D) is at a high level, and stops image processing in a period in which the stop control signal (D) is at a low level. As a result, only the unit data (1) and the unit data (2) are subjected to image processing, image processing for the bubble is avoided, and an image processing result that is not affected by the bubble can be obtained.
図４において出力バッファ（Ｅ）は、画像処理部から出力されて出力バッファに送られる画像処理後の画像データを示しており、時刻ｔ３に単位データ（１）に関する画像処理結果が出力され、時刻ｔ４に単位データ（２）に関する画像処理結果が出力されている。こうして得られた画像処理結果は、単位データごとにアービタ２０に送られ、アービタ２０は、単位データごとに、画像処理後の画像データをメモリ制御部１０を介して外部メモリ２００に記憶する。なお、画像処理後の画像データが、画像処理部から出力バッファを介さずにアービタ２０に送られるようにしてもよい。
In FIG. 4, an output buffer (E) indicates image data after image processing that is output from the image processing unit and sent to the output buffer, and an image processing result relating to the unit data (1) is output at time t3. At t4, the image processing result relating to the unit data (2) is output. The image processing result thus obtained is sent to the
図４に示す例においては、単位データ（１）と単位データ（２）の画像処理結果が得られると、入力データ（Ａ）に示すように、時刻ｔ５に単位データ（３）がアービタ２０から出力され、続く時刻ｔ６に単位データ（４）がアービタ２０から出力されている。そして、入力データ（Ａ）に示すように、時刻ｔ３と時刻ｔ４には、有効な画像データが得られていない。その結果、画像処理（Ｃ）において、時刻ｔ４と時刻ｔ５において有効なデータが存在しない無効データの期間、つまりバブルに相当する期間が発生する。この期間においても、停止制御信号（Ｄ）が低レベルとされ、画像処理部における画像処理が停止される。
In the example shown in FIG. 4, when the image processing results of the unit data (1) and the unit data (2) are obtained, the unit data (3) is transferred from the
また、バッファ１（Ｂ１）とバッファ２（Ｂ２）に示すように、時刻ｔ５に単位データ（３）がバッファ１に記憶され、続く時刻ｔ６に単位データ（４）がバッファ２に記憶されている。そして、バッファ１とバッファ２に記憶されたデータが、交互にセレクタ３０を介して再構成可能回路４０内の画像処理部に送られるため、画像処理（Ｃ）に示すように、単位データ（３）と単位データ（４）の間にも、画像として不要なバブルのデータの期間が発生する。この期間においても、停止制御信号（Ｄ）が低レベルとされ、画像処理部における画像処理が停止される。
Further, as shown in buffer 1 (B1) and buffer 2 (B2), unit data (3) is stored in
図４の例においては、単位データ（４）以降においても、画像データが単位データごとに処理され、そしてバブルに対応する画像処理期間において、停止制御信号（Ｄ）が低レベルとされ、画像処理が停止される。これにより、画像として有効な画像データが次々に画像処理されつつ、バブルに対する画像処理が回避され、バブルの影響を受けない画像処理結果を得ることが可能になる。 In the example of FIG. 4, even after the unit data (4), the image data is processed for each unit data, and the stop control signal (D) is set to a low level during the image processing period corresponding to the bubble. Is stopped. As a result, image data effective as an image is successively subjected to image processing, image processing for bubbles is avoided, and an image processing result that is not affected by bubbles can be obtained.
図５は、バブル対応を必要としない場合の画像処理を説明するための図であり、図３のＳ３１０における処理の具体例を示している。 FIG. 5 is a diagram for explaining image processing when bubble correspondence is not required, and shows a specific example of processing in S310 of FIG.
図４の場合と同様に、図５においても、横軸は時間軸であり、単位時間Δｔごとに時刻ｔ１から順に時刻が付されている。また、単位時間Δｔは例えば１クロックに相当する時間であり、画像データは単位データ（例えば２５６バイト）ごとに画像処理される。 As in the case of FIG. 4, also in FIG. 5, the horizontal axis is the time axis, and time is given in order from time t1 for each unit time Δt. The unit time Δt is, for example, a time corresponding to one clock, and the image data is subjected to image processing for each unit data (for example, 256 bytes).
図５に示す入力データ（Ａ）は、画像処理の対象となる画像データであり、図４の場合と同様に、外部メモリ２００から単位データごとに読み込まれてアービタ２０から出力される。そして、図５に示す入力データ（Ａ）においても、時刻ｔ１に単位データ（１）がアービタ２０から出力され、続く時刻ｔ２に単位データ（２）がアービタ２０から出力されている。また、時刻ｔ３と時刻ｔ４においては有効な画像データが得られず、時刻ｔ５に画像データ（３）がアービタ２０から出力され、続く時刻ｔ６に単位データ（４）がアービタ２０から出力されている。
Input data (A) shown in FIG. 5 is image data to be subjected to image processing, and is read for each unit data from the
図５に示す例においては、アービタ２０が、有効な単位データの期間を示すイネーブル信号（Ａ´）を出力する。つまり、図５に示すように、単位データ（１）と単位データ（２）が出力される時刻ｔ１と時刻ｔ２においてイネーブル信号（Ａ´）が高レベルとされて、単位データが出力されない時刻ｔ３と時刻ｔ４においてイネーブル信号（Ａ´）が低レベルとされ、以降においても、単位データが出力される期間にイネーブル信号（Ａ´）が高レベルとされ、単位データが出力されない期間にイネーブル信号（Ａ´）が低レベルとされる。入力データ（Ａ）とイネーブル信号（Ａ´）は、互いに同期された状態でアービタ２０から出力される。
In the example shown in FIG. 5, the
バブル対応を必要としない場合には、画像データが入力バッファ（バッファ１，２）を通らない経路２が選択されており（図３のＳ３０９）、アービタ２０から出力された入力データ（Ａ）とイネーブル信号（Ａ´）は、セレクタ３０を介して再構成可能回路４０内の画像処理部に送られる。
When bubble correspondence is not required, the
図５において画像処理（Ｃ）は、画像処理部に送られる画像データを示している。経路２が選択されているため、画像データが入力バッファ（バッファ１，２）に溜め込まれてから出力される処理を省略することができ、例えば単位データ（１）が時刻ｔ１に画像処理部に送られ、単位データ（２）が時刻ｔ２に画像処理部に送られる。また、入力バッファを省略しているため、バッファの切り替えに伴うバブル（無効データ）も発生していない。但し、入力データ（Ａ）において、時刻ｔ３と時刻ｔ４には、有効な画像データが得られていないため、その結果、画像処理（Ｃ）において、時刻ｔ３と時刻ｔ４で有効なデータが存在しない無効データの期間、つまりバブルに相当する期間が発生する。
In FIG. 5, image processing (C) indicates image data sent to the image processing unit. Since the
画像処理においては、例えば色変換処理等のように、目的とする単位データ（例えば画素データ）の画像処理結果を得るにあたり、その目的とする単位データのみを参照する場合がある。こうした色変換処理等の場合には、図５に示す画像処理（Ｃ）にように、バブルを含んだ画像データについて、そのバブルをも画像処理の対象として処理してしまっても、例えば単位データ（１）や単位データ（２）の処理結果にバブルの影響は反映されない。 In image processing, in order to obtain an image processing result of target unit data (for example, pixel data) such as color conversion processing, only the target unit data may be referred to. In the case of such color conversion processing or the like, as in the image processing (C) shown in FIG. 5, for image data including bubbles, even if the bubbles are processed as image processing targets, for example, unit data The influence of bubbles is not reflected in the processing results of (1) and unit data (2).
そこで、本画像処理装置においては、例えば色変換処理等のようなバブル対応を必要としない画像処理の場合に、バブル対応判定部５０が、再構成可能回路４０内に構成された画像処理部を停止させずに画像処理を継続させる。これにより、画像処理中に動作を停止させることに伴う画像処理性能の低下を回避することが可能になる。
Therefore, in this image processing apparatus, in the case of image processing that does not require bubble correspondence, such as color conversion processing, the bubble
図５において出力バッファ（Ｅ）は、画像処理部から出力されて出力バッファに送られる画像処理後の画像データを示しており、時刻ｔ２に単位データ（１）に関する画像処理結果が出力され、時刻ｔ３に単位データ（２）に関する画像処理結果が出力されている。そして、時刻ｔ３と時刻ｔ４のバブルに相当する期間においても画像処理が継続的に実行されているため、出力バッファ（Ｅ）に示すように、時刻ｔ４と時刻ｔ５には、無効データに関する画像処理結果が含まれている。この無効データに関する画像処理結果を取り除くために、イネーブル信号（Ａ´）が利用される。 In FIG. 5, an output buffer (E) indicates image data after image processing that is output from the image processing unit and sent to the output buffer, and an image processing result relating to the unit data (1) is output at time t2, and time The image processing result relating to the unit data (2) is output at t3. Since the image processing is continuously executed during the period corresponding to the bubbles at time t3 and time t4, as shown in the output buffer (E), image processing related to invalid data is performed at time t4 and time t5. Results are included. In order to remove the image processing result relating to the invalid data, the enable signal (A ′) is used.
つまり、入力データ（Ａ）と共にアービタ２０から出力されたイネーブル信号（Ａ´）が、セレクタ３０を介して再構成可能回路４０内の画像処理部に送られる。図５に示すイネーブル信号（Ｃ´）が画像処理部に送られたイネーブル信号である。そして、画像処理部内において、画像処理に要する遅延と同じ時間だけイネーブル信号（Ｃ´）も遅延処理され、画像処理部から出力される。図５に示すイネーブル信号（Ｅ´）が画像処理部から出力されるイネーブル信号である。
That is, the enable signal (A ′) output from the
図５に示す例では、画像処理（Ｃ）に示す画像データが、画像処理部内の画像処理によりΔｔだけ遅延されて、出力バッファ（Ｅ）に示す画像処理後の画像データが得られている。したがって、図５に示す例では、画像処理部に入力されたイネーブル信号（Ｃ´）もΔｔだけ遅延されてイネーブル信号（Ｅ´）となって画像処理部から出力される。 In the example shown in FIG. 5, the image data shown in the image processing (C) is delayed by Δt by the image processing in the image processing unit, and the image data after the image processing shown in the output buffer (E) is obtained. Therefore, in the example shown in FIG. 5, the enable signal (C ′) input to the image processing unit is also delayed by Δt to be an enable signal (E ′) and output from the image processing unit.
画像処理結果である出力バッファ（Ｅ）と遅延されたイネーブル信号（Ｅ´）は、互いに同期された状態で画像処理部から出力されて出力バッファに送られる。そして、出力バッファに送られた画像処理結果である出力バッファ（Ｅ）のうち、イネーブル信号（Ｅ´）が高レベルである期間のデータのみが有効な画像処理結果として抽出され、出力バッファから出力される。 The output buffer (E), which is the image processing result, and the delayed enable signal (E ′) are output from the image processing unit in synchronization with each other and sent to the output buffer. Of the output buffer (E) that is the image processing result sent to the output buffer, only the data during the period in which the enable signal (E ′) is at a high level is extracted as the valid image processing result and output from the output buffer. Is done.
図５において出力データ（Ｆ）は、有効な画像処理結果として抽出されたデータを示しており、時刻ｔ２に単位データ（１）に関する画像処理結果が得られ、時刻ｔ３に単位データ（２）に関する画像処理結果が得られている。そして、時刻ｔ４と時刻ｔ５においてバブルに関する処理結果が出力されていない。時刻ｔ６以降においても、有効な画像データに関する画像処理結果のみが出力され、バブルに関する画像処理結果は出力されない。こうして得られた画像処理結果は、単位データごとにアービタ２０に送られ、アービタ２０は、単位データごとに、画像処理後の画像データをメモリ制御部１０を介して外部メモリ２００に記憶する。
In FIG. 5, output data (F) indicates data extracted as an effective image processing result, and an image processing result relating to the unit data (1) is obtained at time t2, and relating to the unit data (2) at time t3. Image processing results are obtained. And the process result regarding a bubble is not output in the time t4 and the time t5. Even after time t6, only the image processing result relating to valid image data is output, and the image processing result relating to bubble is not output. The image processing result thus obtained is sent to the
図５を利用して説明したバブル対応を必要としない場合の画像処理によれば、入力バッファを介さずに画像データを画像処理することができるため、例えば、画像データが入力バッファに溜め込まれてから出力されるまでの処理を省略することができる。また、画像処理を停止させずに画像データを画像処理することができるため、例えば、画像処理中に画像処理部の動作を停止させることに伴う画像処理性能の低下を回避することができる。 According to the image processing when the bubble correspondence described with reference to FIG. 5 is not required, the image data can be processed without going through the input buffer. For example, the image data is stored in the input buffer. Can be omitted. Further, since the image data can be processed without stopping the image processing, for example, it is possible to avoid a decrease in the image processing performance caused by stopping the operation of the image processing unit during the image processing.
以上、本発明の好適な実施形態を説明したが、上述した実施形態は、あらゆる点で単なる例示にすぎず、本発明の範囲を限定するものではない。本発明は、その本質を逸脱しない範囲で各種の変形形態を包含する。 As mentioned above, although preferred embodiment of this invention was described, embodiment mentioned above is only a mere illustration in all the points, and does not limit the scope of the present invention. The present invention includes various modifications without departing from the essence thereof.
１０ メモリ制御部、２０ アービタ、３０ セレクタ、４０ 再構成可能回路、５０ バブル対応判定部、６０ 再構成制御部、７０ 再構成データ記憶部、１００ 画像処理プロセッサ、２００ 外部メモリ。 10 memory control unit, 20 arbiter, 30 selector, 40 reconfigurable circuit, 50 bubble correspondence determination unit, 60 reconfiguration control unit, 70 reconfiguration data storage unit, 100 image processor, 200 external memory.
Claims (3)
前記画像処理部による画像処理が無効データ対応を必要とするか否かに応じて、無効データを含んだ画像データが当該画像処理部に入力される経路を選択する選択部と、
前記画像処理部の再構成データに基づいて、当該画像処理部による画像処理が無効データ対応を必要とするか否かを判定する判定部と、
を有し、
前記選択部は、前記判定部が無効データ対応を必要とすると判定した場合に、無効データを含んだ画像データが入力バッファを介して前記画像処理部に入力される経路を選択し、
前記判定部は、無効データ対応を必要とすると判定した場合に、前記画像処理部を制御することにより、無効データを含んだ画像データの画像処理において、無効データに対応する処理期間に当該画像処理を停止させる、
ことを特徴とする画像処理装置。 A reconstruction control unit that configures the image processing unit in the reconfigurable circuit based on the reconstruction data; and
A selection unit that selects a path through which image data including invalid data is input to the image processing unit, depending on whether the image processing by the image processing unit requires invalid data correspondence;
A determination unit that determines whether the image processing by the image processing unit requires invalid data correspondence based on the reconstructed data of the image processing unit;
Have
The selection unit selects a path through which image data including invalid data is input to the image processing unit via an input buffer when the determination unit determines that invalid data handling is required,
When the determination unit determines that invalid data handling is required, the image processing unit controls the image processing unit to perform image processing for image data including invalid data during a processing period corresponding to invalid data. To stop,
An image processing apparatus.
前記選択部は、前記判定部が無効データ対応を必要としないと判定した場合に、無効データを含んだ画像データが前記入力バッファを介さずに前記画像処理部に入力される経路を選択する、
ことを特徴とする画像処理装置。 The image processing apparatus according to claim 1.
The selection unit selects a path through which image data including invalid data is input to the image processing unit without passing through the input buffer when the determination unit determines that invalid data handling is not required.
An image processing apparatus.
前記判定部は、無効データ対応を必要としないと判定した場合に、前記画像処理部における画像処理を停止させずに、無効データを含んだ画像データを画像処理させる、
ことを特徴とする画像処理装置。 The image processing apparatus according to claim 1 or 2,
When the determination unit determines that invalid data handling is not required, image processing including invalid data is performed without stopping image processing in the image processing unit.
An image processing apparatus.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
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| JP2013142999A true JP2013142999A (en) | 2013-07-22 |
| JP5838818B2 JP5838818B2 (en) | 2016-01-06 |
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5838818B2 (en) |
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|---|---|
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