JP2013131962A - Electronic device, method of manufacturing the same, and oscillator - Google Patents
Electronic device, method of manufacturing the same, and oscillator Download PDFInfo
- Publication number
- JP2013131962A JP2013131962A JP2011281000A JP2011281000A JP2013131962A JP 2013131962 A JP2013131962 A JP 2013131962A JP 2011281000 A JP2011281000 A JP 2011281000A JP 2011281000 A JP2011281000 A JP 2011281000A JP 2013131962 A JP2013131962 A JP 2013131962A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- electronic device
- substrate
- interlayer insulating
- envelope
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Micromachines (AREA)
- Oscillators With Electromechanical Resonators (AREA)
- Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)
Abstract
Description
本発明は、電子装置およびその製造方法、並びに発振器に関する。 The present invention relates to an electronic device, a manufacturing method thereof, and an oscillator.
ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）は、微小構造体形成技術の１つで、例えば、ミクロンオーダーの微細な電子機械システムを作る技術やその製品のことをいう。このようなＭＥＭＳ等の機能素子を、基板上に設けられた空洞部に配置してなる電子装置が知られている。 MEMS (Micro Electro Mechanical Systems) is one of micro structure forming techniques, and refers to, for example, a technique for producing a micro electro-mechanical system of micron order and its product. There is known an electronic device in which such a functional element such as MEMS is arranged in a cavity provided on a substrate.
例えば特許文献１には、機能素子の周囲に包囲壁を形成し、包囲壁に囲まれた層間絶縁層をエッチングして機能素子を露出させ（リリース工程）、その後、機能素子の上方に被覆層を形成して、空洞部を形成することが記載されている。 For example, in Patent Document 1, a surrounding wall is formed around a functional element, an interlayer insulating layer surrounded by the surrounding wall is etched to expose the functional element (release process), and then the covering layer is disposed above the functional element. To form a cavity.
機能素子を収容する空洞部は、高い真空度を有することが望ましい。これにより、機能素子の動作精度を向上させることができる。 It is desirable that the cavity that houses the functional element has a high degree of vacuum. Thereby, the operation accuracy of the functional element can be improved.
機能素子の周囲に形成された包囲壁には、機能素子に接続された配線を通すための開口部が形成され、開口部内には例えば酸化シリコン層（層間絶縁層）が形成されている。しかしながら、機能素子を露出させるリリース工程において、開口部内の層間絶縁層がエッチングされ、包囲壁の外側にまで空洞部が形成されることがある。これにより、空洞部内に、表面を平坦化するために用いたＳＯＧ（ｓｐｉｎ ｏｎ ｇｌａｓｓ）層が露出することがある。ＳＯＧ層は有機物を含んでいるため、ＳＯＧ層からガスが発生し、空洞部内の真空度が低下してしまうことがある。 An opening for passing wiring connected to the functional element is formed in the surrounding wall formed around the functional element, and for example, a silicon oxide layer (interlayer insulating layer) is formed in the opening. However, in the release process that exposes the functional element, the interlayer insulating layer in the opening may be etched, and a cavity may be formed outside the surrounding wall. As a result, the SOG (spin on glass) layer used to planarize the surface may be exposed in the cavity. Since the SOG layer contains an organic substance, gas is generated from the SOG layer, and the degree of vacuum in the cavity may be reduced.
本発明のいくつかの態様に係る目的の１つは、空洞部の真空度が低下することを抑制できる電子装置を提供することにある。また、本発明のいくつかの態様に係る目的の１つは、空洞部の真空度が低下することを抑制できる電子装置の製造方法を提供することにある。また、本発明のいくつかの態様に係る目的の１つは、上記の電子装置を有する発振器を提供することにある。 One of the objects according to some embodiments of the present invention is to provide an electronic device that can suppress a decrease in the degree of vacuum in the cavity. Another object of some aspects of the present invention is to provide an electronic device manufacturing method capable of suppressing a decrease in the degree of vacuum in the cavity. Another object of some aspects of the present invention is to provide an oscillator having the electronic device described above.
本発明に係る電子装置は、
基板と、
前記基板の上方に形成された機能素子と、
前記基板の上方に形成され、前記機能素子が配置された空洞部を画成する包囲壁と、
前記基板の上方であって、平面視において前記包囲壁の周囲に形成された層間絶縁層と、
を含み、
前記包囲壁は、
平面視において前記機能素子の周囲に形成された第１包囲層を有し、
前記第１包囲層の側面は、前記基板の上面に対して傾斜し、
前記層間絶縁層は、前記第１包囲層の側面を覆っている。
An electronic device according to the present invention includes:
A substrate,
A functional element formed above the substrate;
An enclosing wall formed above the substrate and defining a cavity in which the functional element is disposed;
An interlayer insulating layer formed above the substrate and around the surrounding wall in plan view;
Including
The surrounding wall is
A first envelope layer formed around the functional element in plan view;
A side surface of the first envelope layer is inclined with respect to an upper surface of the substrate;
The interlayer insulating layer covers a side surface of the first envelope layer.
このような電子装置によれば、包囲壁の周囲に形成される層間絶縁層は、第１包囲層の側面の形状が転写されることにより、傾斜面を有することができる。傾斜面は、基板の上面に対して傾斜しているため、傾斜面に設けられるＳＯＧ層の量を少なくすることができる（詳細は後述）。そのため、空洞部内にＳＯＧ層が露出していても、ＳＯＧ層から発生するガスの量を少なくすることができる。これにより、このような電子装置では、空洞部内の真空度が低下することを抑制できる。 According to such an electronic device, the interlayer insulating layer formed around the surrounding wall can have an inclined surface by transferring the shape of the side surface of the first surrounding layer. Since the inclined surface is inclined with respect to the upper surface of the substrate, the amount of the SOG layer provided on the inclined surface can be reduced (details will be described later). Therefore, even if the SOG layer is exposed in the cavity, the amount of gas generated from the SOG layer can be reduced. Thereby, in such an electronic device, it can suppress that the vacuum degree in a cavity part falls.
なお、本発明に係る記載では、「上方」という文言を、例えば、「特定のもの（以下、「Ａ」という）の「上方」に他の特定のもの（以下、「Ｂ」という）を形成する」などと用いる場合に、Ａ上に直接Ｂを形成するような場合と、Ａ上に他のものを介してＢを形成するような場合とが含まれるものとして、「上方」という文言を用いている。 In the description according to the present invention, the word “upper” is used, for example, “specifically” (hereinafter referred to as “A”) is formed above another specific thing (hereinafter referred to as “B”). The word “above” is used to include the case where B is formed directly on A and the case where B is formed on A via another object. Used.
本発明に係る電子装置において、
前記包囲壁は、
前記第１包囲層の上方であって、平面視において前記機能素子の周囲に形成された第２包囲層を有し、
前記第２包囲層の側面は、前記基板の上面に対して傾斜していてもよい。
In the electronic device according to the present invention,
The surrounding wall is
A second envelope layer formed above the first envelope layer and around the functional element in plan view;
The side surface of the second envelope layer may be inclined with respect to the upper surface of the substrate.
このような電子装置によれば、よりいっそう空洞部内の真空度が低下することを抑制できる。 According to such an electronic device, it is possible to further suppress a decrease in the degree of vacuum in the cavity.
本発明に係る電子装置において、
前記第１包囲層は、
第１部分と、
前記第１部分の上方に形成され、前記第１部分の幅よりも広い幅を有する第２部分と、
を有し、
前記基板の上面に対して傾斜している前記第１包囲層の側面は、前記第２部分の側面であってもよい。
In the electronic device according to the present invention,
The first envelope layer includes
A first part;
A second portion formed above the first portion and having a width wider than the width of the first portion;
Have
The side surface of the first envelope layer that is inclined with respect to the upper surface of the substrate may be a side surface of the second portion.
このような電子装置によれば、空洞部内の真空度が低下することを抑制できる。 According to such an electronic device, it can suppress that the vacuum degree in a cavity part falls.
本発明に係る電子装置の製造方法は、
基板の上方に機能素子を形成する工程と、
前記基板の上方であって、前記機能素子の周囲に第１包囲層を形成する工程と、
前記機能素子および前記第１包囲層を覆うように、層間絶縁層を形成する工程と、
前記機能素子の上方の前記層間絶縁層を除去して、前記機能素子を露出する工程と、
を含み、
前記第１包囲層を形成する工程では、
前記第１包囲層の側面を、前記基板の上面に対して傾斜するように形成する。
An electronic device manufacturing method according to the present invention includes:
Forming a functional element above the substrate;
Forming a first envelope layer above the substrate and around the functional element;
Forming an interlayer insulating layer so as to cover the functional element and the first envelope layer;
Removing the interlayer insulating layer above the functional element to expose the functional element;
Including
In the step of forming the first envelope layer,
The side surface of the first envelope layer is formed to be inclined with respect to the upper surface of the substrate.
このような電子装置の製造方法によれば、層間絶縁層は、第１包囲層の側面の形状が転写されることにより、傾斜面を有することができる。傾斜面は、基板の上面に対して傾斜しているため、傾斜面に設けられるＳＯＧ層の量を少なくすることができる。そのため、空洞部内にＳＯＧ層が露出していても、ＳＯＧ層から発生するガスの量を少なくすることができる。これにより、このような電子装置の製造方法によれば、空洞部内の真空度が低下することを抑制できる電子装置を形成することができる。 According to such a method for manufacturing an electronic device, the interlayer insulating layer can have an inclined surface by transferring the shape of the side surface of the first envelope layer. Since the inclined surface is inclined with respect to the upper surface of the substrate, the amount of the SOG layer provided on the inclined surface can be reduced. Therefore, even if the SOG layer is exposed in the cavity, the amount of gas generated from the SOG layer can be reduced. Thereby, according to the manufacturing method of such an electronic device, the electronic device which can suppress that the vacuum degree in a cavity part falls can be formed.
本発明に係る電子装置の製造方法において、
前記第１包囲層を形成する工程では、
ウェットエッチングによって前記第１包囲層を形成してもよい。
In the method for manufacturing an electronic device according to the present invention,
In the step of forming the first envelope layer,
The first envelope layer may be formed by wet etching.
このような電子装置の製造方法によれば、第１包囲層の側面を、基板の上面に対して傾斜させることができる。 According to such a method for manufacturing an electronic device, the side surface of the first envelope layer can be inclined with respect to the upper surface of the substrate.
本発明に係る電子装置の製造方法において、
前記機能素子を露出する工程の前に、
前記第１包囲層が露出するように、前記層間絶縁層にコンタクトホールを形成する工程と、
前記コンタクトホール内および前記層間絶縁層の上方に、第２包囲層を形成する工程と、
を、さらに含み、
前記第２包囲層を形成する工程では、
前記第２包囲層の側面を、前記基板の上面に対して傾斜するように形成してもよい。
In the method for manufacturing an electronic device according to the present invention,
Before the step of exposing the functional element,
Forming a contact hole in the interlayer insulating layer such that the first envelope layer is exposed;
Forming a second envelope layer in the contact hole and above the interlayer insulating layer;
Further including
In the step of forming the second envelope layer,
The side surface of the second envelope layer may be formed to be inclined with respect to the upper surface of the substrate.
このような電子装置の製造方法によれば、よりいっそう空洞部１内の真空度が低下することを抑制できる電子装置を形成することができる。 According to such a method for manufacturing an electronic device, it is possible to form an electronic device that can further suppress a decrease in the degree of vacuum in the cavity 1.
本発明に係る電子装置の製造方法において、
前記機能素子を露出する工程の前に、
前記層間絶縁層上にＳＯＧ層を形成する工程と、
前記層間絶縁層が露出するように、前記ＳＯＧ層をエッチングする工程と、
を、さらに含んでもよい。
In the method for manufacturing an electronic device according to the present invention,
Before the step of exposing the functional element,
Forming an SOG layer on the interlayer insulating layer;
Etching the SOG layer such that the interlayer insulating layer is exposed;
May further be included.
このような電子装置の製造方法によれば、例えば、金属層をＳＯＧ層上に形成することができ、層間絶縁層の段差によって金属層が断線することを抑制できる。 According to such a method for manufacturing an electronic device, for example, a metal layer can be formed on the SOG layer, and disconnection of the metal layer due to a step of the interlayer insulating layer can be suppressed.
本発明に係る発振器は、
本発明に係る電子装置と、
前記電子装置の前記機能素子と電気的に接続された回路部と、
を含む。
The oscillator according to the present invention is
An electronic device according to the present invention;
A circuit unit electrically connected to the functional element of the electronic device;
including.
このような発振器によれば、本発明に係る電子装置を含んでいるので、高い動作精度を有することができる。 According to such an oscillator, since the electronic device according to the present invention is included, it is possible to have high operation accuracy.
以下、本発明の好適な実施形態について、図面を用いて詳細に説明する。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。 DESCRIPTION OF EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings. The embodiments described below do not unduly limit the contents of the present invention described in the claims. In addition, not all of the configurations described below are essential constituent requirements of the present invention.
１． 電子装置
まず、本実施形態に係る電子装置について、図面を参照しながら説明する。図１は、本実施形態に係る電子装置１００を模式的に示す平面図である。図２は、本実施形態に係る電子装置１００を模式的に示す図１のＩＩ−ＩＩ線断面図である。図３は、本実施形態に係る電子装置１００を模式的に示す図１のＩＩＩ−ＩＩＩ線断面図である。図４は、本実施形態に係る電子装置１００を模式的に示す図１のＩＶ−ＩＶ線断面図である。
1. Electronic Device First, an electronic device according to the present embodiment will be described with reference to the drawings. FIG. 1 is a plan view schematically showing an electronic device 100 according to this embodiment. 2 is a cross-sectional view taken along the line II-II of FIG. 1 schematically showing the electronic device 100 according to the present embodiment. FIG. 3 is a cross-sectional view taken along line III-III in FIG. 1 schematically showing the electronic device 100 according to the present embodiment. 4 is a cross-sectional view taken along line IV-IV in FIG. 1 schematically showing the electronic device 100 according to the present embodiment.
なお、便宜上、図１〜図４では、互いに直交する３つの軸として、Ｘ軸、Ｙ軸、Ｚ軸を図示している。 For convenience, FIGS. 1 to 4 show the X axis, the Y axis, and the Z axis as three axes orthogonal to each other.
電子装置１００は、図１〜図４に示すように、基板１０と、機能素子２０と、包囲壁３０と、を含む。さらに、電子装置１００は、第１配線層２６と、第２配線層２８と、第１被覆層５０と、第２被覆層５４と、層間絶縁層６０，６２，６４と、パッシベーション層７０と、を含むことができる。 As shown in FIGS. 1 to 4, the electronic device 100 includes a substrate 10, a functional element 20, and a surrounding wall 30. Furthermore, the electronic device 100 includes a first wiring layer 26, a second wiring layer 28, a first coating layer 50, a second coating layer 54, interlayer insulating layers 60, 62, and 64, a passivation layer 70, Can be included.
なお、便宜上、図１では、被覆層５０，５４およびパッシベーション層７０の図示を省略している。 For convenience, the covering layers 50 and 54 and the passivation layer 70 are not shown in FIG.
基板１０は、支持基板１２と、第１絶縁層１４と、第２絶縁層１６と、を有することができる。 The substrate 10 can include a support substrate 12, a first insulating layer 14, and a second insulating layer 16.
支持基板１２としては、例えば、シリコン基板等の半導体基板を用いる。支持基板１２として、セラミックス基板、ガラス基板、サファイア基板、ダイヤモンド基板、合成樹脂基板などの各種の基板を用いてもよい。 As the support substrate 12, for example, a semiconductor substrate such as a silicon substrate is used. As the support substrate 12, various substrates such as a ceramic substrate, a glass substrate, a sapphire substrate, a diamond substrate, and a synthetic resin substrate may be used.
第１絶縁層１４は、支持基板１２上に形成されている。第１絶縁層１４としては、例えば、ＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）絶縁層、セミリセスＬＯＣＯＳ絶縁層、トレンチ絶縁層を用いる。第１絶縁層１４は、機能素子２０と、他の素子（例えばトランジスター、図示せず）と、を電気的に分離することができる。 The first insulating layer 14 is formed on the support substrate 12. As the first insulating layer 14, for example, a LOCOS (local oxidation of silicon) insulating layer, a semi-recessed LOCOS insulating layer, or a trench insulating layer is used. The first insulating layer 14 can electrically isolate the functional element 20 from other elements (for example, a transistor, not shown).
第２絶縁層１６は、第１絶縁層１４上に形成されている。第２絶縁層１６としては、例えば、窒化シリコン層を用いる。第２絶縁層１６は、空洞部１を形成するリリース工程において、エッチングストッパー層として機能することができる。 The second insulating layer 16 is formed on the first insulating layer 14. For example, a silicon nitride layer is used as the second insulating layer 16. The second insulating layer 16 can function as an etching stopper layer in the release process for forming the cavity 1.
機能素子２０は、基板１０上に形成され、空洞部１に収容されている。機能素子２０は、例えば、片持ち梁型のＭＥＭＳ振動子である。図示の例では、機能素子２０は、基板１０上に形成された第１電極２２と、第１電極２２と間隔を空けて形成された第２電極２４と、を有している。第１電極２２および第２電極２４の平面形状は、特に限定されないが、図１に示す例では、長方形である。 The functional element 20 is formed on the substrate 10 and is accommodated in the cavity 1. The functional element 20 is, for example, a cantilever type MEMS vibrator. In the illustrated example, the functional element 20 includes a first electrode 22 formed on the substrate 10 and a second electrode 24 formed at a distance from the first electrode 22. Although the planar shape of the 1st electrode 22 and the 2nd electrode 24 is not specifically limited, In the example shown in FIG. 1, it is a rectangle.
第２電極２４は、基板１０上に形成された支持部２４ａと、支持部２４ａから延出し第１電極２２に対向して配置された梁部２４ｂと、を有することできる。第１電極２２および第２電極２４の材質としては、例えば、所定の不純物（例えばボロン）をドーピングすることにより導電性が付与された多結晶シリコンが挙げられる。 The second electrode 24 can include a support portion 24 a formed on the substrate 10 and a beam portion 24 b extending from the support portion 24 a and arranged to face the first electrode 22. Examples of the material of the first electrode 22 and the second electrode 24 include polycrystalline silicon imparted with conductivity by doping a predetermined impurity (for example, boron).
機能素子２０では、第１電極２２および第２電極２４の間に電圧（交番電圧）が印加されると、梁部２４ｂは、電極２２，２４間に発生する静電力により、基板１０の厚み方向（Ｚ軸方向）に振動することができる。これにより、例えば、第１電極２２から所定の周波数（梁部２４ｂの固有振動数に応じた周波数）の信号（出力信号）を出力することができる。 In the functional element 20, when a voltage (alternating voltage) is applied between the first electrode 22 and the second electrode 24, the beam portion 24 b causes the electrostatic force generated between the electrodes 22 and 24 to generate a thickness direction of the substrate 10. It can vibrate in the (Z-axis direction). Thereby, for example, a signal (output signal) having a predetermined frequency (frequency corresponding to the natural frequency of the beam portion 24 b) can be output from the first electrode 22.
なお、機能素子２０は、図示の例に限定されず、例えば、梁部の両端部が固定された両持ち梁型の振動子でもよい。また、機能素子２０は、第２電極が、支持部と、支持部から互い反対方向に延出する第１梁部および第２梁部と、を有し、第１梁部および第２梁部の各々に対向して、第１電極が形成された振動子であってもよい。また、機能素子２０は、例えば、振動子以外の、水晶振動子、ＳＡＷ（弾性表面波）素子、加速度センサー、ジャイロスコープ、マイクロアクチュエーターなどの各種の機能素子であってもよい。このように、電子装置１００は、空洞部１に収容されうる任意の機能素子を備えることができる。 The functional element 20 is not limited to the illustrated example, and may be, for example, a double-supported beam type vibrator in which both ends of the beam portion are fixed. In addition, the functional element 20 includes a first electrode portion and a second beam portion in which the second electrode includes a support portion, and a first beam portion and a second beam portion that extend in opposite directions from the support portion. A vibrator in which a first electrode is formed opposite to each of the first and second electrodes may be used. In addition, the functional element 20 may be various functional elements such as a quartz vibrator, a SAW (surface acoustic wave) element, an acceleration sensor, a gyroscope, and a microactuator other than the vibrator. Thus, the electronic device 100 can include any functional element that can be accommodated in the cavity 1.
第１配線層２６は、基板１０上に形成され、第１電極２２に接続されている。第１配線層２６は、例えば、第１電極２２と一体的に形成されている。第２配線層２８は、基板１０上に形成され、第２電極２４の支持部２４ａに接続されている。第２配線層２８は、例えば、第２電極２４と一体的に形成されている。 The first wiring layer 26 is formed on the substrate 10 and connected to the first electrode 22. For example, the first wiring layer 26 is formed integrally with the first electrode 22. The second wiring layer 28 is formed on the substrate 10 and connected to the support portion 24 a of the second electrode 24. For example, the second wiring layer 28 is formed integrally with the second electrode 24.
第１配線層２６および第２配線層２８の材質としては、例えば、所定の不純物（例えばボロン）をドーピングすることにより導電性が付与された多結晶シリコンが挙げられる。配線層２６，２８は、電源部（図示せず）と電気的に接続され、配線層２６，２８を介して、電極２２，２４間に電圧を印加することができる。 Examples of the material of the first wiring layer 26 and the second wiring layer 28 include polycrystalline silicon to which conductivity is imparted by doping a predetermined impurity (for example, boron). The wiring layers 26 and 28 are electrically connected to a power supply unit (not shown), and a voltage can be applied between the electrodes 22 and 24 via the wiring layers 26 and 28.
包囲壁３０は、機能素子２０が配置された空洞部１を画成している。包囲壁３０は、基板１０上であって、空洞部１の周囲に形成されている。包囲壁３０は、図１に示すように、基板１０の厚み方向からの平面視において（以下、単に「平面視において」ともいう）、機能素子２０を囲む平面形状を有している。 The surrounding wall 30 defines the cavity 1 in which the functional element 20 is disposed. The surrounding wall 30 is formed on the substrate 10 and around the cavity 1. As shown in FIG. 1, the surrounding wall 30 has a planar shape surrounding the functional element 20 in a plan view from the thickness direction of the substrate 10 (hereinafter, also simply referred to as “plan view”).
包囲壁３０は、導電層４０と、第１包囲層４２と、第２包囲層４４と、第３包囲層４６と、を有することができる。 The surrounding wall 30 can include a conductive layer 40, a first surrounding layer 42, a second surrounding layer 44, and a third surrounding layer 46.
導電層４０は、平面視において機能素子２０の周囲に形成されている。導電層４０の材質としては、例えば、所定の不純物（例えばボロン）をドーピングすることにより導電性が付与された多結晶シリコンが挙げられる。 The conductive layer 40 is formed around the functional element 20 in plan view. Examples of the material of the conductive layer 40 include polycrystalline silicon imparted with conductivity by doping a predetermined impurity (for example, boron).
第１包囲層４２は、導電層４０上であって、平面視において機能素子２０の周囲に形成されている。 The first envelope layer 42 is formed on the conductive layer 40 and around the functional element 20 in plan view.
第１包囲層４２および導電層４０には、第１開口部３５および第２開口部３６が形成されている。開口部３５，３６によって、例えば、導電層４０は２つに分離され、第１包囲層４２には凹部が設けられる。図示の例では、開口部３５，３６は、包囲壁３０をＸ軸方向に貫通している。 A first opening 35 and a second opening 36 are formed in the first envelope layer 42 and the conductive layer 40. For example, the conductive layer 40 is separated into two by the openings 35 and 36, and the first envelope layer 42 is provided with a recess. In the illustrated example, the openings 35 and 36 penetrate the surrounding wall 30 in the X-axis direction.
第１開口部３５は、平面視において、第１配線層２６と重なる位置に形成されている。第１配線層２６は、第１開口部３５を通って、包囲壁３０の内側から外側まで延在している。第２開口部３５は、平面視において、第２配線層２８と重なる位置に形成されている。第２配線層２８は、第２開口部３６を通って、包囲壁３０の内側から外側まで延在している。 The first opening 35 is formed at a position overlapping the first wiring layer 26 in plan view. The first wiring layer 26 extends from the inside to the outside of the surrounding wall 30 through the first opening 35. The second opening 35 is formed at a position overlapping the second wiring layer 28 in plan view. The second wiring layer 28 extends from the inside to the outside of the surrounding wall 30 through the second opening 36.
第１包囲層４２の側面４３は、基板１０の上面１１に対して傾斜している。すなわち、側面４３は、上面１１の垂線Ｐ（図２参照）に対して傾斜している。側面４３と垂線Ｐとがなす角度θは、例えば、４０°以上８０°以下である。図示の例では、側面４３は、第１包囲層４２の上面（第２包囲層４４と接する面）に対しても傾斜している。図２および図４に示すように、第１包囲層４２の内側の側面４３（空洞部１側の側面）は、空洞部１を画成している。第１包囲層４２の外側の側面４３（空洞部１側の側面と反対側の側面）は、層間絶縁層６２に覆われている。側面４３は、上方（＋Ｚ軸方向）に向かうに従って、第１包囲層４２の幅（例えばＸ軸方向の大きさ、内側の側面４３と外側の側面４３との間隔）が小さくなるテーパー形状である。側面４３は、平坦な面であっても曲面であってもよいが、図示の例では、平坦な面である。 The side surface 43 of the first envelope layer 42 is inclined with respect to the upper surface 11 of the substrate 10. That is, the side surface 43 is inclined with respect to the perpendicular P (see FIG. 2) of the upper surface 11. An angle θ formed by the side surface 43 and the perpendicular P is, for example, not less than 40 ° and not more than 80 °. In the illustrated example, the side surface 43 is also inclined with respect to the upper surface of the first envelope layer 42 (the surface in contact with the second envelope layer 44). As shown in FIGS. 2 and 4, the inner side surface 43 (the side surface on the cavity portion 1 side) of the first envelope layer 42 defines the cavity portion 1. An outer side surface 43 (side surface opposite to the side surface on the cavity 1 side) of the first envelope layer 42 is covered with an interlayer insulating layer 62. The side surface 43 has a tapered shape in which the width of the first envelope layer 42 (for example, the size in the X-axis direction, the distance between the inner side surface 43 and the outer side surface 43) decreases toward the upper side (+ Z axis direction). . The side surface 43 may be a flat surface or a curved surface, but in the illustrated example, it is a flat surface.
ここで、第１包囲層４２の側面４３とは、第１包囲層４２を形成するためのパターニング工程において（図８参照）、形成される（露出される）面のことである。 Here, the side surface 43 of the first envelope layer 42 is a surface that is formed (exposed) in the patterning step for forming the first envelope layer 42 (see FIG. 8).
第１包囲層４２は、図４に示すように、第１部分４２ａと、第１部分４２ａ上に形成された第２部分４２ｂと、を有することができる。第１部分４２ａは、第１包囲層４２の、コンタクトホール６１（図７参照）内に設けられた部分である。第２部分４２ｂは、第１部分４２ａの幅よりも大きい幅を有している。第１部分４２ａの幅、および第２部分４２ｂの幅とは、例えば、Ｘ軸方向の大きさのことであり、Ｘ軸方向の最大値であってもよい。第１包囲層４２の側面４３は、第２部分４２ｂの側面であることができる。 As shown in FIG. 4, the first envelope layer 42 can include a first portion 42 a and a second portion 42 b formed on the first portion 42 a. The first portion 42 a is a portion provided in the contact hole 61 (see FIG. 7) of the first envelope layer 42. The second portion 42b has a width that is greater than the width of the first portion 42a. The width of the first portion 42a and the width of the second portion 42b are, for example, the size in the X-axis direction, and may be the maximum value in the X-axis direction. The side surface 43 of the first envelope layer 42 may be a side surface of the second portion 42b.
第２包囲層４４は、第１包囲層４２上であって、平面視において機能素子２０の周囲に形成されている。第２包囲層４４の側面４５は、基板１０の上面１１に対して傾斜している。すなわち、側面４５は、上面１１の垂線Ｐに対して傾斜している。側面４５と垂線Ｐとがなす角度は、例えば、４０°以上８０°以下である。図示の例では、側面４５は、第２包囲層４４の上面（第３包囲層４６と接する面）に対しても傾斜している。図２および図４に示すように、第２包囲層４４の内側の側面４５（空洞部１側の側面）は、空洞部１を画成している。第２包囲層４４の外側の側面４５（空洞部１側の側面と反対側の側面）は、層間絶縁層６４に覆われている。側面４５は、上方（＋Ｚ軸方向）に向かうに従って、第２包囲層４４の幅（例えばＸ軸方向の大きさ、内側の側面４５と外側の側面４５との間隔）が小さくなるテーパー形状である。側面４５は、平坦な面であっても曲面であってもよいが、図示の例では、平坦な面である。 The second envelope layer 44 is formed on the first envelope layer 42 and around the functional element 20 in plan view. The side surface 45 of the second envelope layer 44 is inclined with respect to the upper surface 11 of the substrate 10. That is, the side surface 45 is inclined with respect to the normal line P of the upper surface 11. The angle formed by the side surface 45 and the perpendicular P is, for example, 40 ° or more and 80 ° or less. In the illustrated example, the side surface 45 is also inclined with respect to the upper surface of the second envelope layer 44 (the surface in contact with the third envelope layer 46). As shown in FIGS. 2 and 4, the inner side surface 45 (the side surface on the cavity portion 1 side) of the second envelope layer 44 defines the cavity portion 1. An outer side surface 45 (a side surface opposite to the side surface on the cavity 1 side) of the second envelope layer 44 is covered with an interlayer insulating layer 64. The side surface 45 has a tapered shape in which the width of the second envelope layer 44 (for example, the size in the X-axis direction, the distance between the inner side surface 45 and the outer side surface 45) decreases toward the upper side (+ Z axis direction). . The side surface 45 may be a flat surface or a curved surface, but in the illustrated example, it is a flat surface.
ここで、第２包囲層４４の側面４５とは、第２包囲層４４を形成するためのパターニング工程において（図１２参照）、形成される（露出される）面のことである。 Here, the side surface 45 of the second envelope layer 44 is a surface that is formed (exposed) in the patterning step for forming the second envelope layer 44 (see FIG. 12).
第２包囲層４４は、図４に示すように、第３部分４４ａと、第３部分４４ａ上に形成された第４部分４４ｂと、を有することができる。第３部分４４ａは、第２包囲層４４の、コンタクトホール６３（図１１参照）内に設けられた部分である。第４部分４４ｂは、第３部分４４ａの幅よりも大きい幅を有している。第３部分４４ａの幅、および第４部分４４ｂの幅とは、例えば、Ｘ軸方向の大きさのことであり、Ｘ軸方向の最大値であってもよい。第２包囲層４４の側面４５は、第４部分４４ｂの側面であることができる。 As shown in FIG. 4, the second envelope layer 44 can include a third portion 44a and a fourth portion 44b formed on the third portion 44a. The third portion 44a is a portion provided in the contact hole 63 (see FIG. 11) of the second envelope layer 44. The fourth portion 44b has a width that is greater than the width of the third portion 44a. The width of the third portion 44a and the width of the fourth portion 44b are, for example, the size in the X-axis direction, and may be the maximum value in the X-axis direction. The side surface 45 of the second envelope layer 44 may be a side surface of the fourth portion 44b.
第３包囲層４６は、第２包囲層４４上であって、平面視において機能素子２０の周囲に形成されている。図示の例では、第３包囲層４６の側面４７は、基板１０の上面１１に対して傾斜しておらず、上面１１の垂線Ｐに対して平行である。なお、図示はしないが、側面４７は、上面１１に対して傾斜していてもよい。 The third envelope layer 46 is formed on the second envelope layer 44 and around the functional element 20 in plan view. In the illustrated example, the side surface 47 of the third envelope layer 46 is not inclined with respect to the upper surface 11 of the substrate 10 and is parallel to the perpendicular P of the upper surface 11. Although not shown, the side surface 47 may be inclined with respect to the upper surface 11.
ここで、第３包囲層４６の側面４７とは、第３包囲層４６を形成するためのパターニング工程において（図１６参照）、形成される（露出される）面のことである。 Here, the side surface 47 of the third envelope layer 46 is a surface that is formed (exposed) in the patterning step for forming the third envelope layer 46 (see FIG. 16).
包囲層４２，４４，４６としては、例えば、アルミニウム層、チタン層、または、アルミニウム層およびチタン層の積層体を用いることができる。包囲層４２，４４，４６の各々の厚み（平坦な面に形成された包囲層４２，４４，４６の各々のＺ軸方向の大きさ）は、例えば、０．４μｍ以上１．０μｍ以下である。 As the surrounding layers 42, 44, 46, for example, an aluminum layer, a titanium layer, or a laminate of an aluminum layer and a titanium layer can be used. The thickness of each of the envelope layers 42, 44, 46 (the size of each of the envelope layers 42, 44, 46 formed on the flat surface in the Z-axis direction) is, for example, 0.4 μm or more and 1.0 μm or less. .
なお、図示の例では、包囲壁３０は、３つの包囲層４２，４４，４６を有しているが、包囲層の数は、特に限定されない。また、包囲壁３０は、導電層４０を有していなくてもよい。 In the illustrated example, the surrounding wall 30 includes three surrounding layers 42, 44, and 46, but the number of surrounding layers is not particularly limited. Further, the surrounding wall 30 may not have the conductive layer 40.
層間絶縁層６０は、基板１０上および配線層２６，２８上であって、包囲壁３０の周囲に形成されている。 The interlayer insulating layer 60 is formed around the surrounding wall 30 on the substrate 10 and the wiring layers 26 and 28.
層間絶縁層６２は、層間絶縁層６０上であって、包囲壁３０の周囲に形成されている。層間絶縁層６２は、第１包囲層４２の側面４３（外側の側面４３）の形状が転写されることにより、傾斜面６６を有することができる。傾斜面６６は、基板１０の上面１１に対して傾斜している。図２および図４に示すように、傾斜面６６の少なくとも一部には、ＳＯＧ層９０が形成されていてもよい。 The interlayer insulating layer 62 is formed on the interlayer insulating layer 60 and around the surrounding wall 30. The interlayer insulating layer 62 can have an inclined surface 66 by transferring the shape of the side surface 43 (outer side surface 43) of the first envelope layer 42. The inclined surface 66 is inclined with respect to the upper surface 11 of the substrate 10. As shown in FIGS. 2 and 4, an SOG layer 90 may be formed on at least a part of the inclined surface 66.
層間絶縁層６４は、層間絶縁層６２上であって、包囲壁３０の周囲に形成されている。層間絶縁層６４は、第２包囲層４４の側面４５（外側の側面４５）の形状が転写されることにより、傾斜面６７を有することができる。傾斜面６７は、基板１０の上面１１に対して傾斜している。図２および図４に示すように、傾斜面６７の少なくとも一部には、ＳＯＧ層９２が形成されていてもよい。 The interlayer insulating layer 64 is formed on the interlayer insulating layer 62 and around the surrounding wall 30. The interlayer insulating layer 64 can have an inclined surface 67 by transferring the shape of the side surface 45 (outer side surface 45) of the second envelope layer 44. The inclined surface 67 is inclined with respect to the upper surface 11 of the substrate 10. As shown in FIGS. 2 and 4, an SOG layer 92 may be formed on at least a part of the inclined surface 67.
層間絶縁層６０，６２，６４としては、例えば、酸化シリコン層を用いる。層間絶縁層６０，６２，６４の各々の厚み（平坦な面に形成された層間絶縁層６０，６２，６４の各々のＺ軸方向の大きさ）は、例えば、０．６μｍ以上２．０μｍ以下である。図示の例では、電子装置１００は、３層の層間絶縁層６０，６２，６４を有しているが、層間絶縁層の数は、特に限定されず、例えば包囲壁３０の包囲層の数に応じて、適宜変更することができる。 As the interlayer insulating layers 60, 62, and 64, for example, silicon oxide layers are used. The thickness of each of the interlayer insulating layers 60, 62, 64 (the size of each of the interlayer insulating layers 60, 62, 64 formed on a flat surface in the Z-axis direction) is, for example, 0.6 μm or more and 2.0 μm or less. It is. In the illustrated example, the electronic device 100 includes three interlayer insulating layers 60, 62, and 64, but the number of interlayer insulating layers is not particularly limited, and is, for example, the number of surrounding layers of the surrounding wall 30. It can be changed as appropriate.
第１被覆層５０は、空洞部１を上方から覆って形成されている。第１被覆層５０は、例えば、第３包囲層４６と一体的に形成され、第３包囲層４６と同じ材質から構成されている。第１被覆層５０には、空洞部１に連通する貫通孔５２が形成されている。貫通孔５２は、第１被覆層５０をＺ軸方向に貫通している。貫通孔５２の数は、特に限定されない。 The first covering layer 50 is formed so as to cover the cavity 1 from above. For example, the first covering layer 50 is formed integrally with the third envelope layer 46 and is made of the same material as the third envelope layer 46. A through hole 52 that communicates with the cavity 1 is formed in the first coating layer 50. The through hole 52 penetrates the first coating layer 50 in the Z-axis direction. The number of through holes 52 is not particularly limited.
第２被覆層５４は、第１被覆層５０上に形成されている。第２被覆層５４は、貫通孔５２を塞いでいる。第２被覆層５４としては、例えば、アルミニウム層、チタン層、または、アルミニウム層およびチタン層の積層体を用いることができる。第１被覆層５０および第２被覆層５４は、空洞部１を上方から覆って、空洞部１を封止する封止部材として機能することができる。 The second coating layer 54 is formed on the first coating layer 50. The second coating layer 54 closes the through hole 52. As the 2nd coating layer 54, the laminated body of an aluminum layer, a titanium layer, or an aluminum layer and a titanium layer can be used, for example. The first coating layer 50 and the second coating layer 54 can function as a sealing member that covers the cavity 1 from above and seals the cavity 1.
空洞部１は、例えば、基板１０、包囲壁３０、層間絶縁層６０，６２、および被覆層５０，５４によって画成されている。空洞部１内は、減圧状態に保たれ、これにより機能素子２０の動作精度の向上を図ることができる。空洞部１は、包囲壁３０の外側まで延出した延出部３を有している。延出部３では、例えば、ＳＯＧ層９０が露出している。 The cavity 1 is defined by, for example, the substrate 10, the surrounding wall 30, the interlayer insulating layers 60 and 62, and the covering layers 50 and 54. The inside of the cavity portion 1 is kept in a reduced pressure state, whereby the operation accuracy of the functional element 20 can be improved. The cavity 1 has an extension 3 that extends to the outside of the surrounding wall 30. In the extension part 3, for example, the SOG layer 90 is exposed.
なお、包囲壁３０および被覆層５０，５４には、一定の電位（例えば接地電位）が与えられることが望ましい。これにより、包囲壁３０および被覆層５０，５４を、電磁シールドとして機能させることができる。そのため、機能素子２０を、外部と電気的に遮蔽することができる。これにより、機能素子２０は、より安定した特性を有することができる。 It is desirable that a constant potential (for example, ground potential) is applied to the surrounding wall 30 and the covering layers 50 and 54. Thereby, the surrounding wall 30 and the coating layers 50 and 54 can be functioned as an electromagnetic shield. Therefore, the functional element 20 can be electrically shielded from the outside. Thereby, the functional element 20 can have more stable characteristics.
パッシベーション層７０は、第２被覆層５４が形成されている領域を避けて、層間絶縁層６４上および第３包囲層４６上に形成されている。パッシベーション層７０としては、例えば、窒化シリコン層を用いる。 The passivation layer 70 is formed on the interlayer insulating layer 64 and the third surrounding layer 46, avoiding the region where the second covering layer 54 is formed. For example, a silicon nitride layer is used as the passivation layer 70.
なお、図２に示すように、第１配線層２６と層間絶縁層６０との間に、犠牲層８０が形成されていてもよい。 As shown in FIG. 2, a sacrificial layer 80 may be formed between the first wiring layer 26 and the interlayer insulating layer 60.
本実施形態に係る電子装置１００は、例えば、以下の特徴を有する。 The electronic device 100 according to the present embodiment has the following features, for example.
電子装置１００によれば、第１包囲層４２の側面４３（外側の側面４３）は、基板１０の上面１１に対して傾斜し、層間絶縁層６２は、側面４３を覆っている。そのため、層間絶縁層６２は、側面４３の形状が転写されることにより、傾斜面６６を有することができる。傾斜面６６は、基板１０の上面１１に対して傾斜しているため、傾斜面６６に設けられるＳＯＧ層９０の量を少なくすることができる（詳細は後述）。そのため、空洞部１内にＳＯＧ層９０が露出していても、ＳＯＧ層９０から発生するガスの量を少なくすることができる。これにより、電子装置１００では、空洞部１内の真空度が低下することを抑制できる。 According to the electronic device 100, the side surface 43 (outer side surface 43) of the first envelope layer 42 is inclined with respect to the upper surface 11 of the substrate 10, and the interlayer insulating layer 62 covers the side surface 43. Therefore, the interlayer insulating layer 62 can have the inclined surface 66 by transferring the shape of the side surface 43. Since the inclined surface 66 is inclined with respect to the upper surface 11 of the substrate 10, the amount of the SOG layer 90 provided on the inclined surface 66 can be reduced (details will be described later). Therefore, even if the SOG layer 90 is exposed in the cavity 1, the amount of gas generated from the SOG layer 90 can be reduced. Thereby, in the electronic device 100, it can suppress that the vacuum degree in the cavity part 1 falls.
電子装置１００によれば、第２包囲層４４の側面４５（外側の側面４５）は、基板１０の上面１１に対して傾斜している。そのため、層間絶縁層６４は、側面４５の形状が転写されることにより、傾斜面６７を有することができる。傾斜面６７は、基板１０の上面１１に対して傾斜しているため、傾斜面６７に設けられるＳＯＧ層９２の量を少なくすることができる。そのため、仮に空洞部１内にＳＯＧ層９２が露出していても（図示せず）、ＳＯＧ層９２から発生するガスの量を少なくすることができる。これにより、電子装置１００では、よりいっそう空洞部１内の真空度が低下することを抑制できる。 According to the electronic device 100, the side surface 45 (outer side surface 45) of the second envelope layer 44 is inclined with respect to the upper surface 11 of the substrate 10. Therefore, the interlayer insulating layer 64 can have the inclined surface 67 by transferring the shape of the side surface 45. Since the inclined surface 67 is inclined with respect to the upper surface 11 of the substrate 10, the amount of the SOG layer 92 provided on the inclined surface 67 can be reduced. Therefore, even if the SOG layer 92 is exposed in the cavity 1 (not shown), the amount of gas generated from the SOG layer 92 can be reduced. Thereby, in the electronic device 100, it can suppress that the vacuum degree in the cavity part 1 falls still more.
２． 電子装置の製造方法
次に、本実施形態に係る電子装置の製造方法について、図面を参照しながら説明する。図５〜図１６は、本実施形態に係る電子装置１００の製造工程を模式的に示す断面図である。なお、図５，６および図８〜図１６では、図２に対応する断面図を示している。また、図７では、図中の（ａ）に図２に対応する断面図を示し、図中の（ｂ）に図３に対応する断面図を示し、図中の（ｃ）に図４に対応する断面図を示している。
2. Next, a method for manufacturing an electronic device according to the present embodiment will be described with reference to the drawings. 5-16 is sectional drawing which shows typically the manufacturing process of the electronic device 100 which concerns on this embodiment. 5 and 6 and FIGS. 8 to 16 show cross-sectional views corresponding to FIG. In FIG. 7, (a) in the drawing shows a cross-sectional view corresponding to FIG. 2, (b) in the drawing shows a cross-sectional view corresponding to FIG. 3, and (c) in FIG. A corresponding cross-sectional view is shown.
図５に示すように、支持基板１２上に、第１絶縁層１４および第２絶縁層１６をこの順で形成して、基板１０を得る。第１絶縁層１４は、例えば、ＬＯＣＯＳ法、ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）法により形成される。第２絶縁層１６は、例えば、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法、スパッタ法により形成される。 As shown in FIG. 5, the first insulating layer 14 and the second insulating layer 16 are formed in this order on the support substrate 12 to obtain the substrate 10. The first insulating layer 14 is formed by, for example, a LOCOS method or an STI (shallow trench isolation) method. The second insulating layer 16 is formed by, for example, a CVD (Chemical Vapor Deposition) method or a sputtering method.
図６に示すように、基板１０上に、第１電極２２、および第１電極２２に接続された第１配線層２６を形成する。第１電極２２および第１配線層２６は、一体的に形成されることができる。より具体的には、第１電極２２および第１配線層２６は、ＣＶＤ法やスパッタ法などによって成膜された後、フォトリソグラフィー技術およびエッチング技術によってパターニングされることにより形成される。第１電極２２および第１配線層３０が多結晶シリコンからなる場合は、導電性を付与するために所定の不純物をドーピングする。 As shown in FIG. 6, the first electrode 22 and the first wiring layer 26 connected to the first electrode 22 are formed on the substrate 10. The first electrode 22 and the first wiring layer 26 can be integrally formed. More specifically, the first electrode 22 and the first wiring layer 26 are formed by being patterned by a CVD method, a sputtering method, or the like and then patterned by a photolithography technique and an etching technique. In the case where the first electrode 22 and the first wiring layer 30 are made of polycrystalline silicon, a predetermined impurity is doped to impart conductivity.
次に、例えば熱酸化処理を行うことにより、第１電極２２および第１配線層２６を覆うように犠牲層８０を形成する。 Next, a sacrificial layer 80 is formed so as to cover the first electrode 22 and the first wiring layer 26 by performing, for example, thermal oxidation treatment.
次に、犠牲層８０上および基板１０上に第２電極２４を形成し、さらに、基板１０上に第２電極２４に接続された第２配線層２８を形成する。第２電極２４および第２配線層２８は、一体的に形成されることができる。第２電極２４および第２配線層２８は、例えば、第１電極２２および第１配線層２６と同様の成膜処理およびパターニング処理により形成される。第２電極２４および第２配線層２８が多結晶シリコンからなる場合、導電性を付与するために所定の不純物をドーピングする。以上の工程により、機能素子２０を形成することができる。 Next, the second electrode 24 is formed on the sacrificial layer 80 and the substrate 10, and further the second wiring layer 28 connected to the second electrode 24 is formed on the substrate 10. The second electrode 24 and the second wiring layer 28 can be integrally formed. The second electrode 24 and the second wiring layer 28 are formed by, for example, a film forming process and a patterning process similar to the first electrode 22 and the first wiring layer 26. When the second electrode 24 and the second wiring layer 28 are made of polycrystalline silicon, a predetermined impurity is doped to impart conductivity. Through the above steps, the functional element 20 can be formed.
第２電極２４および第２配線層２８を形成する工程において、導電層４０（図３および図４参照）を形成することができる。なお、導電層４０は、第１電極２２および第１配線層２６を形成する工程において、形成されてもよい。 In the step of forming the second electrode 24 and the second wiring layer 28, the conductive layer 40 (see FIGS. 3 and 4) can be formed. The conductive layer 40 may be formed in the step of forming the first electrode 22 and the first wiring layer 26.
図７に示すように、第２電極２４、第２配線２８、導電層４０、および犠牲層８０を覆うように、基板１０の上方に層間絶縁層６０を成膜する。層間絶縁層６０は、例えば、ＣＶＤ法や塗布（スピンコート）法によって形成される。 As shown in FIG. 7, an interlayer insulating layer 60 is formed over the substrate 10 so as to cover the second electrode 24, the second wiring 28, the conductive layer 40, and the sacrificial layer 80. The interlayer insulating layer 60 is formed by, for example, a CVD method or a coating (spin coating) method.
次に、導電層４０が露出するように層間絶縁層６０をパターニングして、コンタクトホール６１を形成する。パターニングは、配線層２６，２８を露出しないように行われる。パターニングは、例えば、フォトリソグラフィー技術およびエッチング技術によって行われる。 Next, the interlayer insulating layer 60 is patterned so that the conductive layer 40 is exposed to form contact holes 61. The patterning is performed so that the wiring layers 26 and 28 are not exposed. The patterning is performed by, for example, a photolithography technique and an etching technique.
次に、コンタクトホール６１内および層間絶縁層６０上に、金属層４２ｃを成膜する。上述のように、配線層２６，２８上にはコンタクトホールが形成されていないため、配線層２６，２８直上には金属層４２ｃが形成されない。これにより、金属層４２ｃは、凹部が形成された形状となり、開口部３５，３６が形成される。金属層４２ｃは、例えば、スパッタ法、めっき法によって成膜される。 Next, a metal layer 42 c is formed in the contact hole 61 and on the interlayer insulating layer 60. As described above, since no contact hole is formed on the wiring layers 26 and 28, the metal layer 42c is not formed immediately above the wiring layers 26 and 28. Thereby, the metal layer 42c becomes a shape in which a recess is formed, and the openings 35 and 36 are formed. The metal layer 42c is formed by, for example, a sputtering method or a plating method.
図８に示すように、金属層４２ｃをパターニングして、側面４３を形成（露出）し第１包囲層４２を形成する。パターニングは、例えば、フォトリソグラフィー技術およびエッチング技術によって行われる。 As shown in FIG. 8, the metal layer 42 c is patterned to form (expose) the side surface 43 to form the first envelope layer 42. The patterning is performed by, for example, a photolithography technique and an etching technique.
第１包囲層４２を形成するためのエッチングは、例えばエッチング液として、リン酸と硝酸と酢酸との三種類の酸の混酸を用いたウェットエッチングによって行われる。これにより、第１包囲層４２の側面４３を、基板１０の上面１１に対して傾斜させることができる。 Etching for forming the first envelope layer 42 is performed, for example, by wet etching using a mixed acid of three kinds of acids of phosphoric acid, nitric acid, and acetic acid as an etchant. Thereby, the side surface 43 of the first envelope layer 42 can be inclined with respect to the upper surface 11 of the substrate 10.
次に、第１包囲層４２を覆うように、層間絶縁層６０の上方に層間絶縁層６２を成膜する。層間絶縁層６２は、例えば、ＣＶＤ法や塗布（スピンコート）法によって形成される。層間絶縁層６２には、第１包囲層４２の側面４３の形状が転写され、傾斜面６６が設けられる。 Next, an interlayer insulating layer 62 is formed above the interlayer insulating layer 60 so as to cover the first envelope layer 42. The interlayer insulating layer 62 is formed by, for example, a CVD method or a coating (spin coating) method. The shape of the side surface 43 of the first envelope layer 42 is transferred to the interlayer insulating layer 62, and an inclined surface 66 is provided.
図９に示すように、層間絶縁層６２上にＳＯＧ層９０を成膜する。ＳＯＧ層９０は、例えば、塗布（スピンコート）法によって形成される。 As shown in FIG. 9, an SOG layer 90 is formed on the interlayer insulating layer 62. The SOG layer 90 is formed by, for example, a coating (spin coating) method.
図１０に示すように、ＳＯＧ層９０をエッチングして、層間絶縁層６２を露出させる。本エッチング工程は、例えば、層間絶縁層６２の傾斜面６６に、ＳＯＧ層９０が残留するように行われる。ＳＯＧ層９０によって、表面の平坦性を高めることができる。なお、ＳＯＧ層９０をエッチングする前に、３５０℃以上４５０℃以下のベーク処理（熱処理）を行ってもよい。 As shown in FIG. 10, the SOG layer 90 is etched to expose the interlayer insulating layer 62. This etching step is performed, for example, so that the SOG layer 90 remains on the inclined surface 66 of the interlayer insulating layer 62. The SOG layer 90 can improve surface flatness. Note that before the SOG layer 90 is etched, baking treatment (heat treatment) at 350 ° C. or higher and 450 ° C. or lower may be performed.
図１１に示すように、第１包囲層４２が露出するように、層間絶縁層６２をパターニングして、コンタクトホール６３を形成する。パターニングは、例えば、フォトリソグラフィー技術およびエッチング技術によって行われる。 As shown in FIG. 11, the interlayer insulating layer 62 is patterned so that the first envelope layer 42 is exposed, thereby forming a contact hole 63. The patterning is performed by, for example, a photolithography technique and an etching technique.
次に、コンタクトホール６３内、層間絶縁層６２上、およびＳＯＧ層９０上に、金属層４４ｃを成膜する。金属層４４ｃは、例えば、スパッタ法、めっき法によって成膜される。 Next, a metal layer 44 c is formed in the contact hole 63, on the interlayer insulating layer 62, and on the SOG layer 90. The metal layer 44c is formed by, for example, a sputtering method or a plating method.
図１２に示すように、金属層４４ｃをパターニングして、側面４５を形成（露出）し第２包囲層４４を形成する。パターニングは、例えば、フォトリソグラフィー技術およびエッチング技術によって行われる。 As shown in FIG. 12, the metal layer 44 c is patterned to form (expose) the side surface 45 to form the second envelope layer 44. The patterning is performed by, for example, a photolithography technique and an etching technique.
第２包囲層４４を形成するためのエッチングは、例えばエッチング液として、リン酸と硝酸と酢酸との三種類の酸の混酸を用いたウェットエッチングによって行われる。これにより、第２包囲層４４の側面４５を、基板１０の上面１１に対して傾斜させることができる。 Etching for forming the second envelope layer 44 is performed, for example, by wet etching using a mixed acid of three kinds of acids of phosphoric acid, nitric acid, and acetic acid as an etchant. Thereby, the side surface 45 of the second envelope layer 44 can be inclined with respect to the upper surface 11 of the substrate 10.
次に、第２包囲層４４を覆うように、層間絶縁層６２上に層間絶縁層６４を成膜する。層間絶縁層６４は、例えば、ＣＶＤ法や塗布（スピンコート）法によって形成される。層間絶縁層６４には、第２包囲層４４の側面４５の形状が転写され、傾斜面６７が設けられる。 Next, an interlayer insulating layer 64 is formed on the interlayer insulating layer 62 so as to cover the second envelope layer 44. The interlayer insulating layer 64 is formed by, for example, a CVD method or a coating (spin coating) method. The shape of the side surface 45 of the second envelope layer 44 is transferred to the interlayer insulating layer 64, and an inclined surface 67 is provided.
図１３に示すように、層間絶縁層６４上にＳＯＧ層９２を成膜する。ＳＯＧ層９２は、例えば、塗布（スピンコート）法によって形成される。 As shown in FIG. 13, an SOG layer 92 is formed on the interlayer insulating layer 64. The SOG layer 92 is formed by, for example, a coating (spin coating) method.
図１４に示すように、ＳＯＧ層９２をエッチングして、層間絶縁層６４を露出させる。本エッチング工程は、例えば、層間絶縁層６４の傾斜面６７に、ＳＯＧ層９２が残留するように行われる。ＳＯＧ層９２によって、表面の平坦性を高めることができる。なお、ＳＯＧ層９２をエッチングする前に、３５０℃以上４５０℃以下のベーク処理（熱処理）を行ってもよい。 As shown in FIG. 14, the SOG layer 92 is etched to expose the interlayer insulating layer 64. This etching process is performed, for example, so that the SOG layer 92 remains on the inclined surface 67 of the interlayer insulating layer 64. The SOG layer 92 can improve surface flatness. Note that before the SOG layer 92 is etched, baking treatment (heat treatment) at 350 ° C. to 450 ° C. may be performed.
図１５に示すように、第２包囲層４４が露出するように、層間絶縁層６４をパターニングして、コンタクトホール６５を形成する。パターニングは、例えば、フォトリソグラフィー技術およびエッチング技術によって行われる。 As shown in FIG. 15, the interlayer insulating layer 64 is patterned to form the contact hole 65 so that the second envelope layer 44 is exposed. The patterning is performed by, for example, a photolithography technique and an etching technique.
次に、コンタクトホール６５内、層間絶縁層６４上、およびＳＯＧ層９２上に、金属層４６ａを成膜する。金属層４６ａは、例えば、スパッタ法、めっき法によって成膜される。 Next, a metal layer 46 a is formed in the contact hole 65, on the interlayer insulating layer 64, and on the SOG layer 92. The metal layer 46a is formed by, for example, a sputtering method or a plating method.
図１６に示すように、金属層４４ｃをパターニングして、側面４７を形成（露出）し第３包囲層４６を形成する。パターニングは、例えば、フォトリソグラフィー技術およびエッチング技術によって行われる。 As shown in FIG. 16, the metal layer 44 c is patterned to form (expose) the side surface 47 to form the third envelope layer 46. The patterning is performed by, for example, a photolithography technique and an etching technique.
本パターニング工程により、層間絶縁層６４上およびＳＯＧ層９２上に、貫通孔５２が形成された第１被覆層５０が形成される。第１被覆層５０は、第３包囲壁４６と一体的に形成される。ＳＯＧ層９２上に第１被覆層５０を形成することにより、層間絶縁層６４の段差によって例えば第１被覆層５０が断線することを抑制できる。貫通孔５２は、第３包囲層４６および第１被覆層５０を形成するためのパターニングにおいて、同時に形成されることができる。 By this patterning step, the first covering layer 50 in which the through holes 52 are formed is formed on the interlayer insulating layer 64 and the SOG layer 92. The first covering layer 50 is formed integrally with the third surrounding wall 46. By forming the first coating layer 50 on the SOG layer 92, for example, the first coating layer 50 can be prevented from being disconnected due to the step of the interlayer insulating layer 64. The through hole 52 can be formed simultaneously in the patterning for forming the third envelope layer 46 and the first covering layer 50.
次に、層間絶縁層６４、ＳＯＧ層９２上、および第３包囲層４６上に、パッシベーション層７０を形成する。パッシベーション層７０は、例えば、ＣＶＤ法やスパッタ法などによって成膜された後、フォトリソグラフィー技術およびエッチング技術によってパターニングされることにより形成される。 Next, a passivation layer 70 is formed on the interlayer insulating layer 64, the SOG layer 92, and the third envelope layer 46. The passivation layer 70 is formed by, for example, forming a film by a CVD method or a sputtering method, and then patterning the film by a photolithography technique and an etching technique.
次に、貫通孔５２に例えばエッチング液を通して、包囲壁３０に囲まれた層間絶縁層６０，６２，６４および犠牲層８０をエッチングして、空洞部１を形成する（リリース工程）。リリース工程において、開口部３５，３６内の層間絶縁層６０（すなわち、第１包囲層４２と配線層２６，２８との間の層間絶縁層６０）は、エッチングされ、例えば、包囲壁３０の外側まで延出した延出部３を備えた空洞部１が形成される。エッチングは、例えば、フッ化水素酸や緩衝フッ酸（フッ化水素酸とフッ化アンモニウムとの混合液）などを用いたウェットエッチングによって行われる。 Next, the interlayer insulating layers 60, 62, 64 and the sacrificial layer 80 surrounded by the surrounding wall 30 are etched through the through hole 52, for example, to form the cavity 1 (release process). In the release process, the interlayer insulating layer 60 in the openings 35 and 36 (that is, the interlayer insulating layer 60 between the first surrounding layer 42 and the wiring layers 26 and 28) is etched, for example, outside the surrounding wall 30. A cavity portion 1 having an extending portion 3 extending up to is formed. Etching is performed by wet etching using, for example, hydrofluoric acid or buffered hydrofluoric acid (mixed liquid of hydrofluoric acid and ammonium fluoride).
図２に示すように、第１被覆層５０上に第２被覆層５４を形成する。これにより、貫通孔５２を閉鎖することができ、空洞部１を封止することができる。第２被覆層５４は、例えば、ＣＶＤ法やスパッタ法などによって成膜された後、フォトリソグラフィー技術およびエッチング技術によってパターニングされることにより形成される。 As shown in FIG. 2, the second coating layer 54 is formed on the first coating layer 50. Thereby, the through-hole 52 can be closed and the cavity part 1 can be sealed. The second coating layer 54 is formed by, for example, forming a film by a CVD method, a sputtering method, or the like and then patterning the film by a photolithography technique and an etching technique.
以上の工程により、本実施形態に係る電子装置１００を製造することができる。 The electronic device 100 according to the present embodiment can be manufactured through the above steps.
電子装置１００の製造方法によれば、第１包囲層４２の側面４３を、基板１０の上面１１に対して傾斜するように形成することができる。そのため、層間絶縁層６２は、側面４３の形状が転写されることにより、傾斜面６６を有することができる。傾斜面６６は、基板１０の上面１１に対して傾斜しているため、傾斜面６６に設けられるＳＯＧ層９０の量を少なくすることができる。 According to the method for manufacturing the electronic device 100, the side surface 43 of the first envelope layer 42 can be formed to be inclined with respect to the upper surface 11 of the substrate 10. Therefore, the interlayer insulating layer 62 can have the inclined surface 66 by transferring the shape of the side surface 43. Since the inclined surface 66 is inclined with respect to the upper surface 11 of the substrate 10, the amount of the SOG layer 90 provided on the inclined surface 66 can be reduced.
例えば、図１７に示すように、第１包囲層１０４２の側面１０４３が、基板１０の上面１１に対して傾斜しておらず上面１１の垂線（図示せず）に対して平行な場合は、第１包囲層１０４２を覆って形成される層間絶縁層１０６２は、上面１１に対して傾斜した傾斜面を有さない。そのため、ＳＯＧ層１０９０は、ＳＯＧ層９０（図１０参照）に比べて、多く残留する。その結果、空洞部１内にＳＯＧ層１０９０が露出すると、ＳＯＧ層１０９０から大量のガスが発生することになる。なお、図１７は、比較例に係る電子装置の製造工程を模式的に示す断面図であって、図１０に対応するものである。 For example, as shown in FIG. 17, when the side surface 1043 of the first envelope layer 1042 is not inclined with respect to the upper surface 11 of the substrate 10 and is parallel to a perpendicular (not shown) of the upper surface 11, The interlayer insulating layer 1062 formed so as to cover the one envelope layer 1042 does not have an inclined surface inclined with respect to the upper surface 11. Therefore, the SOG layer 1090 remains more than the SOG layer 90 (see FIG. 10). As a result, when the SOG layer 1090 is exposed in the cavity 1, a large amount of gas is generated from the SOG layer 1090. FIG. 17 is a cross-sectional view schematically showing the manufacturing process of the electronic device according to the comparative example, and corresponds to FIG.
上記のような形態に比べて、電子装置１００の製造方法では、ＳＯＧ層９０の量を少なくすることができるので、空洞部１内にＳＯＧ層９０が露出していても、ＳＯＧ層９０から発生するガスの量を少なくすることができる。これにより、電子装置１００の製造方法では、空洞部１内の真空度が低下することを抑制できる電子装置１００を形成することができる。 In the method for manufacturing the electronic device 100, the amount of the SOG layer 90 can be reduced as compared with the above-described form, so that even if the SOG layer 90 is exposed in the cavity 1, the generation occurs from the SOG layer 90. The amount of gas to be reduced can be reduced. Thereby, in the manufacturing method of the electronic device 100, the electronic device 100 which can suppress that the vacuum degree in the cavity part 1 falls can be formed.
電子装置１００の製造方法によれば、ウェットエッチングによって第１包囲層４２を形成することができる。これにより、第１包囲層４２の側面４３を、基板１０の上面１１に対して傾斜させることができる。 According to the method for manufacturing the electronic device 100, the first envelope layer 42 can be formed by wet etching. Thereby, the side surface 43 of the first envelope layer 42 can be inclined with respect to the upper surface 11 of the substrate 10.
電子装置１００の製造方法によれば、第２包囲層４４の側面４５を、基板１０の上面１１に対して傾斜するように形成することができる。そのため、層間絶縁層６４は、側面４５の形状が転写されることにより、傾斜面６７を有することができる。傾斜面６７は、基板１０の上面１１に対して傾斜しているため、傾斜面６７に設けられるＳＯＧ層９２の量を少なくすることができる。そのため、仮に空洞部１内にＳＯＧ層９２が露出していても（図示せず）、ＳＯＧ層９２から発生するガスの量を少なくすることができる。これにより、電子装置１００の製造方法では、よりいっそう空洞部１内の真空度が低下することを抑制できる電子装置１００を形成することができる。 According to the method for manufacturing the electronic device 100, the side surface 45 of the second envelope layer 44 can be formed to be inclined with respect to the upper surface 11 of the substrate 10. Therefore, the interlayer insulating layer 64 can have the inclined surface 67 by transferring the shape of the side surface 45. Since the inclined surface 67 is inclined with respect to the upper surface 11 of the substrate 10, the amount of the SOG layer 92 provided on the inclined surface 67 can be reduced. Therefore, even if the SOG layer 92 is exposed in the cavity 1 (not shown), the amount of gas generated from the SOG layer 92 can be reduced. Thereby, in the manufacturing method of the electronic device 100, the electronic device 100 which can suppress further that the vacuum degree in the cavity part 1 falls can be formed.
電子装置１００の製造方法によれば、ＳＯＧ層９０，９２を形成する工程を含むことができる。これにより、例えば、第１被覆層５０をＳＯＧ層９２上に形成することができ、層間絶縁層６４の段差によって第１被覆層５０が断線することを抑制できる。 According to the method for manufacturing the electronic device 100, the step of forming the SOG layers 90 and 92 can be included. Thereby, for example, the first covering layer 50 can be formed on the SOG layer 92, and the disconnection of the first covering layer 50 due to the step of the interlayer insulating layer 64 can be suppressed.
なお、電子装置１００の製造方法によれば、ＳＯＧ層９０，９２を形成しなくてもよい。すなわち、電子装置１００では、ＳＯＧ層９０，９２を形成しなくても、層間絶縁層６０，６２は、傾斜面６６，６７を有しているので、傾斜面６６，６７上に形成された第１被覆層５０などの金属層が断線することを抑制できる。 According to the method for manufacturing the electronic device 100, the SOG layers 90 and 92 need not be formed. That is, in the electronic device 100, even if the SOG layers 90 and 92 are not formed, the interlayer insulating layers 60 and 62 have the inclined surfaces 66 and 67. It can suppress that metal layers, such as 1 coating layer 50, are disconnected.
３． 発振器
次に、本実施形態に係る発振器について、図面を参照しながら説明する。図１８は、本実施形態に係る発振器６００を示す回路図である。
3. Oscillator Next, an oscillator according to this embodiment will be described with reference to the drawings. FIG. 18 is a circuit diagram showing an oscillator 600 according to the present embodiment.
発振器６００は、図１８に示すように、例えば、本発明に係る電子装置（例えば電子装置１００）と、反転増幅回路（回路部）６１０と、を含む。 As shown in FIG. 18, the oscillator 600 includes, for example, an electronic device (for example, the electronic device 100) according to the present invention and an inverting amplifier circuit (circuit unit) 610.
電子装置１００は、第１電極２２（より具体的には第１配線層２６）と電気的に接続された第１端子１００ａと、第２電極２４（より具体的には第２配線層２８）と電気的に接続された第２端子１００ｂと、を有している。電子装置１００の第１端子１００ａは、反転増幅回路６１０の入力端子６１０ａと少なくとも交流的に接続する。電子装置１００の第２端子１００ｂは、反転増幅回路６１０の出力端子６１０ｂと少なくとも交流的に接続する。 The electronic device 100 includes a first terminal 100a electrically connected to the first electrode 22 (more specifically, the first wiring layer 26), and a second electrode 24 (more specifically, the second wiring layer 28). And a second terminal 100b electrically connected to each other. The first terminal 100a of the electronic device 100 is connected to the input terminal 610a of the inverting amplifier circuit 610 at least in an AC manner. The second terminal 100b of the electronic device 100 is connected to the output terminal 610b of the inverting amplifier circuit 610 at least in an AC manner.
図示の例では、反転増幅回路６１０は、１つのインバーターから構成されているが、所望の発振条件が満たされるように、複数のインバーター（反転回路）や増幅回路を組み合わせて構成されていてもよい。 In the illustrated example, the inverting amplifier circuit 610 is configured by one inverter, but may be configured by combining a plurality of inverters (inverting circuits) and amplifier circuits so that a desired oscillation condition is satisfied. .
発振器６００は、反転増幅回路６１０に対する帰還抵抗を含んで構成されていてもよい。図１８に示す例では、反転増幅回路６１０の入力端子と出力端子とが抵抗６２０を介して接続されている。 The oscillator 600 may include a feedback resistor for the inverting amplifier circuit 610. In the example illustrated in FIG. 18, the input terminal and the output terminal of the inverting amplifier circuit 610 are connected via a resistor 620.
発振器６００は、反転増幅回路６１０の入力端子６１０ａと基準電位（接地電位）との間に接続された第１キャパシター６３０と、反転増幅回路６１０の出力端子６１０ｂと基準電位（接地電位）との間に接続された第２キャパシター６３２と、を含んで構成されている。これにより、ＭＥＭＳ振動子１００とキャパシター６３０，６３２とで共振回路を構成する発振回路とすることができる。発振器６００は、この発振回路で得られた発振信号ｆを出力する。 The oscillator 600 includes a first capacitor 630 connected between an input terminal 610a of the inverting amplifier circuit 610 and a reference potential (ground potential), and an output terminal 610b of the inverting amplifier circuit 610 and a reference potential (ground potential). And a second capacitor 632 connected to the second capacitor 632. As a result, the MEMS vibrator 100 and the capacitors 630 and 632 can form an oscillation circuit that forms a resonance circuit. The oscillator 600 outputs the oscillation signal f obtained by this oscillation circuit.
発振器６００を構成するトランジスターやキャパシター等の素子（図示せず）は、例えば、基板１０上に（図２参照）形成されていてもよい。これにより、電子装置１００と反増幅回路６１０をモノリシックに形成することができる。 Elements (not shown) such as transistors and capacitors constituting the oscillator 600 may be formed on the substrate 10 (see FIG. 2), for example. Thereby, the electronic device 100 and the anti-amplifier circuit 610 can be formed monolithically.
発振器６００を構成するトランジスター等の素子を基板１０上に形成する場合、発振器６００を構成するトランジスター等の素子を、上述した電子装置１００を形成する工程と同一の工程で形成してもよい。具体的には、犠牲層８０を形成する工程において（図６参照）、トランジスターのゲート絶縁層を形成してもよい。さらに、第２電極２４を形成する工程において（図６参照）、トランジスターのゲート電極を形成してもよい。このように、電子装置１００の製造工程と発振器６００を構成するトランジスター等の素子の製造工程を共通化することで、製造工程の簡略化を図ることができる。 When an element such as a transistor constituting the oscillator 600 is formed on the substrate 10, the element such as a transistor constituting the oscillator 600 may be formed in the same process as the process for forming the electronic device 100 described above. Specifically, in the step of forming the sacrificial layer 80 (see FIG. 6), a gate insulating layer of a transistor may be formed. Further, in the step of forming the second electrode 24 (see FIG. 6), a gate electrode of a transistor may be formed. In this way, by simplifying the manufacturing process of the electronic device 100 and the manufacturing process of the elements such as the transistors included in the oscillator 600, the manufacturing process can be simplified.
発振器６００によれば、空洞部１の真空度が低下することを抑制できる電子装置１００を含む。そのため、発振器６００は、高い動作精度を有することができる。 The oscillator 600 includes the electronic device 100 that can suppress a decrease in the degree of vacuum of the cavity 1. Therefore, the oscillator 600 can have high operation accuracy.
なお、発振器６００は、図１９に示すように、さらに、分周回路６４０を有していてもよい。分周回路６４０は、発振回路の出力信号Ｖｏｕｔを分周し、発振信号ｆを出力する。これにより、発振器６００は、例えば、出力信号Ｖｏｕｔの周波数よりも低い周波数の出力信号を得ることができる。 Note that the oscillator 600 may further include a frequency dividing circuit 640 as shown in FIG. The frequency dividing circuit 640 divides the output signal Vout of the oscillation circuit and outputs the oscillation signal f. Thereby, the oscillator 600 can obtain an output signal having a frequency lower than the frequency of the output signal Vout, for example.
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。 The present invention includes configurations that are substantially the same as the configurations described in the embodiments (for example, configurations that have the same functions, methods, and results, or configurations that have the same objects and effects). In addition, the invention includes a configuration in which a non-essential part of the configuration described in the embodiment is replaced. In addition, the present invention includes a configuration that exhibits the same operational effects as the configuration described in the embodiment or a configuration that can achieve the same object. Further, the invention includes a configuration in which a known technique is added to the configuration described in the embodiment.
１ 空洞部、３ 延出部、１０ 基板、１１ 上面、１２ 支持基板、
１４ 第１絶縁層、１６ 第２絶縁層、２０ 機能素子、２２ 第１電極、
２４ 第２電極、２４ａ 支持部、２４ｂ 梁部、２６ 第１配線層、
２８ 第２配線層、３０ 包囲壁、３５ 第１開口部、３６ 第２開口部、
４０ 導電層、４２ 第１包囲層、４２ａ 第１部分、４２ｂ 第２部分、
４２ｃ 金属層、４３ 側面、４４ 第２包囲層、４４ａ 第３部分、
４４ｂ 第４部分、４４ｃ 金属層、４５ 側面、４６ 第３包囲層、４６ａ 金属層、
４７ 側面、５０ 第１被覆層、５２ 第２被覆層、５４ 貫通孔、６０ 層間絶縁層、
６１ コンタクトホール、６２ 層間絶縁層、６３ コンタクトホール、
６４ 層間絶縁層、６５ コンタクトホール、６６ 傾斜面、６７ 傾斜面、
７０ パッシベーション層、８０ 犠牲層、９０ ＳＯＧ層、９２ ＳＯＧ層、
１００ 電子装置、１００ａ 第１端子、１００ｂ 第２端子、６００ 発振器、
６１０ 反転増幅回路、６１０ａ 入力端子、６１０ｂ 出力端子、６２０ 抵抗、
６３０ 第１キャパシター、６３２ 第２キャパシター、６４０ 分周回路、
１０４２ 第１包囲層、１０４３ 側面、１０６２ 層間絶縁層、１０９０ ＳＯＧ層
1 cavity portion, 3 extension portion, 10 substrate, 11 upper surface, 12 support substrate,
14 1st insulating layer, 16 2nd insulating layer, 20 functional element, 22 1st electrode,
24 second electrode, 24a support portion, 24b beam portion, 26 first wiring layer,
28 second wiring layer, 30 surrounding wall, 35 first opening, 36 second opening,
40 conductive layer, 42 first envelope layer, 42a first part, 42b second part,
42c metal layer, 43 side surface, 44 second envelope layer, 44a third portion,
44b 4th part, 44c metal layer, 45 side surface, 46 3rd surrounding layer, 46a metal layer,
47 side surface, 50 first covering layer, 52 second covering layer, 54 through hole, 60 interlayer insulating layer,
61 contact holes, 62 interlayer insulation layers, 63 contact holes,
64 interlayer insulation layers, 65 contact holes, 66 inclined surfaces, 67 inclined surfaces,
70 passivation layer, 80 sacrificial layer, 90 SOG layer, 92 SOG layer,
100 electronic device, 100a first terminal, 100b second terminal, 600 oscillator,
610 inverting amplifier circuit, 610a input terminal, 610b output terminal, 620 resistor,
630 1st capacitor, 632 2nd capacitor, 640 frequency divider,
1042 First envelope layer, 1043 side surface, 1062 interlayer insulating layer, 1090 SOG layer
Claims (8)
前記基板の上方に形成された機能素子と、
前記基板の上方に形成され、前記機能素子が配置された空洞部を画成する包囲壁と、
前記基板の上方であって、平面視において前記包囲壁の周囲に形成された層間絶縁層と、
を含み、
前記包囲壁は、
平面視において前記機能素子の周囲に形成された第１包囲層を有し、
前記第１包囲層の側面は、前記基板の上面に対して傾斜し、
前記層間絶縁層は、前記第１包囲層の側面を覆っている、電子装置。 A substrate,
A functional element formed above the substrate;
An enclosing wall formed above the substrate and defining a cavity in which the functional element is disposed;
An interlayer insulating layer formed above the substrate and around the surrounding wall in plan view;
Including
The surrounding wall is
A first envelope layer formed around the functional element in plan view;
A side surface of the first envelope layer is inclined with respect to an upper surface of the substrate;
The interlayer insulating layer is an electronic device that covers a side surface of the first envelope layer.
前記包囲壁は、
前記第１包囲層の上方であって、平面視において前記機能素子の周囲に形成された第２包囲層を有し、
前記第２包囲層の側面は、前記基板の上面に対して傾斜している、電子装置。 In claim 1,
The surrounding wall is
A second envelope layer formed above the first envelope layer and around the functional element in plan view;
The electronic device, wherein a side surface of the second envelope layer is inclined with respect to an upper surface of the substrate.
前記第１包囲層は、
第１部分と、
前記第１部分の上方に形成され、前記第１部分の幅よりも大きい幅を有する第２部分と、
を有し、
前記基板の上面に対して傾斜している前記第１包囲層の側面は、前記第２部分の側面である、電子装置。 In claim 1 or 2,
The first envelope layer includes
A first part;
A second portion formed above the first portion and having a width greater than the width of the first portion;
Have
The electronic device, wherein a side surface of the first envelope layer that is inclined with respect to an upper surface of the substrate is a side surface of the second portion.
前記基板の上方であって、前記機能素子の周囲に第１包囲層を形成する工程と、
前記機能素子および前記第１包囲層を覆うように、層間絶縁層を形成する工程と、
前記機能素子の上方の前記層間絶縁層を除去して、前記機能素子を露出する工程と、
を含み、
前記第１包囲層を形成する工程では、
前記第１包囲層の側面を、前記基板の上面に対して傾斜するように形成する、電子装置の製造方法。 Forming a functional element above the substrate;
Forming a first envelope layer above the substrate and around the functional element;
Forming an interlayer insulating layer so as to cover the functional element and the first envelope layer;
Removing the interlayer insulating layer above the functional element to expose the functional element;
Including
In the step of forming the first envelope layer,
A method for manufacturing an electronic device, wherein a side surface of the first envelope layer is formed to be inclined with respect to an upper surface of the substrate.
前記第１包囲層を形成する工程では、
ウェットエッチングによって前記第１包囲層を形成する、電子装置の製造方法。 In claim 4,
In the step of forming the first envelope layer,
A method for manufacturing an electronic device, wherein the first envelope layer is formed by wet etching.
前記機能素子を露出する工程の前に、
前記第１包囲層が露出するように、前記層間絶縁層にコンタクトホールを形成する工程と、
前記コンタクトホール内および前記層間絶縁層の上方に、第２包囲層を形成する工程と、
を、さらに含み、
前記第２包囲層を形成する工程では、
前記第２包囲層の側面を、前記基板の上面に対して傾斜するように形成する、電子装置の製造方法。 In claim 4 or 5,
Before the step of exposing the functional element,
Forming a contact hole in the interlayer insulating layer such that the first envelope layer is exposed;
Forming a second envelope layer in the contact hole and above the interlayer insulating layer;
Further including
In the step of forming the second envelope layer,
A method of manufacturing an electronic device, wherein a side surface of the second envelope layer is formed to be inclined with respect to an upper surface of the substrate.
前記機能素子を露出する工程の前に、
前記層間絶縁層上にＳＯＧ層を形成する工程と、
前記層間絶縁層が露出するように、前記ＳＯＧ層をエッチングする工程と、
を、さらに含む、電子装置の製造方法。 In any one of Claims 4 thru | or 6,
Before the step of exposing the functional element,
Forming an SOG layer on the interlayer insulating layer;
Etching the SOG layer such that the interlayer insulating layer is exposed;
A method for manufacturing an electronic device.
前記電子装置の前記機能素子と電気的に接続された回路部と、
を含む、発振器。 An electronic device according to any one of claims 1 to 3,
A circuit unit electrically connected to the functional element of the electronic device;
Including an oscillator.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011281000A JP2013131962A (en) | 2011-12-22 | 2011-12-22 | Electronic device, method of manufacturing the same, and oscillator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011281000A JP2013131962A (en) | 2011-12-22 | 2011-12-22 | Electronic device, method of manufacturing the same, and oscillator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2013131962A true JP2013131962A (en) | 2013-07-04 |
Family
ID=48909196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011281000A Pending JP2013131962A (en) | 2011-12-22 | 2011-12-22 | Electronic device, method of manufacturing the same, and oscillator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2013131962A (en) |
-
2011
- 2011-12-22 JP JP2011281000A patent/JP2013131962A/en active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2012096316A (en) | Electronic device and method for manufacturing electronic device | |
| JP5417851B2 (en) | MEMS device and manufacturing method thereof | |
| US8847708B2 (en) | MEMS vibrator and oscillator | |
| KR20140118771A (en) | Electronic device, method for producing the same, and oscillator | |
| JP6060569B2 (en) | Manufacturing method of electronic device | |
| US9089055B2 (en) | Electronic device, method of manufacturing the same, and oscillator | |
| JP5773153B2 (en) | Electronic device, method for manufacturing the same, and oscillator | |
| JP2011218463A (en) | Method for manufacturing electronic device | |
| JP2013123779A (en) | Electronic device and oscillator | |
| JP2011177824A (en) | Method of manufacturing electronic device | |
| US8432232B2 (en) | MEMS device and oscillator | |
| JP2014073551A (en) | Electronic apparatus and manufacturing method of the same | |
| CN113872545A (en) | MEMS resonator preparation method | |
| JP2013131962A (en) | Electronic device, method of manufacturing the same, and oscillator | |
| JP2014192798A (en) | Electronic device, method of manufacturing the same, and oscillator | |
| JP6111966B2 (en) | Method for manufacturing vibrator | |
| JP2012146893A (en) | Semiconductor device | |
| JP2013246083A (en) | Vibration type transducer and method of manufacturing vibration transducer | |
| JP2012085085A (en) | Mems vibrator, oscillator, and method of manufacturing mems vibrator | |
| JP2014037032A (en) | Electronic device and method for manufacturing the same | |
| JP2013038530A (en) | Mems vibrator and oscillator | |
| JP2013031907A (en) | Electronic apparatus, method for manufacturing the same, and oscillator | |
| JP2014184512A (en) | Manufacturing method of electronic device, electronic device, and oscillator | |
| WO2014208043A1 (en) | Physical quantity sensor | |
| JP2013131887A (en) | Manufacturing method of mems vibrator and manufacturing method of electronic device |