JP2013031907A

JP2013031907A - Electronic apparatus, method for manufacturing the same, and oscillator

Info

Publication number: JP2013031907A
Application number: JP2011169836A
Authority: JP
Inventors: Yuji Kayano; 祐治茅野
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2011-08-03
Filing date: 2011-08-03
Publication date: 2013-02-14

Abstract

PROBLEM TO BE SOLVED: To provide an electronic apparatus having high reliability.SOLUTION: The electronic apparatus 100 includes: a substrate 10; a functional element 20 formed above the substrate 10; a surrounding wall 40 defining a cavity 1 in which the functional element 20 is disposed; and wiring layers 30, 32 formed above the substrate 10 and connected to the functional element 20. The wiring layers 30, 32 pass between the substrate 10 and the surrounding wall 40 and extend outside the surrounding wall 40. The surrounding wall 40 includes: a silicon nitride layer 42; and a conductive layer constituted of at least one of a metallic layer and a silicon layer. The silicon nitride layer 42 is disposed between wiring layers 30, 32 and the conductive layer 44.

Description

本発明は、電子装置およびその製造方法、並びに発振器に関する。 The present invention relates to an electronic device, a manufacturing method thereof, and an oscillator.

一般に、ＭＥＭＳ（Micro Electro Mechanical Systems）等の機能素子を、基板上に設けられた空洞部に配置してなる電子装置が知られている。マイクロ振動子、マイクロセンサー、マイクロアクチュエーター等のＭＥＭＳは、微小な構造体が振動、変形、その他の動作が可能となる状態で配置される必要があるため、空洞部内に動作可能な状態で収容される。空洞部内は、減圧状態に保たれ、これにより機能素子の動作精度の向上を図ることができる。 2. Description of the Related Art Generally, an electronic device is known in which functional elements such as MEMS (Micro Electro Mechanical Systems) are arranged in a cavity provided on a substrate. MEMS such as micro vibrators, micro sensors, and micro actuators need to be placed in a state in which a minute structure can be vibrated, deformed, or otherwise operated, and thus are housed in an operable state in a cavity. The The inside of the cavity is kept in a reduced pressure state, whereby the operation accuracy of the functional element can be improved.

例えば特許文献１には、基板上に機能素子を形成し、その上に層間絶縁層を形成した後、機能素子周辺の層間絶縁層をエッチングして空洞部を形成し、機能素子をリリースさせる方法が記載されている。機能素子のリリース工程では、機能素子の周囲に形成された包囲壁がエッチングストッパーとなり、例えば、空洞部と外気とが連通することを抑制している。 For example, Patent Document 1 discloses a method in which a functional element is formed on a substrate, an interlayer insulating layer is formed thereon, an interlayer insulating layer around the functional element is etched to form a cavity, and the functional element is released. Is described. In the release step of the functional element, the surrounding wall formed around the functional element serves as an etching stopper, and for example, the communication between the cavity and the outside air is suppressed.

特開２００９−１０５４１１号公報JP 2009-105411 A

層間絶縁層は、例えば酸化シリコン層から構成されるが、酸化シリコン層は、機能素子のリリース工程において、エッチング速度が大きい。そのため、空洞部を画成する包囲壁の内面の一部に酸化シリコン層が露出していると、リリース工程において該酸化シリコン層のエッチングが進行し、空洞部と外気とが連通して空洞部内の圧力が上昇することがあった。これにより、機能素子の動作精度が悪化し、信頼性が低下することがあった。特に、機能素子に接続された配線層の上に酸化シリコン層が形成されている場合は、課題となることがある。 The interlayer insulating layer is composed of, for example, a silicon oxide layer, and the silicon oxide layer has a high etching rate in the functional element release process. Therefore, if the silicon oxide layer is exposed at a part of the inner surface of the surrounding wall that defines the cavity, the etching of the silicon oxide layer proceeds in the release process, and the cavity and the outside air communicate with each other to form the interior of the cavity. The pressure may increase. As a result, the operation accuracy of the functional element deteriorates, and the reliability may be lowered. In particular, when a silicon oxide layer is formed on a wiring layer connected to a functional element, there may be a problem.

本発明のいくつかの態様に係る目的の１つは、高い信頼性を有する電子装置およびその製造方法を提供することにある。また、本発明のいくつかの態様に係る目的の１つは、上記の電子装置を有する発振器を提供することにある。 An object of some aspects of the present invention is to provide an electronic device having high reliability and a method for manufacturing the same. Another object of some aspects of the present invention is to provide an oscillator having the electronic device described above.

本発明に係る電子装置は、
基板と、
前記基板の上方に形成された機能素子と、
前記機能素子が配置された空洞部を画成する包囲壁と、
前記基板の上方に形成され、前記機能素子に接続された配線層と、
を含み、
前記配線層は、前記基板と前記包囲壁との間を通って、前記包囲壁の外側まで延出され、
前記包囲壁は、
窒化シリコン層と、
金属層およびシリコン層の少なくとも１層である導電層と、を有し、
前記配線層と前記導電層との間には、前記窒化シリコン層が配置されている。 An electronic device according to the present invention includes:
A substrate,
A functional element formed above the substrate;
An enclosing wall that defines a cavity in which the functional element is disposed;
A wiring layer formed above the substrate and connected to the functional element;
Including
The wiring layer passes between the substrate and the surrounding wall and extends to the outside of the surrounding wall,
The surrounding wall is
A silicon nitride layer;
A conductive layer that is at least one of a metal layer and a silicon layer,
The silicon nitride layer is disposed between the wiring layer and the conductive layer.

このような電子装置によれば、配線層と包囲壁の導電層との間には、窒化シリコン層が形成されている。窒化シリコン層は、空洞部を形成するためのリリース工程において、エッチング速度が酸化シリコン層よりも小さい。そのため、空洞部の一部が酸化シリコン層によって画成されている場合に比べて、リリース工程において、包囲壁がエッチングされることを抑制することができる。特に、リリース工程において、機能素子に接続された配線層上にエッチングされやすい酸化シリコン層が形成されていると、配線層に沿ってエッチングが進行し、空洞部と外気とが連通して空洞部内の圧力が上昇することがある。本発明に係る電子装置では、このような問題を回避することができ、高い信頼性を有することができる。さらに、本発明に係る電子装置では、窒化シリコン層によって、配線層と包囲壁の導電層との短絡を防止することができる。 According to such an electronic device, the silicon nitride layer is formed between the wiring layer and the conductive layer of the surrounding wall. The silicon nitride layer has an etching rate smaller than that of the silicon oxide layer in the release process for forming the cavity. Therefore, it is possible to suppress the surrounding wall from being etched in the release process as compared with the case where a part of the cavity is defined by the silicon oxide layer. In particular, in the release process, if a silicon oxide layer that is easily etched is formed on the wiring layer connected to the functional element, the etching proceeds along the wiring layer, and the cavity and the outside air communicate with each other in the cavity. The pressure may increase. The electronic device according to the present invention can avoid such a problem and can have high reliability. Furthermore, in the electronic device according to the present invention, a short circuit between the wiring layer and the conductive layer of the surrounding wall can be prevented by the silicon nitride layer.

なお、本発明に係る記載では、「上方」という文言を、例えば、「特定のもの（以下、「Ａ」という）の「上方」に他の特定のもの（以下、「Ｂ」という）を形成する」などと用いる場合に、Ａ上に直接Ｂを形成するような場合と、Ａ上に他のものを介してＢを形成するような場合とが含まれるものとして、「上方」という文言を用いている。 In the description according to the present invention, the word “upper” is used, for example, “specifically” (hereinafter referred to as “A”) is formed above another specific thing (hereinafter referred to as “B”). The word “above” is used to include the case where B is formed directly on A and the case where B is formed on A via another object. Used.

本発明に係る電子装置において、
前記金属層は、アルミニウム層、チタン層、または、アルミニウム層およびチタン層の積層体であってもよい。 In the electronic device according to the present invention,
The metal layer may be an aluminum layer, a titanium layer, or a laminate of an aluminum layer and a titanium layer.

このような電子装置によれば、アルミニウム層、チタン層、または、アルミニウム層およびチタン層の積層体は、ガスを発生し難いので、空洞部内を減圧状態に保ちやすくすることができる。 According to such an electronic device, the aluminum layer, the titanium layer, or the stacked body of the aluminum layer and the titanium layer hardly generates gas, so that the inside of the cavity can be easily maintained in a reduced pressure state.

本発明に係る電子装置において、
前記窒化シリコン層は、前記機能素子を囲んでいてもよい。 In the electronic device according to the present invention,
The silicon nitride layer may surround the functional element.

このような電子装置によれば、高い信頼性を有することができる。 Such an electronic device can have high reliability.

本発明に係る電子装置の製造方法は、
基板の上方に、機能素子、および該機能素子に接続された配線層を形成する工程と、
前記機能素子および前記配線層を覆うように、前記基板の上方に層間絶縁層を形成する工程と、
前記層間絶縁層をパターニングして、前記機能素子を囲む開口部を形成する工程と、
前記開口部内に包囲壁を形成する工程と、
前記包囲壁に囲まれた前記層間絶縁層をエッチングして、空洞部を形成する工程と、
を含み、
前記配線層は、前記基板と前記包囲壁との間を通って、前記包囲壁の外側まで延出して形成され、
前記包囲壁は、
前記空洞部を形成する工程におけるエッチング速度が、前記層間絶縁層よりも小さい絶縁層と、
金属層およびシリコン層の少なくとも１層である導電層と、を含んで形成され、
前記配線層と前記導電層との間には、前記絶縁層が形成されている。 An electronic device manufacturing method according to the present invention includes:
Forming a functional element and a wiring layer connected to the functional element above the substrate;
Forming an interlayer insulating layer above the substrate so as to cover the functional element and the wiring layer;
Patterning the interlayer insulating layer to form an opening surrounding the functional element;
Forming a surrounding wall in the opening;
Etching the interlayer insulating layer surrounded by the surrounding wall to form a cavity;
Including
The wiring layer passes between the substrate and the surrounding wall and extends to the outside of the surrounding wall.
The surrounding wall is
An insulating layer whose etching rate in the step of forming the cavity is smaller than that of the interlayer insulating layer;
A conductive layer that is at least one of a metal layer and a silicon layer,
The insulating layer is formed between the wiring layer and the conductive layer.

このような電子装置の製造方法によれば、高い信頼性を有する電子装置を得ることができる。 According to such an electronic device manufacturing method, an electronic device having high reliability can be obtained.

本発明に係る電子装置の製造方法において、
前記絶縁層は、窒化シリコン層であってもよい。 In the method for manufacturing an electronic device according to the present invention,
The insulating layer may be a silicon nitride layer.

本発明に係る発振器は、
本発明に係る電子装置と、
前記電子装置の前記配線層と電気的に接続された回路部と、を含む。 The oscillator according to the present invention is
An electronic device according to the present invention;
And a circuit portion electrically connected to the wiring layer of the electronic device.

このような発振器によれば、高い信頼性を有することができる。 Such an oscillator can have high reliability.

本実施形態に係る電子装置を模式的に示す断面図。FIG. 6 is a cross-sectional view schematically showing the electronic device according to the embodiment. 本実施形態に係る電子装置を模式的に示す断面図。FIG. 6 is a cross-sectional view schematically showing the electronic device according to the embodiment. 本実施形態に係る電子装置を模式的に示す平面図。FIG. 3 is a plan view schematically showing the electronic apparatus according to the embodiment. 本実施形態に係る電子装置の製造工程を模式的に示す断面図。Sectional drawing which shows typically the manufacturing process of the electronic device which concerns on this embodiment. 本実施形態に係る電子装置の製造工程を模式的に示す断面図。Sectional drawing which shows typically the manufacturing process of the electronic device which concerns on this embodiment. 本実施形態に係る電子装置の製造工程を模式的に示す断面図。Sectional drawing which shows typically the manufacturing process of the electronic device which concerns on this embodiment. 本実施形態に係る電子装置の製造工程を模式的に示す断面図。Sectional drawing which shows typically the manufacturing process of the electronic device which concerns on this embodiment. 本実施形態に係る電子装置の製造工程を模式的に示す断面図。Sectional drawing which shows typically the manufacturing process of the electronic device which concerns on this embodiment. 本実施形態に係る電子装置の製造工程を模式的に示す断面図。Sectional drawing which shows typically the manufacturing process of the electronic device which concerns on this embodiment. 本実施形態の変形例に係る電子装置を模式的に示す断面図。Sectional drawing which shows typically the electronic apparatus which concerns on the modification of this embodiment. 本実施形態の変形例に係る電子装置を模式的に示す平面図。The top view which shows typically the electronic device which concerns on the modification of this embodiment. 本実施形態に係る発振器を示す回路図。The circuit diagram which shows the oscillator concerning this embodiment. 本実施形態の変形例に係る発振器を示す回路図。The circuit diagram which shows the oscillator which concerns on the modification of this embodiment.

以下、本発明の好適な実施形態について、図面を参照しながら説明する。 Preferred embodiments of the present invention will be described below with reference to the drawings.

１．電子装置
まず、本実施形態に係る電子装置について、図面を参照しながら説明する。図１は、本実施形態に係る電子装置１００を模式的に示す断面図である。図２は、本実施形態に係る電子装置１００を模式的に示す断面図である。図３は、本実施形態に係る電子装置１００を模式的に示す平面図である。なお、図１は図３のＩ−Ｉ線断面図であり、図２は図３のＩＩ−ＩＩ線断面図である。 1. Electronic Device First, an electronic device according to the present embodiment will be described with reference to the drawings. FIG. 1 is a cross-sectional view schematically showing an electronic device 100 according to this embodiment. FIG. 2 is a cross-sectional view schematically showing the electronic device 100 according to the present embodiment. FIG. 3 is a plan view schematically showing the electronic device 100 according to the present embodiment. 1 is a cross-sectional view taken along line II in FIG. 3, and FIG. 2 is a cross-sectional view taken along line II-II in FIG.

電子装置１００は、図１〜図３に示すように、基板１０と、機能素子２０と、第１配線層３０と、第２配線層３２と、包囲壁４０と、を含む。さらに、電子装置１００は、第１被覆層５０と、第２被覆層５４と、層間絶縁層６０，６２，６４と、パッシベーション層７０と、を含むことができる。なお、図３では、便宜上、第１被覆層５０、第２被覆層５４、層間絶縁層６０，６２，６４、およびパッシベーション層７０の図示を省略している。 As shown in FIGS. 1 to 3, the electronic device 100 includes a substrate 10, a functional element 20, a first wiring layer 30, a second wiring layer 32, and a surrounding wall 40. Further, the electronic device 100 can include a first covering layer 50, a second covering layer 54, interlayer insulating layers 60, 62, 64, and a passivation layer 70. In FIG. 3, the first covering layer 50, the second covering layer 54, the interlayer insulating layers 60, 62 and 64, and the passivation layer 70 are omitted for convenience.

基板１０は、図１および図２に示すように、支持基板１２と、第１下地層１４と、第２下地層１６と、を有することができる。 As shown in FIGS. 1 and 2, the substrate 10 can include a support substrate 12, a first foundation layer 14, and a second foundation layer 16.

支持基板１２としては、シリコン基板等の半導体基板を用いることができる。支持基板１２として、セラミックス基板、ガラス基板、サファイア基板、ダイヤモンド基板、合成樹脂基板などの各種の基板を用いてもよい。 As the support substrate 12, a semiconductor substrate such as a silicon substrate can be used. As the support substrate 12, various substrates such as a ceramic substrate, a glass substrate, a sapphire substrate, a diamond substrate, and a synthetic resin substrate may be used.

第１下地層１４は、支持基板１２上に形成されている。第１下地層１４としては、例えば、トレンチ絶縁層、ＬＯＣＯＳ（local oxidation of silicon）絶縁層、セミリセスＬＯＣＯＳ絶縁層を用いることができる。第１下地層１４は、機能素子２０と、他の素子（例えばトランジスター、図示せず）と、を電気的に分離することができる。 The first foundation layer 14 is formed on the support substrate 12. As the first underlayer 14, for example, a trench insulating layer, a LOCOS (local oxidation of silicon) insulating layer, or a semi-recessed LOCOS insulating layer can be used. The first foundation layer 14 can electrically isolate the functional element 20 from other elements (for example, a transistor, not shown).

第２下地層１６は、第１下地層１４上に形成されている。第２下地層１６としては、例えば、窒化シリコン層を用いることができる。第２下地層１６は、空洞部１を形成するリリース工程において、エッチングストッパー層として機能することができる。 The second underlayer 16 is formed on the first underlayer 14. As the second underlayer 16, for example, a silicon nitride layer can be used. The second underlayer 16 can function as an etching stopper layer in the release process for forming the cavity 1.

機能素子２０は、空洞部１に収容されている。図示の例では、機能素子２０は、第２下地層１６上に形成された第１電極２２と、第１電極２２と間隔を空けて形成された第２電極２４と、を有する振動子である。第２電極２４は、第２下地層１６上に形成された支持部２４ａと、支持部２４ａから延出し第１電極２２に対向して配置された梁部２４ｂと、を有することできる。すなわち、機能素子２０は、片持ち梁型のＭＥＭＳ振動子であるといえる。第１電極２２および第２電極２４の材質としては、例えば、所定の不純物をドーピングすることにより導電性が付与された多結晶シリコンが挙げられる。 The functional element 20 is accommodated in the cavity 1. In the illustrated example, the functional element 20 is a vibrator having a first electrode 22 formed on the second underlayer 16 and a second electrode 24 formed at a distance from the first electrode 22. . The second electrode 24 can include a support portion 24 a formed on the second base layer 16 and a beam portion 24 b extending from the support portion 24 a and arranged to face the first electrode 22. That is, it can be said that the functional element 20 is a cantilever type MEMS vibrator. Examples of the material of the first electrode 22 and the second electrode 24 include polycrystalline silicon imparted with conductivity by doping a predetermined impurity.

なお、機能素子２０は、図示の例に限定されず、例えば、梁部の両端部が固定された両持ち梁型の振動子でもよい。また、機能素子２０は、第２電極が、支持部と、支持部から互い反対方向に延出する第１梁部および第２梁部と、を有し、第１梁部および第２梁部の各々に対向して、第１電極が形成された振動子であってもよい。また、機能素子２０は、例えば、振動子以外の、水晶振動子、ＳＡＷ（弾性表面波）素子、加速度センサー、ジャイロスコープ、マイクロアクチュエーターなどの各種の機能素子であってもよい。すなわち、電子装置１００は、空洞部１に収容されうる任意の機能素子を備えることができる。 The functional element 20 is not limited to the illustrated example, and may be, for example, a double-supported beam type vibrator in which both ends of the beam portion are fixed. In addition, the functional element 20 includes a first electrode portion and a second beam portion in which the second electrode includes a support portion, and a first beam portion and a second beam portion that extend in opposite directions from the support portion. A vibrator in which a first electrode is formed opposite to each of the first and second electrodes may be used. In addition, the functional element 20 may be various functional elements such as a quartz vibrator, a SAW (surface acoustic wave) element, an acceleration sensor, a gyroscope, and a microactuator other than the vibrator. That is, the electronic device 100 can include any functional element that can be accommodated in the cavity 1.

第１配線層３０は、例えば、機能素子２０の第１電極２２に接続されている。第１配線層３０は、第１電極２２と一体的に形成されていてもよい。第２配線層３２は、例えば、機能素子２０の第２電極２４に接続されている。第２配線層３２は、第２電極２４と一体的に形成されていてもよい。第１配線層３０および第２配線層３２は、基板１０と包囲壁４０との間を通って、包囲壁４０の外側まで延出されている。第１配線層３０および第２配線層３２の材質としては、例えば、所定の不純物をドーピングすることにより導電性が付与された多結晶シリコンが挙げられる。 For example, the first wiring layer 30 is connected to the first electrode 22 of the functional element 20. The first wiring layer 30 may be formed integrally with the first electrode 22. For example, the second wiring layer 32 is connected to the second electrode 24 of the functional element 20. The second wiring layer 32 may be formed integrally with the second electrode 24. The first wiring layer 30 and the second wiring layer 32 pass between the substrate 10 and the surrounding wall 40 and extend to the outside of the surrounding wall 40. As a material of the first wiring layer 30 and the second wiring layer 32, for example, polycrystalline silicon imparted with conductivity by doping a predetermined impurity can be cited.

第１配線層３０および第２配線層３２は、電源部（図示せず）と電気的に接続されている。配線層３０，３２を介して、第１電極２２と第２電極２４との間に電圧が印加されると、梁部２４ｂは、電極２２，２４間に発生する静電力により、基板１０の厚み方向に振動することができる。 The first wiring layer 30 and the second wiring layer 32 are electrically connected to a power supply unit (not shown). When a voltage is applied between the first electrode 22 and the second electrode 24 via the wiring layers 30 and 32, the beam portion 24 b has a thickness of the substrate 10 due to an electrostatic force generated between the electrodes 22 and 24. Can vibrate in the direction.

包囲壁４０は、機能素子２０が配置された空洞部１を画成することができる。包囲壁４０は、第２下地層１６上であって、空洞部１の周囲に形成されている。包囲壁４０は、図３に示すように、基板１０の厚み方向からの平面視において（以下、単に「平面視において」ともいう）、機能素子２０を囲む平面形状を有する。包囲壁４０によって画成される空洞部１の平面形状は、機能素子２０を収容する形状であれば特に限定されず、例えば、円形状、多角形状などの任意の形状であるが、図示の例では四角形である。 The surrounding wall 40 can define the cavity 1 in which the functional element 20 is disposed. The surrounding wall 40 is formed on the second foundation layer 16 and around the cavity portion 1. As shown in FIG. 3, the surrounding wall 40 has a planar shape surrounding the functional element 20 in a plan view from the thickness direction of the substrate 10 (hereinafter, also simply referred to as “plan view”). The planar shape of the cavity 1 defined by the surrounding wall 40 is not particularly limited as long as it is a shape that accommodates the functional element 20. For example, the planar shape is an arbitrary shape such as a circular shape or a polygonal shape. Then it is a rectangle.

包囲壁４０は、窒化シリコン層と、金属層およびシリコン層の少なくとも１層である導電層と、を有する。包囲壁４０は、窒化シリコン層と、金属層およびシリコン層の少なくとも１層である導電層と、からなっていてもよい。包囲壁４０は、例えば、図１に示すように、窒化シリコン層４２および金属層４４，４６からなる第１部分４０ａと、図２に示すように、シリコン層４３および金属層４４，４６からなる第２部分４０ｂと、によって構成されている。 The surrounding wall 40 includes a silicon nitride layer and a conductive layer that is at least one of a metal layer and a silicon layer. The surrounding wall 40 may be composed of a silicon nitride layer and a conductive layer that is at least one of a metal layer and a silicon layer. The surrounding wall 40 includes, for example, a first portion 40a including a silicon nitride layer 42 and metal layers 44 and 46 as shown in FIG. 1, and a silicon layer 43 and metal layers 44 and 46 as shown in FIG. And a second portion 40b.

第１部分４０ａは、第１配線層３０および第２配線層３２の上に形成されている。第１部分４０ａは、図３に示すように平面視において、第１配線層３０および第２配線層３２を跨いで形成されていてもよい。第１部分４０ａの最下層は、図１に示すように、窒化シリコン層４２であり、窒化シリコン層４２上に金属層４４が形成され、金属層４４上に金属層４６が形成されている。第１配線層３０と金属層４４との間には、窒化シリコン層４２が配置されている。同様に、第２配線層３２と金属層４４との間には、窒化シリコン層４２が配置されている。すなわち、窒化シリコン層４２によって、配線層３０，３２と金属層４４とは、絶縁されている。金属層４４としては、例えば、アルミニウム層、チタン層、または、アルミニウム層およびチタン層の積層体を用いることができる。 The first portion 40 a is formed on the first wiring layer 30 and the second wiring layer 32. The first portion 40a may be formed across the first wiring layer 30 and the second wiring layer 32 in plan view as shown in FIG. As shown in FIG. 1, the lowermost layer of the first portion 40 a is a silicon nitride layer 42, a metal layer 44 is formed on the silicon nitride layer 42, and a metal layer 46 is formed on the metal layer 44. A silicon nitride layer 42 is disposed between the first wiring layer 30 and the metal layer 44. Similarly, a silicon nitride layer 42 is disposed between the second wiring layer 32 and the metal layer 44. That is, the wiring layers 30 and 32 and the metal layer 44 are insulated by the silicon nitride layer 42. As the metal layer 44, for example, an aluminum layer, a titanium layer, or a stacked body of an aluminum layer and a titanium layer can be used.

第２部分４０ｂは、第２下地層１６上に形成されている。第２部分４０ｂの最下層は、図２に示すように、シリコン層４３であり、シリコン層４３上に金属層４４が形成され、金属層４４上に金属層４６が形成されている。シリコン層４３の材質は、より具体意的には、所定の不純物をドーピングすることにより導電性が付与された多結晶シリコンである。シリコン層４３は、第２電極２４および第２配線３２と同じ工程で形成されることができる。第２部分４０ｂを構成する金属層４４，４６は、それぞれ第１部分４０ａを構成する金属層４４，４６と連続している。 The second portion 40 b is formed on the second foundation layer 16. As shown in FIG. 2, the lowermost layer of the second portion 40 b is a silicon layer 43, a metal layer 44 is formed on the silicon layer 43, and a metal layer 46 is formed on the metal layer 44. More specifically, the material of the silicon layer 43 is polycrystalline silicon provided with conductivity by doping a predetermined impurity. The silicon layer 43 can be formed in the same process as the second electrode 24 and the second wiring 32. The metal layers 44 and 46 constituting the second portion 40b are continuous with the metal layers 44 and 46 constituting the first portion 40a, respectively.

なお、図示の例では、包囲壁４０は、２層の金属層４４，４６を有しているが、金属層の数は特に限定されず、１層でもよいし、３層以上でもよい。 In the illustrated example, the surrounding wall 40 includes two metal layers 44 and 46, but the number of metal layers is not particularly limited, and may be one or three or more.

第１被覆層５０は、図１および図２に示すように、空洞部１を上方から覆って形成されている。第１被覆層５０は、例えば、金属層４６と一体的に形成され、金属層４６と同じ材質から構成されている。第１被覆層５０には、空洞部１に連通する貫通孔５２が形成されている。貫通孔５２の数は、特に限定されない。貫通孔５２を通して、空洞部１内を減圧状態にすることができる。 As shown in FIGS. 1 and 2, the first coating layer 50 is formed so as to cover the cavity 1 from above. For example, the first covering layer 50 is formed integrally with the metal layer 46 and is made of the same material as the metal layer 46. A through hole 52 that communicates with the cavity 1 is formed in the first coating layer 50. The number of through holes 52 is not particularly limited. The inside of the cavity 1 can be decompressed through the through hole 52.

包囲壁４０の金属層４４，４６および第１被覆層５０には、一定の電位（例えば接地電位）が与えられることが望ましい。これにより、金属層４４，４６および第１被覆層５０を、電磁シールドとして機能させることができる。そのため、機能素子２０を、外部と電気的に遮蔽することができる。これにより、機能素子２０は、より安定した特性を有することができる。 It is desirable that a constant potential (for example, ground potential) is applied to the metal layers 44 and 46 and the first covering layer 50 of the surrounding wall 40. Thereby, the metal layers 44 and 46 and the 1st coating layer 50 can be functioned as an electromagnetic shield. Therefore, the functional element 20 can be electrically shielded from the outside. Thereby, the functional element 20 can have more stable characteristics.

第２被覆層５４は、第１被覆層５０上に形成されている。第２被覆層５４としては、例えば、アルミニウム層、チタン層、または、アルミニウム層およびチタン層の積層体を用いることができる。第１被覆層５０および第２被覆層５４は、空洞部１を上方から覆って、空洞部１を封止する封止部材として機能することができる。 The second coating layer 54 is formed on the first coating layer 50. As the 2nd coating layer 54, the laminated body of an aluminum layer, a titanium layer, or an aluminum layer and a titanium layer can be used, for example. The first coating layer 50 and the second coating layer 54 can function as a sealing member that covers the cavity 1 from above and seals the cavity 1.

以上のように、空洞部１は、第２下地層１６と、包囲壁４０と、被覆層５０，５４と、によって、画成されている。 As described above, the cavity 1 is defined by the second base layer 16, the surrounding wall 40, and the covering layers 50 and 54.

層間絶縁層６０，６２，６４は、図１および図２に示すように、第２下地層１６上であって、包囲壁４０の外側に形成されている。図示の例では、第２下地層１６側から、層間絶縁層６０，６２，６４の順で積層されている。図示の例では、電子装置１００は、３層の層間絶縁層６０，６２，６４を有しているが、その数は特に限定されず、例えば、金属層の数によって適宜変更されることができる。層間絶縁層６０，６２，６４としては、例えば、酸化シリコン層を用いることができる。 As shown in FIGS. 1 and 2, the interlayer insulating layers 60, 62, and 64 are formed on the second underlayer 16 and outside the surrounding wall 40. In the illustrated example, the interlayer insulating layers 60, 62, and 64 are laminated in this order from the second underlayer 16 side. In the illustrated example, the electronic device 100 includes three interlayer insulating layers 60, 62, and 64. However, the number is not particularly limited, and can be appropriately changed depending on the number of metal layers, for example. . As the interlayer insulating layers 60, 62, and 64, for example, a silicon oxide layer can be used.

パッシベーション層７０は、第２被覆層５４が形成されている領域を避けて、層間絶縁層６４上に形成されている。パッシベーション層７０としては、例えば、窒化シリコン層を用いることができる。 The passivation layer 70 is formed on the interlayer insulating layer 64 so as to avoid the region where the second covering layer 54 is formed. For example, a silicon nitride layer can be used as the passivation layer 70.

本実施形態に係る電子装置１００は、例えば、以下の特徴を有する。 The electronic device 100 according to the present embodiment has the following features, for example.

電子装置１００によれば、第１配線層３０と包囲壁４０の金属層４４との間、および第２配線層３２と包囲壁４０の金属層４４との間には、窒化シリコン層４２が形成されている。窒化シリコン層は、空洞部１を形成するためのリリース工程において、エッチング速度が酸化シリコン層よりも小さい。そのため、空洞部の一部が酸化シリコン層によって画成されている場合に比べて、リリース工程において、包囲壁４０がエッチングされることを抑制することができる。特に、リリース工程において、機能素子に接続された配線層上にエッチングされやすい酸化シリコン層が形成されていると、配線層に沿ってエッチングが進行し、空洞部と外気とが連通して空洞部内の圧力が上昇することがある。本実施形態に係る電子装置１００では、このような問題を回避することができ、高い信頼性を有することができる。さらに、電子装置１００では、空洞部１を区画する、第２下地層１６と、包囲壁４０と、被覆層５０とは、酸化シリコン層を有しておらず、酸化シリコン層よりもリリース工程におけるエッチング速度が小さい材料で形成されている。そのため、いっそう高い信頼性を有することができる。 According to the electronic device 100, the silicon nitride layer 42 is formed between the first wiring layer 30 and the metal layer 44 of the surrounding wall 40 and between the second wiring layer 32 and the metal layer 44 of the surrounding wall 40. Has been. The silicon nitride layer has an etching rate smaller than that of the silicon oxide layer in the release process for forming the cavity 1. Therefore, it is possible to suppress the surrounding wall 40 from being etched in the release process as compared with the case where a part of the cavity is defined by the silicon oxide layer. In particular, in the release process, if a silicon oxide layer that is easily etched is formed on the wiring layer connected to the functional element, the etching proceeds along the wiring layer, and the cavity and the outside air communicate with each other in the cavity. The pressure may increase. In the electronic device 100 according to the present embodiment, such a problem can be avoided and high reliability can be achieved. Furthermore, in the electronic device 100, the second underlayer 16, the surrounding wall 40, and the covering layer 50 that define the cavity 1 do not have a silicon oxide layer and are in a release process more than the silicon oxide layer. It is made of a material having a low etching rate. Therefore, it can have higher reliability.

さらに、酸化シリコン層には、水分や有機物が含まれやすく、長時間経過すると、空洞部内に酸化シリコン層の水分や有機物がガスとして揮発拡散し、空洞部内の圧力が上昇することがある。電子装置１００では、上記のように、空洞部１を区画する部材は酸化シリコン層を有していないので、このような問題を回避することができ、高い信頼性を有することができる。 Furthermore, the silicon oxide layer easily contains moisture and organic matter, and after a long time, the moisture and organic matter in the silicon oxide layer volatilize and diffuse as gas in the cavity, and the pressure in the cavity may increase. In the electronic device 100, as described above, since the member that defines the cavity 1 does not have the silicon oxide layer, such a problem can be avoided and high reliability can be achieved.

さらに、窒化シリコン層４２によって、配線層３０，３２と包囲壁４０の金属層４４との間を絶縁し、配線層３０，３２と金属層４４との短絡を防止することができる。例えば、配線層と金属層とが電気的に接続すると、第１電極と第２電極とが短絡し、機能素子は動作することができない。 Furthermore, the silicon nitride layer 42 can insulate between the wiring layers 30 and 32 and the metal layer 44 of the surrounding wall 40, thereby preventing a short circuit between the wiring layers 30 and 32 and the metal layer 44. For example, when the wiring layer and the metal layer are electrically connected, the first electrode and the second electrode are short-circuited, and the functional element cannot operate.

電子装置１００によれば、金属層４４，４６としては、アルミニウム層、チタン層、または、アルミニウム層およびチタン層の積層体を用いることができる。このような層は、ガスを発生し難く、空洞部１内を減圧状態に保ちやすくすることができる。 According to the electronic device 100, as the metal layers 44 and 46, an aluminum layer, a titanium layer, or a stacked body of an aluminum layer and a titanium layer can be used. Such a layer hardly generates gas and can easily keep the inside of the cavity 1 in a reduced pressure state.

２．電子装置の製造方法
次に、本実施形態に係る電子装置の製造方法について、図面を参照しながら説明する。図４〜図９は、本実施形態に係る電子装置１００の製造工程を模式的に示す断面図であって、図１に対応するものである。 2. Next, a method for manufacturing an electronic device according to the present embodiment will be described with reference to the drawings. 4 to 9 are cross-sectional views schematically showing the manufacturing process of the electronic device 100 according to the present embodiment and correspond to FIG.

図４に示すように、支持基板１２上に、第１下地層１４および第２下地層１６をこの順で形成して、基板１０を得る。第１下地層１４は、例えば、ＳＴＩ（shallow trench isolation）法、ＬＯＣＯＳ法により形成される。第２下地層１６は、例えば、ＣＶＤ（Chemical Vapor Deposition）法、スパッタ法により形成される。 As shown in FIG. 4, the first base layer 14 and the second base layer 16 are formed in this order on the support substrate 12 to obtain the substrate 10. The first underlayer 14 is formed by, for example, an STI (shallow trench isolation) method or a LOCOS method. The second underlayer 16 is formed by, for example, a CVD (Chemical Vapor Deposition) method or a sputtering method.

図５に示すように、第２下地層１６上に、第１電極２２、および第１電極２２に接続された第１配線層３０を形成する。第１電極２２および第１配線層３０は、一体的に形成されることができる。より具体的には、第１電極２２および第１配線層３０は、ＣＶＤ法やスパッタ法などによって成膜された後、フォトリソグラフィー技術およびエッチング技術によってパターニングされることにより形成される。第１電極２２および第１配線層３０が多結晶シリコンからなる場合は、導電性を付与するために所定の不純物をドーピングする。 As shown in FIG. 5, the first electrode 22 and the first wiring layer 30 connected to the first electrode 22 are formed on the second base layer 16. The first electrode 22 and the first wiring layer 30 can be integrally formed. More specifically, the first electrode 22 and the first wiring layer 30 are formed by being patterned by a CVD method, a sputtering method, or the like and then patterned by a photolithography technique and an etching technique. In the case where the first electrode 22 and the first wiring layer 30 are made of polycrystalline silicon, a predetermined impurity is doped to impart conductivity.

次に、熱酸化処理を行うことにより、第１電極２２を覆う犠牲層２３を形成する。犠牲層２３は、図５に示すように、第１配線層３０を覆っていてもよい。 Next, a sacrificial layer 23 that covers the first electrode 22 is formed by performing thermal oxidation treatment. The sacrificial layer 23 may cover the first wiring layer 30 as shown in FIG.

次に、犠牲層２３上に第２電極２４を形成し、さらに、第２下地層１６上に第２配線層３２を形成する。第２電極２４および第２配線層３２は、一体的に形成されることができる。第２電極２４および第２配線層３２は、例えば、第１電極２２および第１配線層３０と同様の成膜処理およびパターニング処理により形成される。第２電極２４および第２配線層３２が多結晶シリコンからなる場合、導電性を付与するために所定の不純物をドーピングする。なお、第２電極２４および第２配線層３２を形成する工程において、図２に示すように、包囲壁４０のシリコン層４３を形成してもよい。 Next, the second electrode 24 is formed on the sacrificial layer 23, and further, the second wiring layer 32 is formed on the second base layer 16. The second electrode 24 and the second wiring layer 32 can be integrally formed. The second electrode 24 and the second wiring layer 32 are formed by, for example, a film forming process and a patterning process similar to those of the first electrode 22 and the first wiring layer 30. When the second electrode 24 and the second wiring layer 32 are made of polycrystalline silicon, a predetermined impurity is doped to impart conductivity. In the step of forming the second electrode 24 and the second wiring layer 32, the silicon layer 43 of the surrounding wall 40 may be formed as shown in FIG.

図６に示すように、基板１０の上方に層間絶縁層６０を形成する。層間絶縁層６０は、例えば、ＣＶＤ法や塗布（スピンコート）法などで形成することができる。層間絶縁層６０を形成した後に、層間絶縁層６０の表面を平坦化する処理を行ってもよい。次に、層間絶縁層６０をパターニングして、平面視において機能素子２０を囲むように、開口部６１を形成する。 As shown in FIG. 6, an interlayer insulating layer 60 is formed above the substrate 10. The interlayer insulating layer 60 can be formed by, for example, a CVD method or a coating (spin coating) method. After forming the interlayer insulating layer 60, a process for planarizing the surface of the interlayer insulating layer 60 may be performed. Next, the interlayer insulating layer 60 is patterned to form an opening 61 so as to surround the functional element 20 in plan view.

次に、開口部６１内に、窒化シリコン層４２および金属層４４を、この順で形成する。窒化シリコン層４２は、包囲壁４０の第１部分４０ａとなる配線層３０，３２上に形成される。窒化シリコン層４２は、例えば、ＣＶＤ法、スパッタ法などによって成膜された後、パターニングされることによって形成される。金属層４４は、例えば、スパッタ法、めっき法などによって成膜された後、パターニングされることによって形成される。 Next, the silicon nitride layer 42 and the metal layer 44 are formed in this order in the opening 61. The silicon nitride layer 42 is formed on the wiring layers 30 and 32 that become the first portion 40 a of the surrounding wall 40. The silicon nitride layer 42 is formed by, for example, patterning after being formed by CVD, sputtering, or the like. For example, the metal layer 44 is formed by patterning after being formed by sputtering, plating, or the like.

図７に示すように層間絶縁層６０上に層間絶縁層６２を形成する。層間絶縁層６２は、例えば、層間絶縁層６０と同じ方法で形成される。次に、層間絶縁層６２をパターニングして、金属層４４が露出するように、開口部６３を形成する。 As shown in FIG. 7, an interlayer insulating layer 62 is formed on the interlayer insulating layer 60. The interlayer insulating layer 62 is formed by the same method as the interlayer insulating layer 60, for example. Next, the interlayer insulating layer 62 is patterned to form an opening 63 so that the metal layer 44 is exposed.

次に、開口部６３内に、金属層４６を形成し、さらに、機能素子２０の上方に、第１被覆層５０を形成する。金属層４６および第１被覆層５０は、一体的に形成されることができる。金属層４６および第１被覆層５０は、例えば、金属層４４と同じ方法で形成される。以上の工程により、包囲壁４０を形成することができる。次に、第１被覆層５０をパターニングして、貫通孔５２を形成する。 Next, the metal layer 46 is formed in the opening 63, and the first covering layer 50 is formed above the functional element 20. The metal layer 46 and the first covering layer 50 can be integrally formed. The metal layer 46 and the first coating layer 50 are formed by the same method as the metal layer 44, for example. The surrounding wall 40 can be formed by the above process. Next, the 1st coating layer 50 is patterned and the through-hole 52 is formed.

図８に示すように、層間絶縁層６２上に層間絶縁層６４を形成する。層間絶縁層６４は、例えば、層間絶縁層６０と同じ方法で形成される。次に、層間絶縁層６４をパターニングして、機能素子２０の上方に開口部６５を形成する。 As shown in FIG. 8, an interlayer insulating layer 64 is formed on the interlayer insulating layer 62. The interlayer insulating layer 64 is formed by the same method as the interlayer insulating layer 60, for example. Next, the interlayer insulating layer 64 is patterned to form an opening 65 above the functional element 20.

次に、層間絶縁層６４を覆うように、パッシベーション層７０を形成する。パッシベーション層７０は、例えば、ＣＶＤ法やスパッタ法などによって成膜された後、パターニングされることによって形成される。 Next, a passivation layer 70 is formed so as to cover the interlayer insulating layer 64. The passivation layer 70 is formed by, for example, patterning after being formed by a CVD method, a sputtering method, or the like.

図９に示すように、貫通孔５２を通して、包囲壁４０に囲まれた層間絶縁層６０，６２および犠牲層２３をエッチングして、空洞部１を形成する（リリース工程）。エッチングは、例えば、フッ化水素酸や緩衝フッ酸（フッ化水素酸とフッ化アンモニウムとの混合液）などを用いたウェットエッチングによって行われる。 As shown in FIG. 9, the interlayer insulating layers 60 and 62 and the sacrificial layer 23 surrounded by the surrounding wall 40 are etched through the through hole 52 to form the cavity 1 (release process). Etching is performed by wet etching using, for example, hydrofluoric acid or buffered hydrofluoric acid (mixed liquid of hydrofluoric acid and ammonium fluoride).

上述のとおり、窒化シリコン層は、リリース工程におけるエッチング速度が酸化シリコン層よりも小さい。そのため、空洞部の一部が酸化シリコン層によって画成されている場合に比べて、リリース工程において、包囲壁４０がエッチングされることを抑制することができる。なお、リリース工程におけるエッチング速度が酸化シリコン層よりも小さければ、窒化シリコン層４２の代わりに、別の絶縁層を用いていてもよい。 As described above, the silicon nitride layer has a lower etching rate in the release process than the silicon oxide layer. Therefore, it is possible to suppress the surrounding wall 40 from being etched in the release process as compared with the case where a part of the cavity is defined by the silicon oxide layer. Note that another insulating layer may be used instead of the silicon nitride layer 42 as long as the etching rate in the release process is lower than that of the silicon oxide layer.

図１に示すように、第１被覆層５０上に第２被覆層５４を形成する。これにより、貫通孔５２を閉鎖することができ、空洞部１を封止することができる。第２被覆層５４は、例えば、スパッタ法、ＣＶＤ法などの気相成長法により形成することができる。これにより、空洞部１を減圧状態のまま封止することができる。 As shown in FIG. 1, a second coating layer 54 is formed on the first coating layer 50. Thereby, the through-hole 52 can be closed and the cavity part 1 can be sealed. The second coating layer 54 can be formed by, for example, a vapor phase growth method such as a sputtering method or a CVD method. Thereby, the cavity part 1 can be sealed with a reduced pressure state.

以上の工程により、本実施形態に係る電子装置１００を製造することができる。 The electronic device 100 according to the present embodiment can be manufactured through the above steps.

電子装置１００の製造方法によれば、上述のとおり、高い信頼性を有する電子装置１００を得ることができる。 According to the method for manufacturing the electronic device 100, as described above, the electronic device 100 having high reliability can be obtained.

３．電子装置の変形例
次に、本実施形態の変形例に係る電子装置について、図面を参照しながら説明する。図１０は、本実施形態の変形例に係る電子装置２００を模式的に示す断面図である。図１１は、本実施形態の変形例に係る電子装置２００を模式的に示す平面図である。なお、図１０は、図１１のＸ−Ｘ線断面図である。また、図１１では、便宜上、第１被覆層５０、第２被覆層５４、層間絶縁層６０，６２，６４、およびパッシベーション層７０の図示を省略している。以下、本実施形態の変形例に係る電子装置２００において、本実施形態に係る電子装置１００の構成部材と同様の機能を有する部材については同一の符号を付し、その詳細な説明を省略する。 3. Next, an electronic device according to a modification of the present embodiment will be described with reference to the drawings. FIG. 10 is a cross-sectional view schematically showing an electronic device 200 according to a modification of the present embodiment. FIG. 11 is a plan view schematically showing an electronic device 200 according to a modification of the present embodiment. 10 is a cross-sectional view taken along line XX in FIG. In FIG. 11, the first covering layer 50, the second covering layer 54, the interlayer insulating layers 60, 62, 64, and the passivation layer 70 are omitted for convenience. Hereinafter, in the electronic device 200 according to the modified example of the present embodiment, members having the same functions as the constituent members of the electronic device 100 according to the present embodiment are denoted by the same reference numerals, and detailed description thereof is omitted.

電子装置１００の例では、図１〜図３に示すように、包囲壁４０の第１部分４０ａは、窒化シリコン層４２を有していたが、包囲壁４０の第２部分４０ｂは、窒化シリコン層を有していなかった。これに対し、電子装置２００では、図１０および図１１に示すように、第２部分４０ｂも窒化シリコン層４２を有している。 In the example of the electronic device 100, as shown in FIGS. 1 to 3, the first portion 40 a of the surrounding wall 40 has the silicon nitride layer 42, but the second portion 40 b of the surrounding wall 40 is made of silicon nitride. It did not have a layer. On the other hand, in the electronic device 200, as shown in FIGS. 10 and 11, the second portion 40b also has a silicon nitride layer.

第２部分４０ｂの窒化シリコン層４２は、第１部分４０ａの窒化シリコン層４２と連続している。すなわち、窒化シリコン層４２は、図１１に示すように平面視において、機能素子２０を囲んでいる。第２部分４０ｂでは、窒化シリコン層４２は、シリコン層４３と金属層４４との間に形成されている。 The silicon nitride layer 42 of the second portion 40b is continuous with the silicon nitride layer 42 of the first portion 40a. That is, the silicon nitride layer 42 surrounds the functional element 20 in plan view as shown in FIG. In the second portion 40 b, the silicon nitride layer 42 is formed between the silicon layer 43 and the metal layer 44.

電子装置２００によれば、電子装置１００と同様に、高い信頼性を有することができる。 According to the electronic device 200, similarly to the electronic device 100, it can have high reliability.

４．発振器
次に、本実施形態の発振器について、図面を参照しながら説明する。図１２は、本実施形態に係る発振器６００を示す回路図である。 4). Oscillator Next, the oscillator of this embodiment will be described with reference to the drawings. FIG. 12 is a circuit diagram showing an oscillator 600 according to the present embodiment.

発振器６００は、図１２に示すように、本発明に係る電子装置（例えば電子装置１００）と、反転増幅回路６１０と、を含んで構成されている。 As shown in FIG. 12, the oscillator 600 includes an electronic device (for example, the electronic device 100) according to the present invention and an inverting amplifier circuit 610.

電子装置１００は、第１配線層３０に電気的に接続された第１端子１００ａと、第２配線層３２に電気的に接続された第２端子１００ｂと、を有することができる。電子装置１００の第１端子１００ａは、反転増幅回路６１０の入力端子６１０ａと少なくとも交流的に接続する。電子装置１００の第２端子１００ｂは、反転増幅回路６１０の出力端子６１０ｂと少なくとも交流的に接続する。 The electronic device 100 can include a first terminal 100 a electrically connected to the first wiring layer 30 and a second terminal 100 b electrically connected to the second wiring layer 32. The first terminal 100a of the electronic device 100 is connected to the input terminal 610a of the inverting amplifier circuit 610 at least in an AC manner. The second terminal 100b of the electronic device 100 is connected to the output terminal 610b of the inverting amplifier circuit 610 at least in an AC manner.

反転増幅回路６１０は、所望の発振条件が満たされるように、複数のインバーター（反転回路）や増幅回路を組み合わせて構成されていてもよい。図１２に示す例では、反転増幅回路６１０は、入力端子６１０ａから出力端子６１０ｂに向かって順に、インバーター６１２、インバーター６１４、インバーター６１６が直列に接続されて構成されている。 The inverting amplifier circuit 610 may be configured by combining a plurality of inverters (inverting circuits) and amplifier circuits so that a desired oscillation condition is satisfied. In the example shown in FIG. 12, the inverting amplifier circuit 610 is configured by connecting an inverter 612, an inverter 614, and an inverter 616 in series from the input terminal 610a to the output terminal 610b.

発振器６００は、反転増幅回路６１０に対する帰還抵抗を含んで構成されていてもよい。図１２に示す例では、インバーター６１２の入力端子と出力端子とが抵抗６２０を介して接続され、インバーター６１４の入力端子と出力端子とが抵抗６２２を介して接続され、インバーター６１６の入力端子と出力端子とが抵抗６２４を介して接続されている。 The oscillator 600 may include a feedback resistor for the inverting amplifier circuit 610. In the example shown in FIG. 12, the input terminal and output terminal of the inverter 612 are connected via a resistor 620, the input terminal and output terminal of the inverter 614 are connected via a resistor 622, and the input terminal and output of the inverter 616 are output. The terminal is connected via a resistor 624.

発振器６００は、反転増幅回路６１０の入力端子６１０ａと基準電位（接地電位）との間に接続された第１キャパシター６３０と、反転増幅回路６１０の出力端子６１０ｂと基準電位（接地電位）との間に接続された第２キャパシター６３２と、を含んで構成されている。これにより、電子装置１００とキャパシター６３０，６３２とで共振回路を構成する発振回路とすることができる。発振器６００は、この発振回路で得られた発振信号ｆを出力する。 The oscillator 600 includes a first capacitor 630 connected between an input terminal 610a of the inverting amplifier circuit 610 and a reference potential (ground potential), and an output terminal 610b of the inverting amplifier circuit 610 and a reference potential (ground potential). And a second capacitor 632 connected to the second capacitor 632. As a result, the electronic device 100 and the capacitors 630 and 632 can be an oscillation circuit that forms a resonance circuit. The oscillator 600 outputs the oscillation signal f obtained by this oscillation circuit.

発振器６００を構成するトランジスターやキャパシター等の素子（図示せず）は、例えば、基板１０上に（図１参照）形成されていてもよい。これにより、電子装置１００と反増幅回路６１０をモノリシックに形成することができる。 Elements (not shown) such as transistors and capacitors constituting the oscillator 600 may be formed on the substrate 10 (see FIG. 1), for example. Thereby, the electronic device 100 and the anti-amplifier circuit 610 can be formed monolithically.

発振器６００を構成するトランジスター等の素子を基板１０上に形成する場合、発振器６００を構成するトランジスター等の素子を、上述した電子装置１００を形成する工程と同一の工程で形成してもよい。具体的には、犠牲層２３を形成する工程において（図５参照）、トランジスターのゲート絶縁層を形成してもよい。さらに、第２電極３０を形成する工程において（図５参照）、トランジスターのゲート電極を形成してもよい。このように、電子装置１００の製造工程と発振器６００を構成するトランジスター等の素子の製造工程を共通化することで、製造工程の簡素化を図ることができる。 When an element such as a transistor constituting the oscillator 600 is formed on the substrate 10, the element such as a transistor constituting the oscillator 600 may be formed in the same process as the process for forming the electronic device 100 described above. Specifically, a gate insulating layer of a transistor may be formed in the step of forming the sacrificial layer 23 (see FIG. 5). Further, in the step of forming the second electrode 30 (see FIG. 5), a gate electrode of a transistor may be formed. In this way, by simplifying the manufacturing process of the electronic device 100 and the manufacturing process of elements such as the transistors constituting the oscillator 600, the manufacturing process can be simplified.

発振器６００によれば、信頼性の高い電子装置１００を含む。そのため、発振器６００は、高い信頼性を有することができる。 The oscillator 600 includes the highly reliable electronic device 100. Therefore, the oscillator 600 can have high reliability.

なお、発振器６００は、図１３に示すように、さらに、分周回路６４０を有していてもよい。分周回路６４０は、発振回路の出力信号Ｖｏｕｔを分周し、発振信号ｆを出力する。これにより、発振器６００は、例えば、出力信号Ｖｏｕｔの周波数よりも低い周波数の出力信号を得ることができる。 Note that the oscillator 600 may further include a frequency dividing circuit 640 as illustrated in FIG. 13. The frequency dividing circuit 640 divides the output signal Vout of the oscillation circuit and outputs the oscillation signal f. Thereby, the oscillator 600 can obtain an output signal having a frequency lower than the frequency of the output signal Vout, for example.

なお、上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。 In addition, embodiment mentioned above and a modification are examples, Comprising: It is not necessarily limited to these. For example, it is possible to appropriately combine each embodiment and each modification.

本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。 The present invention includes configurations that are substantially the same as the configurations described in the embodiments (for example, configurations that have the same functions, methods, and results, or configurations that have the same objects and effects). In addition, the invention includes a configuration in which a non-essential part of the configuration described in the embodiment is replaced. In addition, the present invention includes a configuration that exhibits the same operational effects as the configuration described in the embodiment or a configuration that can achieve the same object. Further, the invention includes a configuration in which a known technique is added to the configuration described in the embodiment.

１空洞部、１０基板、１２支持基板、１４第１下地層、１６第２下地層、
２０機能素子、２２第１電極、２３犠牲層、２４第２電極、２４ａ支持部、
２４ｂ梁部、３０第１配線層、３２第２配線層、４０包囲壁、
４０ａ第１部分、４０ｂ第２部分、４２窒化シリコン層、４３シリコン層、
４４，４６金属層、５０第１被覆層、５２貫通孔、５４第２被覆層、
６０層間絶縁層、６１開口部、６２層間絶縁層、６３開口部、
６４層間絶縁層、６５開口部、７０パッシベーション層、１００電子装置、
１００ａ第１端子、１００ｂ第２端子、２００電子装置、６００発振器、
６１０反転増幅回路、６１０ａ入力端子、６１０ｂ出力端子、
６１２，６１４，６１６インバーター、６２０，６２２，６２４抵抗、
６３０第１キャパシター、６３２第２キャパシター、６４０分周回路 DESCRIPTION OF SYMBOLS 1 Cavity part, 10 board | substrates, 12 support substrates, 14 1st foundation layers, 16 2nd foundation layers,
20 functional elements, 22 1st electrode, 23 sacrificial layer, 24 2nd electrode, 24a support part,
24b beam portion, 30 first wiring layer, 32 second wiring layer, 40 surrounding wall,
40a first part, 40b second part, 42 silicon nitride layer, 43 silicon layer,
44, 46 metal layer, 50 first coating layer, 52 through-hole, 54 second coating layer,
60 interlayer insulation layers, 61 openings, 62 interlayer insulation layers, 63 openings,
64 interlayer insulation layers, 65 openings, 70 passivation layers, 100 electronic devices,
100a first terminal, 100b second terminal, 200 electronic device, 600 oscillator,
610 inverting amplifier circuit, 610a input terminal, 610b output terminal,
612, 614, 616 inverter, 620, 622, 624 resistance,
630 First capacitor, 632 Second capacitor, 640 Frequency divider

Claims

基板と、
前記基板の上方に形成された機能素子と、
前記機能素子が配置された空洞部を画成する包囲壁と、
前記基板の上方に形成され、前記機能素子に接続された配線層と、
を含み、
前記配線層は、前記基板と前記包囲壁との間を通って、前記包囲壁の外側まで延出され、
前記包囲壁は、
窒化シリコン層と、
金属層およびシリコン層の少なくとも１層である導電層と、を有し、
前記配線層と前記導電層との間には、前記窒化シリコン層が配置されている、電子装置。 A substrate,
A functional element formed above the substrate;
An enclosing wall that defines a cavity in which the functional element is disposed;
A wiring layer formed above the substrate and connected to the functional element;
Including
The wiring layer passes between the substrate and the surrounding wall and extends to the outside of the surrounding wall,
The surrounding wall is
A silicon nitride layer;
A conductive layer that is at least one of a metal layer and a silicon layer,
The electronic device, wherein the silicon nitride layer is disposed between the wiring layer and the conductive layer.

請求項１において、
前記金属層は、アルミニウム層、チタン層、または、アルミニウム層およびチタン層の積層体である、電子装置。 In claim 1,
The said metal layer is an electronic device which is an aluminum layer, a titanium layer, or a laminated body of an aluminum layer and a titanium layer.

請求項１または２において、
前記窒化シリコン層は、前記機能素子を囲んでいる、電子装置。 In claim 1 or 2,
The electronic device, wherein the silicon nitride layer surrounds the functional element.

基板の上方に、機能素子、および該機能素子に接続された配線層を形成する工程と、
前記機能素子および前記配線層を覆うように、前記基板の上方に層間絶縁層を形成する工程と、
前記層間絶縁層をパターニングして、前記機能素子を囲む開口部を形成する工程と、
前記開口部内に包囲壁を形成する工程と、
前記包囲壁に囲まれた前記層間絶縁層をエッチングして、空洞部を形成する工程と、
を含み、
前記配線層は、前記基板と前記包囲壁との間を通って、前記包囲壁の外側まで延出して形成され、
前記包囲壁は、
前記空洞部を形成する工程におけるエッチング速度が、前記層間絶縁層よりも小さい絶縁層と、
金属層およびシリコン層の少なくとも１層である導電層と、を含んで形成され、
前記配線層と前記導電層との間には、前記絶縁層が形成されている、電子装置の製造方法。 Forming a functional element and a wiring layer connected to the functional element above the substrate;
Forming an interlayer insulating layer above the substrate so as to cover the functional element and the wiring layer;
Patterning the interlayer insulating layer to form an opening surrounding the functional element;
Forming a surrounding wall in the opening;
Etching the interlayer insulating layer surrounded by the surrounding wall to form a cavity;
Including
The wiring layer passes between the substrate and the surrounding wall and extends to the outside of the surrounding wall.
The surrounding wall is
An insulating layer whose etching rate in the step of forming the cavity is smaller than that of the interlayer insulating layer;
A conductive layer that is at least one of a metal layer and a silicon layer,
The method for manufacturing an electronic device, wherein the insulating layer is formed between the wiring layer and the conductive layer.

請求項４において、
前記絶縁層は、窒化シリコン層である、電子装置の製造方法。 In claim 4,
The method for manufacturing an electronic device, wherein the insulating layer is a silicon nitride layer.

請求項１ないし３のいずれか１項に記載の電子装置と、
前記電子装置の前記配線層と電気的に接続された回路部と、を含む、発振器。 An electronic device according to any one of claims 1 to 3,
An oscillator comprising: a circuit portion electrically connected to the wiring layer of the electronic device.