JP2013118623A - Splitter circuit and tuner system - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a splitter circuit that implements high input-output isolation, and high linearity and improved noise characteristics at specific output ports.SOLUTION: The splitter circuit comprises: an input port (30) for inputting an input signal; a first impedance adjustment circuit (5); a first transistor (1) supplied at a source with the input signal via the first impedance adjustment circuit; a first output port (31) for outputting an output signal from a drain of the first transistor; a capacitive element (14); a second transistor (3) supplied at a gate with the input signal via the capacitive element; and a second output port (32) for outputting an output signal from a drain of the second transistor.

Description

本発明は、スプリッタ回路およびこれを用いたチューナーシステムに関する。   The present invention relates to a splitter circuit and a tuner system using the splitter circuit.

図６は、特許文献１に記載されているスプリッタ回路の回路図である。
図６に示される特許文献１のスプリッタ回路は、入力ポート８１に入力された信号を出力ポート８２および出力ポート８３に出力するスプリッタ回路である。このスプリッタ回路には、出力から入力へのフィードバック回路８４、８９が存在する。もし、これらのフィードバック回路がない場合は、入力整合回路を用いて所望の周波数で整合をとる必要があり、周波数特性が狭帯域となる。 FIG. 6 is a circuit diagram of a splitter circuit described in Patent Document 1.
The splitter circuit of Patent Document 1 shown in FIG. 6 is a splitter circuit that outputs a signal input to the input port 81 to the output port 82 and the output port 83. This splitter circuit includes feedback circuits 84 and 89 from output to input. If these feedback circuits are not provided, it is necessary to perform matching at a desired frequency using an input matching circuit, and the frequency characteristic becomes a narrow band.

しかし、図６のスプリッタ回路では、フィードバック回路８４、８９を用いることで、トランジスタ８６、９１の相互コンダクタンスＧｍに反比例して入力インピーダンスは低くなり、ゲート−ソース容量等の寄生容量の影響により実効的な相互コンダクタンスＧｍが下がる周波数帯域までは低インピーダンスが保たれる。これにより広帯域化を実現することができる。またフィードバック回路８４、８９による低い入力インピーダンスにより、入力電力信号は電流信号として伝播され、トランジスタ入力ゲート電圧振幅が抑えられ、高い線形性も得られる。
このように、特許文献１のスプリッタ回路では入出力間にフィードバック回路８４、８９を設けることにより、広帯域化および高い線形性を実現している。 However, in the splitter circuit of FIG. 6, by using the feedback circuits 84 and 89, the input impedance is reduced in inverse proportion to the mutual conductance Gm of the transistors 86 and 91, which is effective due to the influence of parasitic capacitance such as gate-source capacitance. The low impedance is maintained up to the frequency band where the mutual conductance Gm decreases. As a result, a wider band can be realized. Further, due to the low input impedance by the feedback circuits 84 and 89, the input power signal is propagated as a current signal, the transistor input gate voltage amplitude is suppressed, and high linearity is also obtained.
As described above, in the splitter circuit of Patent Document 1, the broadband and high linearity are realized by providing the feedback circuits 84 and 89 between the input and output.

特開２００９−２６０９２９号公報JP 2009-260929 A

しかしながら、特許文献１に記載のスプリッタ回路は、フィードバック回路８４、８９が存在するため、入力ポート８１−出力ポート８２間、または入力ポート８１−出力ポート８３間において入出力間のアイソレーションの確保が困難となる。
また、入力信号はトランジスタ８６、９１のゲートに入力されるため、入力ポート８１の電圧信号に対し、出力ポート８２および８３の電圧信号が逆相信号となる。そのため、図７のようにトランジスタ８６、９１のゲート電圧が高いときにはドレイン電圧が下がり、ソース−ドレイン間のバイアスを確保することが困難となり、トランジスタの非線形性が顕著となるため、より高い線形性は望めない。 However, since the splitter circuit described in Patent Document 1 includes the feedback circuits 84 and 89, isolation between the input and output is ensured between the input port 81 and the output port 82 or between the input port 81 and the output port 83. It becomes difficult.
In addition, since the input signal is input to the gates of the transistors 86 and 91, the voltage signals at the output ports 82 and 83 are opposite in phase to the voltage signal at the input port 81. Therefore, as shown in FIG. 7, when the gate voltages of the transistors 86 and 91 are high, the drain voltage decreases, and it becomes difficult to secure a bias between the source and the drain, and the nonlinearity of the transistor becomes remarkable. Can't hope.

また、入力電流信号はフィードバック回路８４、８９を通り、それぞれトランジスタ８６、９１へと流れる。これにより、トランジスタ８６、９１の実効的な相互コンダクタンスＧｍが下がり、各々の出力ポート８２、８３でのノイズ特性劣化を引き起こす。
そこで、本発明は、スプリッタ回路において、入出力間の高いアイソレーション、並びに、特定出力ポートでの高い線形性およびノイズ特性を改善することを目的とする。 The input current signal flows through the feedback circuits 84 and 89 and flows to the transistors 86 and 91, respectively. As a result, the effective mutual conductance Gm of the transistors 86 and 91 is lowered, and noise characteristics are deteriorated at the output ports 82 and 83, respectively.
Accordingly, an object of the present invention is to improve high isolation between input and output, and high linearity and noise characteristics at a specific output port in a splitter circuit.

本発明の一態様は、入力信号が入力される入力ポート（例えば図１に示す入力ポート３０）と、第１のインピーダンス調整回路（例えば図１に示すインピーダンス調整回路５）と、前記入力信号が、前記第１のインピーダンス調整回路を介して、ソースに供給される第１のトランジスタ（例えば図１に示すトランジスタ１）と、前記第１のトランジスタのドレインからの出力信号が出力される第１の出力ポート（例えば図１に示す出力ポート３１）と、容量素子（例えば図１に示す容量素子１４）と、前記入力信号が、前記容量素子を介して、ゲートに供給される第２のトランジスタ（例えば図１に示すトランジスタ３）と、前記第２のトランジスタのドレインからの出力信号が出力される第２の出力ポート（例えば図１に示す出力ポート３２）と、を備えることを特徴とするスプリッタ回路である。   One embodiment of the present invention includes an input port (for example, the input port 30 illustrated in FIG. 1) to which an input signal is input, a first impedance adjustment circuit (for example, the impedance adjustment circuit 5 illustrated in FIG. 1), and the input signal The first transistor supplied to the source (for example, the transistor 1 shown in FIG. 1) and the output signal from the drain of the first transistor are output via the first impedance adjustment circuit. An output port (for example, the output port 31 shown in FIG. 1), a capacitive element (for example, the capacitive element 14 shown in FIG. 1), and a second transistor in which the input signal is supplied to the gate via the capacitive element ( For example, the transistor 3 shown in FIG. 1 and a second output port (for example, the output port 3 shown in FIG. 1) from which an output signal from the drain of the second transistor is output. ) And a splitter circuit, characterized in that it comprises a.

この構成によれば、入出力間の高いアイソレーションを有し、特定出力ポートへの高い線形性およびノイズ特性が改善されたスプリッタ回路を実現できる。
前記入力信号が、前記容量素子を介して各ゲートにそれぞれ供給されるｎ個のトランジスタ（ｎは１以上の整数）と、前記ｎ個のトランジスタの各ドレインからの出力信号がそれぞれ出力されるｎ個の出力ポートと、をさらに備えていてよい。 According to this configuration, it is possible to realize a splitter circuit that has high isolation between input and output and improved high linearity and noise characteristics to a specific output port.
N transistors (n is an integer of 1 or more) supplied with the input signal to each gate through the capacitive element, and n output signals from the drains of the n transistors are output, respectively. Number of output ports may be further provided.

また、前記第１のトランジスタに直列接続される第１のカスコードトランジスタ（例えば図１に示すカスコードトランジスタ２）をさらに備え、前記第１の出力ポートは、前記第１のカスコードトランジスタのドレインからの出力信号を出力するようになっていてよい。
この構成によれば、出力インピーダンスを上げることで第１および第２のトランジスタのドレインの電圧振幅を抑え線形性を向上させるとともに、入出力間のアイソレーションを向上させることができる。
また、前記容量素子に直列接続される第２のインピーダンス調整回路（例えば図３に示すインピーダンス調整回路）をさらに備えていてよい。 The first cascode transistor (for example, the cascode transistor 2 shown in FIG. 1) connected in series to the first transistor is further provided, and the first output port is an output from the drain of the first cascode transistor. A signal may be output.
According to this configuration, by increasing the output impedance, the voltage amplitude of the drains of the first and second transistors can be suppressed to improve the linearity, and the isolation between the input and output can be improved.
Further, a second impedance adjustment circuit (for example, the impedance adjustment circuit shown in FIG. 3) connected in series to the capacitance element may be further provided.

本発明の他の態様は、上記いずれかの態様に記載のスプリッタ回路（例えば図４に示すスプリッタ回路１００）と、前記スプリッタ回路の前記第１の出力ポートからの出力信号が供給される主チューナー（例えば図４に示すラジオチューナー１１０）と、前記スプリッタ回路の前記第２の出力ポートからの出力信号が供給される副チューナー（例えば図４に示すＶＩＣＳ（登録商標）チューナー１２０）と、を備えることを特徴とするチューナーシステムである。
この構成によれば、入出力間の高いアイソレーションを有し、特定出力ポートへの高い線形性およびノイズ特性が改善されたスプリッタ回路、およびこれを利用したチューナーシステムを実現できる。
また、前記主チューナーはラジオチューナーであり、前記副チューナーは道路交通情報通信システム専用チューナーであってよい。 According to another aspect of the present invention, there is provided a splitter circuit according to any one of the above aspects (for example, the splitter circuit 100 shown in FIG. 4) and a main tuner to which an output signal from the first output port of the splitter circuit is supplied. (For example, a radio tuner 110 shown in FIG. 4) and a sub-tuner (for example, a VICS (registered trademark) tuner 120 shown in FIG. 4) to which an output signal from the second output port of the splitter circuit is supplied. It is a tuner system characterized by this.
According to this configuration, it is possible to realize a splitter circuit that has high isolation between input and output, improved linearity to a specific output port, and improved noise characteristics, and a tuner system using the splitter circuit.
The main tuner may be a radio tuner, and the secondary tuner may be a tuner dedicated to a road traffic information communication system.

本発明の一態様によれば、入出力間の高いアイソレーションを有し、特定出力ポートへの高い線形性およびノイズ特性が改善されたスプリッタ回路、およびこれを利用したチューナーシステムを実現できる。   According to one embodiment of the present invention, it is possible to realize a splitter circuit that has high isolation between input and output, has high linearity to a specific output port, and improved noise characteristics, and a tuner system using the splitter circuit.

本発明の第１の実施形態に係るスプリッタ回路の一例を示す回路図である。It is a circuit diagram showing an example of a splitter circuit concerning a 1st embodiment of the present invention. 本発明の第１の実施形態に係るスプリッタ回路におけるトランジスタのソース電圧とドレイン電圧の位相を示す図である。It is a figure which shows the phase of the source voltage and drain voltage of a transistor in the splitter circuit which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態に係るスプリッタ回路の別の例を示す回路図である。It is a circuit diagram which shows another example of the splitter circuit which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態に係るスプリッタ回路を用いたチューナーシステムの構成の一例を示すブロック図である。It is a block diagram which shows an example of a structure of the tuner system using the splitter circuit which concerns on the 1st Embodiment of this invention. 本発明の第２の実施形態に係るスプリッタ回路の一例を示す回路図である。It is a circuit diagram which shows an example of the splitter circuit which concerns on the 2nd Embodiment of this invention. 特許文献１に記載のスプリッタ回路の回路図である。10 is a circuit diagram of a splitter circuit described in Patent Document 1. FIG. 特許文献１に記載のスプリッタ回路におけるトランジスタのゲート電圧とドレイン電圧の位相を示す図である。FIG. 11 is a diagram showing the phases of the gate voltage and drain voltage of a transistor in the splitter circuit described in Patent Document 1.

以下、本発明の実施形態について、図面を参照しながら説明する。以下の説明において参照する各図では、他の図と同等部分は同一符号によって示す。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In each drawing referred to in the following description, the same parts as those in the other drawings are denoted by the same reference numerals.

（第１の実施形態）
（スプリッタ回路）
図１は、本実施形態に係るスプリッタ回路の一例を示す回路図である。
入力ポート３０には、インピーダンス調整回路５およびソース回路７が接続され、ＤＣカット用の容量素子１４を介して例えばＮチャネル型トランジスタからなるトランジスタ３が接続されている。インピーダンス調整回路５は例えばＮチャネル型トランジスタからなるトランジスタ１のソースに接続されている。また、ソース回路６はトランジスタ３のソースとグランドの間に挿入されている。
ここで、ソース回路６、７は、例えばインダクタで構成されて、トランジスタ１、３に電流バイアスを与えるためのものである。 (First embodiment)
(Splitter circuit)
FIG. 1 is a circuit diagram showing an example of a splitter circuit according to the present embodiment.
The impedance adjustment circuit 5 and the source circuit 7 are connected to the input port 30, and a transistor 3 made of, for example, an N-channel transistor is connected via a DC-cut capacitive element 14. The impedance adjustment circuit 5 is connected to the source of the transistor 1 made of, for example, an N channel type transistor. The source circuit 6 is inserted between the source of the transistor 3 and the ground.
Here, the source circuits 6 and 7 are constituted by, for example, inductors, and are for applying a current bias to the transistors 1 and 3.

また、トランジスタ１のゲートはゲートバイアス回路１０に接続され、トランジスタ３のゲートはゲートバイアス回路１３に接続されている。
トランジスタ１のドレインは例えばＮチャネル型トランジスタからなるカスコードトランジスタ２のソースに接続され、カスコードトランジスタ２のゲートはバイアス回路９に接続されている。同様に、トランジスタ３のドレインは例えばＮチャネル型トランジスタからなるカスコードトランジスタ４のソースに接続され、カスコードトランジスタ４のゲートはバイアス回路１２に接続されている。 The gate of the transistor 1 is connected to the gate bias circuit 10, and the gate of the transistor 3 is connected to the gate bias circuit 13.
The drain of the transistor 1 is connected to the source of the cascode transistor 2 made of, for example, an N-channel transistor, and the gate of the cascode transistor 2 is connected to the bias circuit 9. Similarly, the drain of the transistor 3 is connected to the source of the cascode transistor 4 made of, for example, an N-channel transistor, and the gate of the cascode transistor 4 is connected to the bias circuit 12.

カスコードトランジスタ２のドレインは負荷回路８に接続されるとともに出力ポート３１へ接続されている。同様に、カスコードトランジスタ４のドレインは負荷回路１１に接続されるとともに出力ポート３２へ接続されている。
ここで、カスコードトランジスタ２および４は、出力インピーダンスを上げることでそれぞれトランジスタ１および３のドレインの電圧振幅を抑え線形性を向上させるとともに、入出力間のアイソレーションを向上させるためのものである。 The drain of the cascode transistor 2 is connected to the load circuit 8 and to the output port 31. Similarly, the drain of the cascode transistor 4 is connected to the load circuit 11 and to the output port 32.
Here, the cascode transistors 2 and 4 are for increasing the output impedance to suppress the voltage amplitude of the drains of the transistors 1 and 3 respectively, thereby improving the linearity and improving the isolation between the input and the output.

次に、本実施形態に係るスプリッタ回路の動作について説明する。図１のスプリッタ回路１００は、入力ポート３０に入力された信号を出力ポート３１および出力ポート３２に出力するものである。すなわち、入力ポート３０に入力された信号は、インピーダンス調整回路５を介してトランジスタ１のソース側に供給されるとともに、容量素子１４を介してトランジスタ３のゲート側に供給され、トランジスタ１およびトランジスタ３のドレインからの出力信号が、それぞれ出力ポート３１、３２から出力される。
スプリッタ回路１００において、トランジスタ１のソースからのインピーダンスは相互コンダクタンスＧｍに反比例するため、電流やトランジスタサイズを調整することで低入力インピーダンスに設定することができる。 Next, the operation of the splitter circuit according to this embodiment will be described. The splitter circuit 100 in FIG. 1 outputs a signal input to the input port 30 to the output port 31 and the output port 32. That is, the signal input to the input port 30 is supplied to the source side of the transistor 1 through the impedance adjustment circuit 5 and also supplied to the gate side of the transistor 3 through the capacitive element 14. The output signals from the drains are respectively output from the output ports 31 and 32.
In the splitter circuit 100, since the impedance from the source of the transistor 1 is inversely proportional to the mutual conductance Gm, it can be set to a low input impedance by adjusting the current and the transistor size.

インピーダンス調整回路５は、例えば抵抗で構成され、入力ポート３０への入力インピーダンスが所望の値になるよう調整するとともに、トランジスタ１のゲート−ソース間電圧振幅を抑え、線形性を向上させることができる。
このように、本実施形態のスプリッタ回路１００においては、入力ポート３０への入力インピーダンスは、トランジスタ１のソースから見える入力インピーダンスと、インピーダンス調整回路５とによって決定され、低入力インピーダンスに設定される。
また、その入力インピーダンスは、トランジスタ１のソースからのインピーダンスにより低インピーダンスに設定されており、トランジスタ１の相互コンダクタンスＧｍに反比例するため、ゲート−ソース容量等の寄生容量の影響により実効的なＧｍが下がる周波数帯域までは低インピーダンスが保たれる。これにより広帯域化を実現することが可能である。 The impedance adjustment circuit 5 is configured by a resistor, for example, and adjusts the input impedance to the input port 30 to a desired value, and can suppress the voltage amplitude between the gate and the source of the transistor 1 and improve the linearity. .
As described above, in the splitter circuit 100 of the present embodiment, the input impedance to the input port 30 is determined by the input impedance seen from the source of the transistor 1 and the impedance adjustment circuit 5 and set to a low input impedance.
Further, the input impedance is set to a low impedance by the impedance from the source of the transistor 1 and is inversely proportional to the mutual conductance Gm of the transistor 1, so that the effective Gm is affected by the influence of parasitic capacitance such as gate-source capacitance. Low impedance is maintained up to the lower frequency band. Thereby, it is possible to realize a wide band.

以上説明したように、本実施形態に係るスプリッタ回路１００は、フィードバック回路を必要としない構成とし、その低入力インピーダンスにより広帯域化を実現している。よって、入力ポート３０−出力ポート３１間または入力ポート３０−出力ポート３２間において、入出力間の高いアイソレーションを得ることができる。また、入出力間の高いアイソレーションの結果として、出力ポート３１−出力ポート３２間においては、高い出力ポート間のアイソレーションも実現することができる。   As described above, the splitter circuit 100 according to the present embodiment has a configuration that does not require a feedback circuit, and realizes a wide band due to its low input impedance. Therefore, high isolation between input and output can be obtained between the input port 30 and the output port 31 or between the input port 30 and the output port 32. In addition, as a result of high isolation between input and output, high output port isolation can also be realized between the output port 31 and the output port 32.

そして、本実施形態のスプリッタ回路１００において、入力電流信号は、その低入力インピーダンスにより、ほぼすべてがトランジスタ１へと入力され、トランジスタ３へはほとんど入力されない。そのため出力ポート３１では優れたノイズ特性を得ることができる。
また、本実施形態に係るスプリッタ回路１００では、入力信号はトランジスタ１のソースに入力されるため、入力ポート３０の電圧信号に対し、出力ポート３１の電圧信号が同相信号となる。そのため、図７のように入力信号がトランジスタのゲートに入力されることにより、入力ポートの電圧信号と出力ポートの電圧信号が逆相信号となっていた従来の構成と比較して、本実施形態のスプリッタ回路１００では、図２に示されるように、ソース電圧とドレイン電圧は同相信号になり、動作時のトランジスタ１のソース−ドレイン間のバイアス条件が緩和され、線形性をさらに改善することができる。 In the splitter circuit 100 of the present embodiment, almost all of the input current signal is input to the transistor 1 and hardly input to the transistor 3 due to its low input impedance. Therefore, excellent noise characteristics can be obtained at the output port 31.
In the splitter circuit 100 according to the present embodiment, since the input signal is input to the source of the transistor 1, the voltage signal at the output port 31 is an in-phase signal with respect to the voltage signal at the input port 30. Therefore, the present embodiment is compared with the conventional configuration in which the input signal is input to the gate of the transistor as shown in FIG. 7 and the voltage signal at the input port and the voltage signal at the output port are reversed-phase signals. In the splitter circuit 100 of FIG. 2, the source voltage and the drain voltage are in-phase signals as shown in FIG. 2, and the bias condition between the source and the drain of the transistor 1 during operation is relaxed to further improve the linearity. Can do.

（第１の実施形態の変形例）
図３は本実施形態に係るスプリッタ回路の別の例を示す回路図である。
図３では、図１のスプリッタ回路において、入力ポート３０の直後で分岐されている。つまり、入力ポート３０からソース回路７を経て、インピーダンス調整回路５を介してトランジスタ１に向かう経路と、入力ポート３０から容量素子１４を介してトランジスタ３に向かう経路とに分岐され、これら経路それぞれに入力ポート３０に入力された入力信号が供給される。さらに、容量素子１４とトランジスタ３との間にインピーダンス調整回路１７が追加されている。
インピーダンス調整回路１７は例えばインダクタで構成され、トランジスタ３の入力容量と共振させるために挿入している。トランジスタ３の入力容量との共振周波数にインダクタンス値を調整すると、トランジスタ３への入力電流信号が大きくなる。その入力電流信号はトランジスタ３の高い入力インピーダンスにより電圧振幅へと変換される。そして、トランジスタ３のゲート電圧振幅が大きくなるので、出力ポート３２のノイズ特性を改善することができる。
なお、インピーダンス調整回路１７は、容量素子１４とトランジスタ３との間に追加されているが、入力ポート３０と容量素子１４との間に追加してもよい。 (Modification of the first embodiment)
FIG. 3 is a circuit diagram showing another example of the splitter circuit according to the present embodiment.
In FIG. 3, the branching is performed immediately after the input port 30 in the splitter circuit of FIG. That is, the path is branched from the input port 30 through the source circuit 7 to the transistor 1 through the impedance adjustment circuit 5 and the path from the input port 30 through the capacitive element 14 to the transistor 3. An input signal input to the input port 30 is supplied. Further, an impedance adjustment circuit 17 is added between the capacitive element 14 and the transistor 3.
The impedance adjustment circuit 17 is composed of an inductor, for example, and is inserted to resonate with the input capacitance of the transistor 3. When the inductance value is adjusted to the resonance frequency with the input capacitance of the transistor 3, the input current signal to the transistor 3 increases. The input current signal is converted into a voltage amplitude by the high input impedance of the transistor 3. And since the gate voltage amplitude of the transistor 3 becomes large, the noise characteristic of the output port 32 can be improved.
The impedance adjustment circuit 17 is added between the capacitive element 14 and the transistor 3, but may be added between the input port 30 and the capacitive element 14.

（チューナーシステム）
図４は、本実施形態に係るスプリッタ回路１００を用いたチューナーシステムの構成の一例を示すブロック図である。
スプリッタ回路１００は、主要チューナーであるラジオチューナー（Ｒａｄｉｏ Ｔｕｎｅｒ）１１０および道路交通情報通信システム専用チューナー（Ｖｅｈｉｃｌｅ Ｉｎｆｏｒｍａｔｉｏｎ ａｎｄ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｙｓｔｅｍ Ｔｕｎｅｒ：ＶＩＣＳ（登録商標、以下同様） Ｔｕｎｅｒ）１２０に接続されている。より詳しくは、入力信号はスプリッタ回路１００の入力ポート３０に入力され、スプリッタ回路１００の出力ポート３１からの出力信号はラジオチューナー１１０に入力され、スプリッタ回路１００の出力ポート３２からの出力信号はＶＩＣＳチューナー１２０に入力される。 (Tuner system)
FIG. 4 is a block diagram illustrating an example of a configuration of a tuner system using the splitter circuit 100 according to the present embodiment.
The splitter circuit 100 is connected to a radio tuner 110 that is a main tuner and a tuner dedicated to a road traffic information communication system (Vehicle Information and Communication System Tuner: VICS (registered trademark)). More specifically, the input signal is input to the input port 30 of the splitter circuit 100, the output signal from the output port 31 of the splitter circuit 100 is input to the radio tuner 110, and the output signal from the output port 32 of the splitter circuit 100 is VICS. Input to the tuner 120.

図４のチューナーシステムにおいては、ＦＭ多重化されたデジタル信号を復調するＶＩＣＳチューナー１２０に比べ、ラジオチューナー１１０は優れたノイズ特性および線形性を要求される。
本実施形態に係るスプリッタ回路１００の出力ポート３１をラジオチューナー１１０へ接続し、出力ポート３２をＶＩＣＳチューナー１２０へ接続することにより、それぞれのチューナーの要求に適した信号に分配することが可能となる。 In the tuner system of FIG. 4, the radio tuner 110 is required to have superior noise characteristics and linearity compared to the VICS tuner 120 that demodulates the FM multiplexed digital signal.
By connecting the output port 31 of the splitter circuit 100 according to the present embodiment to the radio tuner 110 and connecting the output port 32 to the VICS tuner 120, it is possible to distribute the signals suitable for the requirements of each tuner. .

（第２の実施形態）
図５は、本実施形態に係るスプリッタ回路の一例を示す回路図である。なお、図５において、第１の実施形態に係るスプリッタ回路と同等の構成には同一符号が付されて示されている。
図５に示されるように、本実施形態に係るスプリッタ回路１００は、第１の実施形態に係るスプリッタ回路（図１）のゲート入力のトランジスタ３に加え、さらにゲート入力のトランジスタ１５、２０を多数接続したものである。すなわち、本実施形態のスプリッタ回路１００は、第１の実施形態に係るスプリッタ回路の構成（図１）に加えて、トランジスタ３、カスコードトランジスタ４、ソース回路６、負荷回路１１、バイアス回路１２、および出力ポート３２と同等の構成を、複数、多段接続したものである。 (Second Embodiment)
FIG. 5 is a circuit diagram illustrating an example of a splitter circuit according to the present embodiment. In FIG. 5, the same components as those of the splitter circuit according to the first embodiment are denoted by the same reference numerals.
As shown in FIG. 5, the splitter circuit 100 according to the present embodiment includes many gate input transistors 15 and 20 in addition to the gate input transistor 3 of the splitter circuit (FIG. 1) according to the first embodiment. Connected. That is, the splitter circuit 100 of this embodiment includes a transistor 3, a cascode transistor 4, a source circuit 6, a load circuit 11, a bias circuit 12, in addition to the configuration of the splitter circuit according to the first embodiment (FIG. 1). A configuration equivalent to the output port 32 is connected in a plurality of stages.

第１の実施形態においては、トランジスタ３はゲート入力の構成となっているためその入力インピーダンスは高い。よって、これと同等の構成（トランジスタ１５、２０）を多数接続しても、出力ポート３１の特性を劣化させることはそれほどない。
なお、上記実施形態に係るスプリッタ回路においては、トランジスタ１および３にそれぞれ接続されるカスコードトランジスタ２および４を備えているが、これらは必須の構成ではない。トランジスタ１および３の各ドレインからの出力信号が、それぞれ出力ポート３１および３２から出力されるようになっていてもよい。（図５のカスコードトランジスタ１６、２１についても同様であり、トランジスタ１５、２０の各ドレインからの出力信号が、それぞれ出力ポート３３、３４から出力されるようになっていてもよい。）
本発明の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施形態をも含む。さらに、本発明の範囲は、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。 In the first embodiment, since the transistor 3 has a gate input configuration, its input impedance is high. Therefore, even if many structures (transistors 15 and 20) equivalent to this are connected, the characteristics of the output port 31 are not deteriorated so much.
Although the splitter circuit according to the above embodiment includes the cascode transistors 2 and 4 connected to the transistors 1 and 3, respectively, these are not essential components. Output signals from the drains of the transistors 1 and 3 may be output from the output ports 31 and 32, respectively. (The same applies to the cascode transistors 16 and 21 in FIG. 5, and output signals from the drains of the transistors 15 and 20 may be output from the output ports 33 and 34, respectively.)
The scope of the present invention is not limited to the illustrated and described exemplary embodiments, but includes all embodiments that provide the same effects as those intended by the present invention. Further, the scope of the invention can be defined by any desired combination of particular features among all the disclosed features.

１、３ トランジスタ
２、４ カスコードトランジスタ
５、１７ インピーダンス調整回路
６、７ ソース回路
８、１１ 負荷回路
９、１２ バイアス回路
１０、１３ ゲートバイアス回路
１４ 容量素子
１５、２０ トランジスタ
１６、２１ カスコードトランジスタ
３０ 入力ポート
３１、３２、３３ 出力ポート
８１ 入力ポート
８２、８３ 出力ポート
８４、８９ フィードバック回路
８５、９０ 容量素子
８６、９１ トランジスタ
８７、９２ ゲートバイアス回路
８８ 電源
９３、９４ ドレインバイアス回路
９５、９６ インダクタ
９７、９８ ダイオード
９９ 抵抗素子
１００ スプリッタ回路
１１０ ラジオチューナー
１２０ ＶＩＣＳチューナー 1, 3 transistor 2, 4 cascode transistor 5, 17 impedance adjustment circuit 6, 7 source circuit 8, 11 load circuit 9, 12 bias circuit 10, 13 gate bias circuit 14 capacitive element 15, 20 transistor 16, 21 cascode transistor 30 input Port 31, 32, 33 Output port 81 Input port 82, 83 Output port 84, 89 Feedback circuit 85, 90 Capacitance element 86, 91 Transistor 87, 92 Gate bias circuit 88 Power supply 93, 94 Drain bias circuit 95, 96 Inductor 97, 98 Diode 99 Resistance element 100 Splitter circuit 110 Radio tuner 120 VICS tuner

Claims (6)

入力信号が入力される入力ポートと、
第１のインピーダンス調整回路と、
前記入力信号が、前記第１のインピーダンス調整回路を介して、ソースに供給される第１のトランジスタと、
前記第１のトランジスタのドレインからの出力信号が出力される第１の出力ポートと、
容量素子と、
前記入力信号が、前記容量素子を介して、ゲートに供給される第２のトランジスタと、
前記第２のトランジスタのドレインからの出力信号が出力される第２の出力ポートと、
を備えることを特徴とするスプリッタ回路。 An input port to which an input signal is input;
A first impedance adjustment circuit;
A first transistor supplied to a source via the first impedance adjustment circuit;
A first output port from which an output signal from the drain of the first transistor is output;
A capacitive element;
A second transistor in which the input signal is supplied to the gate through the capacitor;
A second output port from which an output signal from the drain of the second transistor is output;
A splitter circuit comprising: 前記入力信号が、前記容量素子を介して各ゲートにそれぞれ供給されるｎ個のトランジスタ（ｎは１以上の整数）と、
前記ｎ個のトランジスタの各ドレインからの出力信号がそれぞれ出力されるｎ個の出力ポートと、
をさらに備えることを特徴とする請求項１に記載のスプリッタ回路。 N transistors (n is an integer greater than or equal to 1) supplied with the input signal to each gate through the capacitive element;
N output ports to which output signals from the drains of the n transistors are respectively output;
The splitter circuit according to claim 1, further comprising: 前記第１のトランジスタに直列接続される第１のカスコードトランジスタをさらに備え、
前記第１の出力ポートは、前記第１のカスコードトランジスタのドレインからの出力信号を出力することを特徴とする請求項１または２に記載のスプリッタ回路。 A first cascode transistor connected in series to the first transistor;
The splitter circuit according to claim 1, wherein the first output port outputs an output signal from a drain of the first cascode transistor. 前記容量素子に直列接続される第２のインピーダンス調整回路をさらに備えることを特徴とする請求項１から３のいずれか１項に記載のスプリッタ回路。   4. The splitter circuit according to claim 1, further comprising a second impedance adjustment circuit connected in series to the capacitive element. 5. 請求項１から４のいずれか１項に記載のスプリッタ回路と、
前記スプリッタ回路の前記第１の出力ポートからの出力信号が供給される主チューナーと、
前記スプリッタ回路の前記第２の出力ポートからの出力信号が供給される副チューナーと、
を備えることを特徴とするチューナーシステム。 A splitter circuit according to any one of claims 1 to 4,
A main tuner to which an output signal from the first output port of the splitter circuit is supplied;
A sub-tuner supplied with an output signal from the second output port of the splitter circuit;
A tuner system comprising: 前記主チューナーはラジオチューナーであり、前記副チューナーは道路交通情報通信システム専用チューナーであることを特徴とする請求項５に記載のチューナーシステム。   6. The tuner system according to claim 5, wherein the main tuner is a radio tuner, and the auxiliary tuner is a tuner dedicated to a road traffic information communication system.
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