JP2013106040A - ビットライン接触面積確保のための半導体素子、その半導体素子を有するモジュール及びシステム - Google Patents
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 119
- 239000010410 layer Substances 0.000 claims description 33
- 239000000758 substrate Substances 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 22
- 238000012545 processing Methods 0.000 claims description 20
- 238000002955 isolation Methods 0.000 claims description 16
- 238000007789 sealing Methods 0.000 claims description 13
- 239000011229 interlayer Substances 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 10
- 230000008569 process Effects 0.000 description 17
- 230000006870 function Effects 0.000 description 12
- 238000003860 storage Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000013500 data storage Methods 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000012782 phase change material Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Mram Or Spin Memory Techniques (AREA)
Abstract
【解決手段】ビットラインコンタクト136が活性領域120の上部面だけではなく側面とも接触されることにより、ビットラインコンタクトと活性領域の接触面積を増加させビットラインコンタクトの高抵抗性フェイルを防止する。
【選択図】図1
Description
Claims (19)
- 活性領域内の第1トレンチ下部に埋め込まれた第1ゲート;
前記活性領域内の第2トレンチ下部に埋め込まれた第2ゲート; 及び
前記第1ゲートと前記第2ゲートに共有され、前記第1ゲートと前記第2ゲートとの間の活性領域の上部面及び側面と接触されるコンタクトを含むことを特徴とする半導体素子。 - 前記コンタクトと前記ゲートとの間に位置するシーリング膜をさらに含むことを特徴とする請求項1記載の半導体素子。
- 前記コンタクトは
前記第1ゲートと前記第2ゲートとの間の活性領域の上部を取り囲むことを特徴とする請求項1または請求項2記載の半導体素子。 - 前記側面は
前記第1トレンチと前記第2トレンチの内側面であることを特徴とする請求項1乃至請求項3のいずれか1項記載の半導体素子。 - 前記側面は
前記第1トレンチと前記第2トレンチの内側面中ビットラインと重畳される領域であることを特徴とする請求項1乃至請求項4のいずれか1項記載の半導体素子。 - 活性領域内のトレンチ下部に埋め込まれたゲート; 及び
前記ゲート両側の前記活性領域の上部面及び側面と接触されるコンタクトを含むことを特徴とする半導体素子。 - 前記側面は
前記トレンチの内側面であることを特徴とする請求項6記載の半導体素子。 - 活性領域を画成する素子分離膜を形成する段階;
前記活性領域に第1埋め込みゲートと第2埋め込みゲートを形成する段階;
前記第1埋め込みゲートと前記第2埋め込みゲートとの間の活性領域を突出させるコンタクトホールを形成する段階;
前記コンタクトホールを埋め込むコンタクト層を形成する段階;
前記コンタクト層上部に導電膜を形成する段階; 及び
前記導電膜及び前記コンタクト層をエッチングしてビットライン及びビットラインコンタクトを形成する段階を含むことを特徴とする半導体素子の製造方法。 - 前記第1埋め込みゲートと前記第2埋め込みゲートを形成する段階は
前記活性領域をエッチングして第1トレンチ及び第2トレンチを形成する段階;
前記第1トレンチと前記第2トレンチとの下部にゲート導電膜を形成する段階; 及び
前記第1トレンチと前記第2トレンチが埋め込まれるように、前記ゲート導電膜上部にシーリング膜を形成する段階を含むことを特徴とする請求項8記載の半導体素子の製造方法。 - 前記コンタクトホールを形成する段階は
前記ゲート導電膜と前記シーリング膜を含む活性領域上部に層間絶縁膜を形成する段階; 及び
ビットラインコンタクトマスクを利用して前記層間絶縁膜、前記素子分離膜及び前記シーリング膜をエッチングして前記第1埋め込みゲートと前記第2埋め込みゲートとの間の活性領域の上部面及び側面を露出させる段階を含むことを特徴とする請求項8または請求項9記載の半導体素子の製造方法。 - 前記ビットライン及び前記ビットラインコンタクトを形成する段階は
ビットラインマスクを利用して前記導電膜及び前記コンタクト層を順次エッチングすることを特徴とする請求項8乃至請求項10のいずれか1項記載の半導体素子の製造方法。 - 前記ビットラインコンタクトを形成する段階は
前記コンタクト層が前記活性領域の上部面及び前記第1トレンチと前記第2トレンチの内側面にのみ接触されるように、前記コンタクト層をエッチングすることを特徴とする請求項8乃至請求項11のいずれか1項記載の半導体素子の製造方法。 - 活性領域に埋め込まれた第1ワードラインと第2ワードライン、コンタクトを介して前記第1ワードラインと前記第2ワードラインとの間の活性領域と連結されるビットライン、及び前記ワードラインと前記ビットラインに連結されるメモリーセルを含むセルアレイ; 及び
前記ビットラインに連結され前記セルに格納されたデータをセンシングするセンスアンプを含み、
前記コンタクトは第1ワードラインと前記第2ワードラインとの間の前記活性領域の上部面及び側面と接触されることを特徴とする半導体素子。 - 前記セルアレイでデータがリード又はライトされるセルを選択するための選択信号を出力するローデコーダ; 及び
前記選択信号により選択されたセルと連結されたセンスアンプを動作させるための駆動信号を出力するカラムデコーダをさらに含むことを特徴とする請求項13記載の半導体素子。 - 基板に搭載された複数個の半導体素子を有する半導体モジュールにおいて、
前記半導体素子は
活性領域内の第1トレンチ下部に埋め込まれた第1ゲート;
前記活性領域内の第2トレンチ下部に埋め込まれた第2ゲート; 及び
前記第1ゲートと前記第2ゲートに共有され、前記第1ゲートと前記第2ゲートとの間の活性領域の上部面及び側面と接触されるコンタクトを含むことを特徴とする半導体モジュール。 - 基板に搭載された複数個の半導体素子を有する半導体モジュール、及び前記半導体モジュールの動作を制御する制御機を含む半導体システムにおいて、
前記半導体素子は
活性領域内の第1トレンチ下部に埋め込まれた第1ゲート;
前記活性領域内の第2トレンチ下部に埋め込まれた第2ゲート; 及び
前記第1ゲートと前記第2ゲートに共有され、前記第1ゲートと前記第2ゲートとの間の活性領域の上部面及び側面と接触されるコンタクトを含むことを特徴とする半導体システム。 - 少なくとも一つの半導体モジュールを有する半導体システム、及び前記半導体システムに格納されたデータを処理するプロセッサを含むコンピューターシステムにおいて、
前記半導体モジュールは基板に搭載された半導体素子などを含み、
前記半導体素子は
活性領域内の第1トレンチ下部に埋め込まれた第1ゲート;
前記活性領域内の第2トレンチ下部に埋め込まれた第2ゲート; 及び
前記第1ゲートと前記第2ゲートに共有され、前記第1ゲートと前記第2ゲートとの間の活性領域の上部面及び側面と接触されるコンタクトを含むことを特徴とするコンピューターシステム。 - 基板に搭載された少なくとも一つの半導体素子を含むデータプロセッシングシステムにおいて、
前記半導体素子は
活性領域内の第1トレンチ下部に埋め込まれた第1ゲート;
前記活性領域内の第2トレンチ下部に埋め込まれた第2ゲート; 及び
前記第1ゲートと前記第2ゲートに共有され、前記第1ゲートと前記第2ゲートとの間の活性領域の上部面及び側面と接触されるコンタクトを含むことを特徴とするデータプロセッシングシステム。 - 少なくとも一つのデータプロセッシングシステムを有する電子システムにおいて、
前記データプロセッシングシステムは基板に搭載された少なくとも一つの半導体素子を含み、
前記半導体素子は
活性領域内の第1トレンチ下部に埋め込まれた第1ゲート;
前記活性領域内の第2トレンチ下部に埋め込まれた第2ゲート; 及び
前記第1ゲートと前記第2ゲートに共有され、前記第1ゲートと前記第2ゲートとの間の活性領域の上部面及び側面と接触されるコンタクトを含むことを特徴とする含むことを特徴とする電子システム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020110119001A KR20130053278A (ko) | 2011-11-15 | 2011-11-15 | 비트라인 접촉 면적 확보를 위한 반도체 소자, 그 반도체 소자를 갖는 모듈 및 시스템 |
KR10-2011-0119001 | 2011-11-15 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013106040A true JP2013106040A (ja) | 2013-05-30 |
JP6150479B2 JP6150479B2 (ja) | 2017-06-21 |
Family
ID=48279777
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012198120A Active JP6150479B2 (ja) | 2011-11-15 | 2012-09-10 | ビットライン接触面積確保のための半導体素子、その半導体素子を有するモジュール及びシステム |
Country Status (5)
Country | Link |
---|---|
US (1) | US8581337B2 (ja) |
JP (1) | JP6150479B2 (ja) |
KR (1) | KR20130053278A (ja) |
CN (1) | CN103107160B (ja) |
TW (1) | TWI553810B (ja) |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102150965B1 (ko) * | 2013-01-24 | 2020-09-02 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
KR101847630B1 (ko) * | 2013-04-01 | 2018-05-24 | 삼성전자주식회사 | 반도체 소자 및 반도체 모듈 |
US8871593B1 (en) * | 2013-07-15 | 2014-10-28 | Infineon Technologies Austria Ag | Semiconductor device with buried gate electrode and gate contacts |
KR102257038B1 (ko) | 2014-06-23 | 2021-05-28 | 삼성전자주식회사 | 반도체 소자의 미세 패턴 형성 방법, 및 이를 이용한 반도체 소자의 제조방법, 및 이를 이용하여 제조된 반도체 소자 |
US9773838B2 (en) | 2014-09-04 | 2017-09-26 | Toshiba Memory Corporation | Magnetoresistive memory device and manufacturing method of the same |
TWI578538B (zh) * | 2014-11-28 | 2017-04-11 | 美光科技公司 | 半導體結構 |
KR102232766B1 (ko) | 2015-01-05 | 2021-03-26 | 삼성전자주식회사 | 반도체 소자 및 이의 제조방법 |
US10177127B2 (en) * | 2015-09-04 | 2019-01-08 | Hong Kong Beida Jade Bird Display Limited | Semiconductor apparatus and method of manufacturing the same |
KR102258317B1 (ko) | 2015-11-06 | 2021-06-01 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 및 컨택 홀 형성 방법 |
CN106783743B (zh) * | 2015-11-23 | 2019-07-26 | 华邦电子股份有限公司 | 存储器装置及其制造方法 |
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CN109216357B (zh) * | 2017-06-30 | 2021-04-20 | 联华电子股份有限公司 | 半导体结构及其制作方法 |
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-
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-
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- 2012-01-30 CN CN201210020862.1A patent/CN103107160B/zh active Active
- 2012-09-10 JP JP2012198120A patent/JP6150479B2/ja active Active
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JP2012156451A (ja) * | 2011-01-28 | 2012-08-16 | Elpida Memory Inc | 半導体装置及びその製造方法 |
US20120267712A1 (en) * | 2011-04-20 | 2012-10-25 | Man-Jong Yu | Semiconductor device |
KR20120120793A (ko) * | 2011-04-25 | 2012-11-02 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 형성 방법 |
US20130009226A1 (en) * | 2011-07-04 | 2013-01-10 | Samsung Electronics Co., Ltd. | Dram devices and methods of manufacturing the same |
Also Published As
Publication number | Publication date |
---|---|
JP6150479B2 (ja) | 2017-06-21 |
CN103107160B (zh) | 2017-05-31 |
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TWI553810B (zh) | 2016-10-11 |
US20130119462A1 (en) | 2013-05-16 |
KR20130053278A (ko) | 2013-05-23 |
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