JP2013102456A - 発振回路内で構成要素を接続するオプションコンダクタを提供する技術 - Google Patents

発振回路内で構成要素を接続するオプションコンダクタを提供する技術 Download PDF

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Abstract

【課題】発振回路内で構成要素を接続するオプションコンダクタの使用を可能とする技術の提供。
【解決手段】発振回路２００は、第１の伝導層内でルーティングコンダクタを介して相互結合されるトランジスタを含む。発振回路はまた、第２の伝導層内に、バラクタ２０３〜２０６、コンデンサ２２１〜２２６、及びオプションコンダクタ２０７、２０８，２１２〜２１６も含む。オプションコンダクタは、トランジスタのうちの１つとコンデンサまたはバラクタとの間の接続の少なくとも一部を形成する。上記発振回路は、第１の伝導層内のルーティングコンダクタを介して前記複数の第１のトランジスタのうちの１つに結合されるインダクタと、該インダクタの第１の部分を形成する、前記第２の伝導層内の第２のオプションコンダクタとをさらに備え得る。
【選択図】図２

Description

（関連出願への相互参照）
本特許出願は、２００８年１０月９日に出願された米国仮特許出願第６１／１０４，２３０号および２００８年１１月２５日に出願された米国特許出願第１２／２７７，８１０号の利益を主張し、上記の米国特許出願は共に本明細書において参照により援用される。
（技術分野）
本発明は電子回路に関し、より詳細には、発振回路内の構成要素へのオプションの接続を提供するための技術に関する。
（背景）
位相ロックループ回路は、典型的には、発振回路を使用し、入力クロック信号に応答して、出力クロック信号を生成する。
（発明の簡単な概要）
本発明のいくつかの実施形態に従い、発振回路は、第１の伝導層内のルーティングコンダクタを介して相互結合されるトランジスタを含む。発振回路はさらに、第２の伝導層内に、バラクタ、コンデンサ、およびオプションコンダクタを含み得る。オプションコンダクタは、トランジスタのうちの１つとコンデンサまたはバラクタとの間の接続の少なくとも一部を形成する。本発明は、本明細書に記載される実施形態を実装するための回路および方法を含む。
本発明の種々の目的、特徴、および利点は、以下の発明を実施するための形態および添付の図面を検討する際に、明らかになる。
例えば、本発明は以下の項目を提供する。
（項目１）
第１の伝導層内のルーティングコンダクタを介して相互結合される複数の第１のトランジスタと、
第１のバラクタと、
第１のコンデンサと、
該複数の第１のトランジスタのうちの１つと、該第１のコンデンサおよび該第１のバラクタのうちの１つとの間の接続の少なくとも一部を形成する、第２の伝導層内の第１のオプションコンダクタと
を備える、発振回路。
（項目２）
上記第１の伝導層内のルーティングコンダクタを介して上記複数の第１のトランジスタのうちの１つに結合されるインダクタと、
該インダクタの第１の部分を形成する、上記第２の伝導層内の第２のオプションコンダクタと
をさらに備え、該インダクタの第２の部分は、該第１の伝導層内に形成される、項目１に記載の発振回路。
（項目３）
上記第１の伝導層内の上記ルーティングコンダクタを介して上記第１のコンデンサに結合される第１のスイッチと、
第２のコンデンサと、
該第１の伝導層内のルーティングコンダクタを介して該第２のコンデンサに結合される第２のスイッチと、
該第２のコンデンサと該第１のコンデンサとの間の接続の少なくとも一部を形成する、上記第２の伝導層内の第２のオプションコンダクタと
をさらに備え、上記第１のオプションコンダクタは、該第１の伝導層内のルーティングコンダクタに結合される、項目１に記載の発振回路。
（項目４）
第３のコンデンサと、
上記第１の伝導層内の上記ルーティングコンダクタを介して該第３のコンデンサに結合される第３のスイッチと、
該第３のコンデンサと、上記複数の第１のトランジスタのうちの１つとの間の接続の少なくとも一部を形成する、上記第２の伝導層内の第３のオプションコンダクタと
をさらに備える、項目３に記載の発振回路。
（項目５）
第４のコンデンサと、
上記第１の伝導層内の上記ルーティングコンダクタを介して該第４のコンデンサに結合される第４のスイッチと、
該第４のコンデンサと、上記第３のコンデンサとの間の接続の少なくとも一部を形成する、上記第２の伝導層内の第４のオプションコンダクタと
をさらに備える、項目４に記載の発振回路。
（項目６）
第２のバラクタと、
該第２のバラクタと、上記複数の第１のトランジスタのうちの１つとの間の接続の少なくとも一部を形成する、上記第２の伝導層内の第２のオプションコンダクタと
をさらに備え、上記第１のオプションコンダクタは、上記第１のバラクタと、該複数の第１のトランジスタのうちの１つとの間の接続の少なくとも一部を形成する、項目１に記載の発振回路。
（項目７）
上記発振回路は、プログラマブル論理集積回路上に製造される、項目１に記載の発振回路。
（項目８）
複数の第２のトランジスタをさらに備え、該複数の第２のトランジスタは、上記第１の伝導層内の上記ルーティングコンダクタを介して、一緒に相互結合され、上記第１のバラクタに結合される、項目１に記載の発振回路。
（項目９）
複数の集積回路ダイであって、該複数の集積回路ダイは、それぞれ、
発振回路を備え、該発振回路は、
第１の伝導層内で複数の第１のルーティングコンダクタの第１のサブセットを介して相互結合される複数の第１のトランジスタと、第１のバラクタと、第１のコンデンサと、該複数の第１のルーティングコンダクタのうちの１つを介して該複数の第１のトランジスタのうちの少なくとも１つに結合されるインダクタとを備え、
第１のサブセット内の該複数の集積回路ダイは、それぞれ、該複数の第１のトランジスタのうちの少なくとも１つと、該第１のコンデンサおよび該第１のバラクタの少なくとも１つとの間の接続の少なくとも一部を形成する、第２の伝導層内の第２のルーティングコンダクタを備え、第２のサブセット内の該複数の集積回路ダイは、それぞれ、該第１のコンデンサおよび該第１のバラクタのうちの少なくとも１つを介して電流を阻止する、該第２の伝導層内の第１の開回路を備える、集積回路ダイ。
（項目１０）
上記第１のサブセット内の上記複数の集積回路ダイのそれぞれは、上記インダクタの第１の部分を形成する、上記第２の伝導層内の第３のルーティングコンダクタを備え、該インダクタの第２の部分は、該第１のサブセット内の該複数の集積回路ダイのそれぞれにおける上記第１の伝導層内に形成される、項目９に記載の集積回路ダイ。
（項目１１）
上記第２のルーティングコンダクタは、上記複数の第１のトランジスタのうちの少なくとも１つと上記第１のコンデンサとの間の接続の一部を形成し、上記第１のサブセット内の上記複数の集積回路ダイのそれぞれにおける上記第２の伝導層内の第３のルーティングコンダクタは、上記第１のバラクタと該複数の第１のトランジスタのうちの少なくとも１つとの間の接続の一部を形成し、上記第１の開回路は、該第１のコンデンサを通る電流を阻止し、上記第２のサブセット内の上記複数の集積回路ダイのそれぞれは、該第１のバラクタを通る電流を阻止する、該第２の伝導層内の第２の開回路を備える、項目９に記載の集積回路ダイ。
（項目１２）
上記発振回路はさらに第２のコンデンサを備え、上記第２のルーティングコンダクタは、上記複数の第１のトランジスタのうちの少なくとも１つと、上記第１のコンデンサとの間の接続の一部を形成し、上記第１のサブセット内の上記複数の集積回路ダイのそれぞれにおける上記第２の伝導層内の第３のルーティングコンダクタは、該第２のコンデンサと該複数の第１のトランジスタのうちの少なくとも１つとの間の接続の一部を形成し、上記第２のサブセット内の該複数の集積回路ダイのそれぞれは、該第２のコンデンサを通る電流を阻止する、該第２の伝導層内の第２の開回路を備える、項目９に記載の集積回路ダイ。
（項目１３）
上記発振回路はさらに第３のコンデンサを備え、上記第１のサブセット内の上記複数の集積回路ダイのそれぞれにおける上記第２の伝導層内の第４のルーティングコンダクタは、該第３のコンデンサと上記複数の第１のトランジスタのうちの少なくとも１つとの間の接続の一部を形成し、上記第２のサブセット内の該複数の集積回路ダイのそれぞれは、該第３のコンデンサを通る電流を阻止する、該第２の伝導層内の第３の開回路を備える、項目１２に記載の集積回路ダイ。
（項目１４）
上記発振回路はさらに複数の第２のトランジスタを備え、該複数の第２のトランジスタは、上記第１のルーティングコンダクタの第２のサブセットを介して相互結合され、上記複数の第１のトランジスタに結合される、項目９に記載の集積回路ダイ。
（項目１５）
上記発振回路は、第２のバラクタをさらに備え、上記第２のルーティングコンダクタは、上記複数の第１のトランジスタのうちの少なくとも１つと、上記第１のバラクタとの間の接続の一部を形成し、上記第１のサブセット内の上記複数の集積回路ダイのそれぞれにおける上記第２の伝導層内の第３のルーティングコンダクタは、上記第２のバラクタと上記第１のトランジスタのうちの少なくとも１つとの間の接続の一部を形成し、上記第２のサブセット内の該複数の集積回路ダイのそれぞれは、該第２のバラクタを通る電流を阻止する、該第２の伝導層内の第２の開回路を備える、項目９に記載の集積回路ダイ。
（項目１６）
上記発振回路は、第２のバラクタおよび第３のバラクタをさらに備え、該第２のバラクタおよび該第３のバラクタは、上記第１のルーティングコンダクタの第２のサブセットを介して上記複数の第１のトランジスタに結合され、上記第２のルーティングコンダクタは、該複数の第１のトランジスタのうちの少なくとも１つと、上記第１のバラクタとの間の接続の一部を形成し、上記第１の開回路は、該第２のサブセット内の上記複数の集積回路ダイのそれぞれにおける該第１のバラクタを通る電流を阻止する、項目９に記載の集積回路ダイ。
（項目１７）
第１の伝導層内に形成される複数のルーティングコンダクタを介して相互結合される複数の第１のトランジスタと、
第１のコンデンサと、
該複数のルーティングコンダクタのうちの１つを介して該複数の第１のトランジスタのうちの１つに結合される、インダクタと、
該複数の第１のトランジスタのうちの１つと該第１のコンデンサとの間の接続の少なくとも一部を形成する、第１のオプションコンダクタであって、該第１のオプションコンダクタは、該第１の伝導層とは異なる第２の伝導層内にある、第１のオプションコンダクタと
を備える、発振回路。
（項目１８）
第１のバラクタと、
上記複数の第１のトランジスタのうちの１つと該第１のバラクタとの間の接続の少なくとも一部を形成する、上記第２の伝導層内の第２のオプションコンダクタであって、該第２のオプションコンダクタは、上記複数のルーティングコンダクタのうちの１つに結合される、第２のオプションコンダクタと
をさらに備える、項目１７に記載の発振回路。
（項目１９）
第２のバラクタと、
上記複数の第１のトランジスタのうちの１つと該第２のバラクタとの間の接続の少なくとも一部を形成する、上記第２の伝導層内の第３のオプションコンダクタであって、該第３のオプションコンダクタは、上記複数のルーティングコンダクタのうちの１つに結合される、第３のオプションコンダクタと
をさらに備える、項目１８に記載の発振回路。
（項目２０）
第２のコンデンサと、
上記複数の第１のトランジスタのうちの１つと該第２のコンデンサとの間の接続の少なくとも一部を形成する、上記第２の伝導層内の第２のオプションコンダクタであって、該第２のオプションコンダクタは、上記複数のルーティングコンダクタのうちの１つに結合される、第２のオプションコンダクタと
をさらに備える、項目１７に記載の発振回路。
（項目２１）
発振器を形成するための方法であって、該方法は、
修正された伝導層にオプションコンダクタを追加することにより、複数の集積回路ダイの第１のセット内の該発振器のノードにおいてキャパシタンスを増加させることと、
該修正された伝導層から該オプションコンダクタの少なくとも一部を除去することによって、該複数の集積回路ダイの第２のセット内の該発振器の該ノードにおいて該キャパシタンスを減少させることと、
該修正された伝導層以外の１つ以上の伝導層を使用して、該発振器内の各構成要素を共に結合することと
を含む、方法。
（項目２２）
上記複数の集積回路ダイの上記第１のセット内の上記発振器のノードにおいて上記キャパシタンスを増加させることは、可変キャパシタンスを該ノードに結合することによって、該ノードにおいて該キャパシタンスを増加させることをさらに含み、該複数の集積回路ダイの上記第２のセット内の上記発振器のノードにおいて該キャパシタンスを減少させることは、該可変キャパシタンスを該ノードから結合解除することによって、該ノードにおいて該キャパシタンスを減少させることをさらに含む、項目２１に記載の方法。
（項目２３）
上記複数の集積回路ダイの上記第１のセット内の上記発振器のノードにおいて上記キャパシタンスを増加させることは、該ノードに固定キャパシタンスを結合することによって、該ノードにおいて該キャパシタンスを増加させることをさらに含み、該複数の集積回路ダイの上記第２のセット内の上記発振器のノードにおいて該キャパシタンスを減少させることは、該固定キャパシタンスを該ノードから結合解除することによって、該ノードにおいて該キャパシタンスを減少させることをさらに含む、項目２１に記載の方法。
図１は、本発明の実施形態を含むことができる位相ロックループ（ＰＬＬ）回路の例を示す。 図２は、本発明の一実施形態に従う、インダクタコンデンサ（ＬＣ）電圧制御発振器（ＶＣＯ）の概略図である。 図３Ａ〜３Ｂは、本発明の一実施形態に従う、金属オプションの例の上面図を示すプロセスレイアウト図である。図３Ｃは、本発明の一実施形態に従う、インダクタの金属オプションの例の上面図を示すプロセスレイアウト図である。図３Ｄ〜３Ｅは、本発明の別の実施形態に従う、インダクタの金属オプションの例の上面図を示すプロセスレイアウト図である。 図４は、本発明の態様を含むことができるフィールドプログラマブルゲートアレイ（ＦＰＧＡ）の簡略化された部分ブロック図である。 図５は、本発明の技術を具現化し得る例示的なデジタルシステムのブロック図を示す。
（発明の詳細な説明）
図１は、本発明の実施形態を含むことができる位相ロックループ（ＰＬＬ）回路１００の例を示す。ＰＬＬ１００は、位相周波数検知器（ＰＦＤ）回路１０１、電荷ポンプ（ＣＰ）回路１０２、ループフィルタ（ＬＦ）回路１０３、電圧制御発振器（ＶＣＯ）回路１０４、および周波数分割器回路１０５を含む。ＰＬＬ１００は、本発明の実施形態を含むことができるＰＬＬの一例である。本発明の実施形態は、多数の他の構成を有するＰＬＬと共に使用可能であることを理解すべきである。
ＰＬＬ１００は、典型的には、集積回路上に製造される。ＰＬＬ１００は、例えば、特定用途向け集積回路（ＡＳＩＣ）またはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）等のプログラマブル論理集積回路上に製造し得る。
入力参照クロック信号ＲＣＬＫは、位相周波数検知器（ＰＦＤ）回路１０１の第１の入力端子に伝送される。ＰＦＤ１０１は、ＵＰおよびＤＮの出力位相エラー信号内のパルスを生成するために、参照クロック信号ＲＣＬＫの位相および周波数を、フィードバッククロック信号ＦＢＣＬＫの位相および周波数と比較する。
ＵＰおよびＤＮ信号は、電荷ポンプ（ＣＰ）回路１０２の入力端子に伝送される。電荷ポンプ（ＣＰ）１０２は、ＵＰおよびＤＮ信号に応答して、その出力制御電圧ＶＣＬを制御する。電荷ポンプ１０２の出力制御電圧ＶＣＬは、ループフィルタ（ＬＦ）回路１０３によってローパスフィルタされる。ＣＰ１０２は、ＵＰ信号内の論理高パルスに応答して、電荷をループフィルタ１０３に送信する。ＣＰ１０２は、ＤＮ信号内の論理高パルスに応答して、ループフィルタ１０３から電荷をドレインする。
ＬＦブロック１０３によってフィルタされる制御電圧ＶＣＬは、電圧制御発振器（ＶＣＯ）回路１０４の入力端子に伝送される。ＶＣＯ１０４は、制御電圧ＶＣＬに応答して、周期的出力クロック信号を生成する。ＶＣＯ１０４の出力クロック信号は、周波数分割器回路１０５に伝送される。周波数分割器回路１０５は、周波数分割フィードバッククロック信号ＦＢＣＬＫを生成するために、周波数分割値によって、ＶＣＯ１０４の出力クロック信号の周波数を分割する。
ＰＦＤ１０１は、参照クロック信号ＲＣＬＫの周波数が、フィードバッククロック信号ＦＢＣＬＫの周波数より大きい場合に、ＤＮ信号内の論理高パルスよりも長いＵＰ信号内の論理高パルスを生成する。ＵＰ信号内の論理高パルスがＤＮ信号内の論理高パルスよりも長い場合、ＣＰ１０２は、制御電圧ＶＣＬを増加させ、それにより、ＶＣＯ１０４の周期的出力クロック信号の周波数を増加させ、それにより、ＦＢＣＬＫ信号の周波数を増加させる。
ＰＦＤ１０１は、フィードバッククロック信号ＦＢＣＬＫの周波数が、参照クロック信号ＲＣＬＫの周波数よりも大きい場合に、ＵＰ信号内の論理高パルスよりも長いＤＮ信号内の論理高パルスを生成する。ＤＮ信号内の論理高パルスがＵＰ信号内の論理高パルスよりも長い場合、ＣＰ１０２は、制御電圧ＶＣＬを低下させ、それにより、ＶＣＯ１０４の周期的出力クロック信号の周波数を低下させ、それにより、ＦＢＣＬＫ信号の周波数を低下させる。
ＶＣＯ１０４は、参照クロック信号ＲＣＬＫおよびフィードバッククロック信号ＦＢＣＬＫが周波数および位相整列されるまで、制御電圧ＶＣＬ内の変化に応答して、その出力クロック信号の周波数を変化させる。参照クロック信号ＲＣＬＫおよびフィードバッククロック信号ＦＢＣＬＫが同一の周波数および位相を有する場合、ＰＬＬ１００は、ロックモードである。
図２は、本発明の一実施形態に従う、インダクタコンデンサ（ＬＣ）電圧制御発振器（ＶＣＯ）２００の概略図である。ＬＣ ＶＣＯ２００（本明細書においてＶＣＯ２００とも称される）は、図１内のＶＣＯ１０４を実装するために使用可能なアーキテクチャの例である。ＶＣＯ２００は、ｐ−チャネルフィールドエフェクトトランジスタ（ＦＥＴ）２０１〜２０２、ｎ−チャネルＦＥＴ２１０〜２１１、インダクタ２０９、バラクタ２０３〜２０６、コンデンサ２２１〜２２６、スイッチ２３１〜２３６、および金属オプション２０７〜２０８および２１２〜２１６を含む。ＶＣＯ２００内のトランジスタは、例えば、酸化金属半導体ＦＥＴ（つまり、ＭＯＳＦＥＴ）にし得る。トランジスタは、スイッチ２３１〜２３６を実装し得る。
バラクタ２０３、２０４、２０５、および２０６は、可変キャパシタンスを有するコンデンサである。各バラクタ２０３〜２０６のキャパシタンスは、バラクタにおける電圧に依存する。バラクタ２０３〜２０６は、例えば、逆バイアスダイオードまたはＭＯＳバラクタにし得る。ＭＯＳバラクタは、バルク領域がｐ型ではないｎ−チャネルＭＯＳＦＥＴである。ＭＯＳバラクタ内のバルク領域は、ｐ型の基板の代わりに、Ｎ型のウェル（ｗｅｌｌ）内にある。
電荷ポンプ１０２は、図２に示されるように、バラクタ２０３〜２０６のそれぞれの端子に伝送される制御電圧ＶＣＬを生成する。各バラクタ２０３〜２０６のキャパシタンスは、バラクタにおける電圧内の変化に応答して変動する。バラクタ２０３〜２０６における電圧は、制御電圧ＶＣＬおよびノード２４１〜２４２における電圧内の変化に応答して、変動する。
Ｐ−チャネルトランジスタ２０１〜２０２は、相互結合される。ｐ−チャネルトランジスタ２０１のゲートは、ｐ−チャネルトランジスタ２０２のドレインに結合される。ｐ−チャネルトランジスタ２０２のゲートは、ｐ−チャネルトランジスタ２０１のドレインに結合される。トランジスタ２０１〜２０２のソースは、電圧ＶＣＣを受信するために結合される。トランジスタ２０１のドレインは、金属オプション２０７、バラクタ２０５、インダクタ２０９、トランジスタ２１０のドレイン、コンデンサ２２３、および金属オプション２１３に結合される。トランジスタ２０２のドレインは、金属オプション２０８、バラクタ２０６、インダクタ２０９、トランジスタ２１１のドレイン、コンデンサ２２４、および金属オプション２１４に結合される。
Ｎ−チャネルトランジスタ２１０〜２１１は、相互結合される。ｎ−チャネルトランジスタ２１０のゲートは、ｎ−チャネルトランジスタ２１１のドレインに結合される。ｎ−チャネルトランジスタ２１１のゲートは、ｎ−チャネルトランジスタ２１０のドレインに結合される。トランジスタ２１０〜２１１のソースは、同相対地電圧を受信するために結合される。
ＶＣＯ２００は、出力ノード２４１において、０°の位相を有する第１のデジタル出力クロック信号ＣＬＫＯＵＴ１を生成する。ＶＣＯ２００は、出力ノード２４２において、第２のデジタル出力クロック信号ＣＬＫＯＵＴ２を生成する。第２の出力クロック信号ＣＬＫＯＵＴ２は、第１の出力クロック信号ＣＬＫＯＵＴ１の位相に対して、１８０°オフセットである位相を有する。トランジスタ２０１〜２０２および２１０〜２１１は、出力クロック信号ＣＬＫＯＵＴ１およびＣＬＫＯＵＴ２内の論理高および論理低状態の間の移行を生成するために、オンおよびオフになる。トランジスタ２０１および２１１がオンである場合、トランジスタ２０２および２１０はオフである。トランジスタ２０２および２１０がオンである場合、トランジスタ２０１および２１１はオフである。ＣＬＫＯＵＴ１またはＣＬＫＯＵＴ２のいずれかを、フィードバッククロック信号ＦＢＣＬＫを生成するために、周波数分割器１０５に伝送することができる。
ＶＣＯ２００内のインダクタ２０９およびバラクタ２０３〜２０６は、並列共振ＬＣタンクを形成する。バラクタのキャパシタンス２０３〜２０６は、電荷ポンプ１０２によって生じる制御電圧ＶＣＬ内の変化に応答して変動する。ＬＣタンクは、制御電圧ＶＣＬがバラクタ２０３〜２０６のキャパシタンスを調整すると、その発振周波数を特定する（ｌｏｃａｔｅｓ）。ＶＣＯ２００の出力クロック信号ＣＬＫＯＵＴ１およびＣＬＫＯＵＴ２の周波数調整範囲Ｆｏｓｃを、式（１）に示す。
式（１）において、ＬＴＡＮＫは、インダクタ２０９のインダクタンスと等しく、ＣＴＡＮＫは、電流がその中を流れることができるように、ＶＣＯ２００内に接続されるコンデンサ２２１〜２２６およびバラクタ２０３〜２０６の合計のキャパシタンスと等しい。
ＶＣＯ２００は、ノード２４１において並列に結合される任意の適した数のコンデンサを有することができ、ＶＣＯ２００は、ノード２４２において並列に結合される任意の適した数のコンデンサを有し得る。３つのコンデンサ２２１〜２２３が図２の左側に示されるが、これは例示にすぎない。さらに、３つのコンデンサ２２４〜２２６が図２の右側に示されるが、これは例示にすぎない。
コンデンサ２２１〜２２６のそれぞれは、図２に示されるように、スイッチ２３１〜２３６のうちの対応する１つと、直列に結合される。スイッチ２３１〜２３６は、同相対地電圧を受信するために結合される。コンデンサ２２１〜２２６のそれぞれは、固定キャパシタンスを有する。スイッチ２３１〜２３３のうちの１つ以上の伝導状態の変化によって、ノード２４１における全キャパシタンスを変化させることができる。例えば、スイッチ２３３の伝導状態は、コンデンサ２２３を対地端子に結合させるために、開から閉へ変更し得る。コンデンサ２２３の対地端子への結合により、コンデンサ２２３のキャパシタンスがノード２４１に追加される。別の例として、コンデンサ２２３を対地端子から結合解除させるために、スイッチ２３３の伝導状態を、閉から開へと変更させることができる。対地端子からのコンデンサ２２３の結合解除により、コンデンサ２２３のキャパシタンスが、ノード２４１から除かれる。
スイッチ２３４〜２３６のうちの１つ以上の伝導状態の変化によって、ノード２４２における全キャパシタンスを変化させることができる。例えば、スイッチの伝導状態２３４は、コンデンサ２２４を対地端子に結合させるために、開から閉へ変更し得る。コンデンサ２２４の対地端子への結合により、コンデンサ２２４のキャパシタンスがノード２４２に追加される。別の例として、対地端子からコンデンサ２２４を結合解除させるために、スイッチの伝導状態２３４を、閉から開へ変更し得る。対地端子からのコンデンサ２２４の結合解除により、コンデンサ２２４のキャパシタンスが、ノード２４２から除かれる。
ノード２４１〜２４２においてキャパシタンスを増加させるために、さらなるスイッチ２３１〜２３６を閉じることができ、ノード２４１〜２４２におけるキャパシタンスを減少させるために、さらなるスイッチ２３１〜２３６を開くことができる。さらなるスイッチ２３１〜２３６が開いている場合、最大周波数、最小周波数、中心周波数、およびクロック信号ＣＬＫＯＵＴ１およびＣＬＫＯＵＴ２のためにＶＣＯ２００が生成可能な他の周波数は増加する。さらなるスイッチ２３１〜２３６が閉じている場合、最大周波数、最小周波数、中心周波数、およびクロック信号ＣＬＫＯＵＴ１およびＣＬＫＯＵＴ２のためにＶＣＯ２００が生成可能な他の周波数は低下する。ノード２４１におけるキャパシタンスは、好適には、ＶＣＯ２００がその中心を通る垂直軸に対して対称となるように、ノード２４２におけるキャパシタンスと等しい。
ノード２４１および対地端子の間で結合されるコンデンサ２２１〜２２３ならびにノード２４２および対地端子の間で結合されるコンデンサ２２４〜２２６は、ＶＣＯ２００の周波数調整範囲を決定する。スイッチ２３１〜２３６および金属オプション２０７〜２０８および２１２〜２１６の伝導状態の任意の特定のセットにおいて、ＶＣＯ２００の周波数調整範囲は、ＶＣＯ２００によって生成されたクロック信号ＣＬＫＯＵＴ１およびＣＬＫＯＵＴ２の最大および最小周波数の間の差と等しい。特定の周波数調整範囲内のクロック信号ＣＬＫＯＵＴ１およびＣＬＫＯＵＴ２の最大周波数は、バラクタ２０３〜２０６がそれらの最小キャパシタンス値である場合に生じる。特定の周波数調整範囲内のクロック信号ＣＬＫＯＵＴ１およびＣＬＫＯＵＴ２の最小周波数は、バラクタ２０３〜２０６がそれらの最大キャパシタンス値である場合に生じる。各バラクタ２０３〜２０６のキャパシタンスは、バラクタにおいて印加された電圧と反比例する。
ノード２４１〜２４２における固定キャパシタンスは、出力クロック信号ＣＬＫＯＵＴ１およびＣＬＫＯＵＴ２のためにＶＣＯ２００が生成する、最小周波数、最大周波数、中心周波数および周波数調整範囲を変化させるために、変更し得る。スイッチ２３１〜２３３のうちの１つ以上およびスイッチ２３４〜２３６のうちの１つ以上を閉じた後で、ノード２４１および２４２におけるキャパシタンスを増加させることにより、ＶＣＯ２００の最小周波数、最大周波数、中心周波数、および周波数調整範囲を縮小させる。ノード２４１〜２４２において切り替えられるコンデンサ２２１〜２２６は、調整可能なキャパシタンスを有しないため、ＶＣＯ２００の周波数調整範囲は、金属オプション２１２〜２１５が伝導性である場合に縮小する。コンデンサ２２１〜２２６は、固定荷重として作用する。金属オプション２１２〜２１５が全て伝導性である場合、ＶＣＯ２００が、ＣＬＫＯＵＴ１およびＣＬＫＯＵＴ２のために生成する周波数調整範囲は、より多くの固定コンデンサ２２１〜２２６等がノード２４１〜２４２において切り替えられるため、より多くの量、縮小する。
ＶＣＯ２００において、コンデンサ２２１〜２２６の上部プレートおよびスイッチ２３１〜２３６は、ノード２４１および２４２のそれぞれにおける全キャパシタンスを増加し得る寄生キャパシタンスを有する。これらの寄生キャパシタンスは、ＶＣＯ２００が、スイッチ２３１〜２３６および金属オプション２０７〜２０８および２１２〜２１６の伝導状態の任意の特定のセットにおいて、ＣＬＫＯＵＴ１およびＣＬＫＯＵＴ２のために生成可能な最大周波数を制限する。例えば、コンデンサ２２１〜２２６の寄生キャパシタンスは、スイッチ２３１〜２３６の全てが開であり、かつ、金属オプションの全てが伝導性である場合に、ＣＬＫＯＵＴ１およびＣＬＫＯＵＴ２の最大周波数を制限し得る。
バラクタ２０３〜２０６のキャパシタンスは、出力クロック信号ＣＬＫＯＵＴ１およびＣＬＫＯＵＴ２の周波数の微調整を生成するために、制御電圧ＶＣＬに応答して変動する。コンデンサ２２１〜２２６は、出力クロック信号ＣＬＫＯＵＴ１およびＣＬＫＯＵＴ２の周波数の粗調整を生成させるために（つまり、バラクタによって生じるよりも大きい周波数の変化を生じさせるために）、スイッチ２３１〜２３６を使用して、ノード２４１〜２４２において、入および切に切り替えられる。
ＶＣＯ２００は、金属オプション２０７〜２０８および２１２〜２１６を含む。金属オプション２０７〜２０８および２１２〜２１６は、ＶＣＯ２００内のコンダクタのほとんどを形成するために使用される伝導層とは異なる１つ以上のさらなる伝導層内に形成されるコンダクタを含む。金属オプションを形成するコンダクタは、１つ以上のさらなる伝導層内の集積回路ダイに任意で追加され得る。金属オプションは、金属または別の適した伝導材料を用いて、１つ以上のさらなる伝導層内に形成し得る。金属オプション２０７〜２０８および２１２〜２１６を形成するコンダクタのいずれかを、対応する金属オプション接続を作成または結合解除するために、さらなる伝導層のためのマスクへ追加、またはマスクから除去し得る。
金属オプションを含むさらなる伝導層のマスクを、ＶＣＯ２００において他のコンダクタを含む１つ以上の伝導層のために各マスクを修正する必要なく、修正できる。この特徴により、ＶＣＯ２００内の伝導層を形成するために使用されるマスク層に作成する必要がある、修正の量および複雑さが低減される。そのため、金属オプション２０７〜２０８および２１２〜２１６は、露光プロセス中の集積回路ダイの作成に使用されるマスク層の修正コストを削減する。金属オプションは、さらに、他のマスクを再生成するためにさらに時間がかからないため、集積回路製品が市場に出るまでの時間を短縮する。マスクを利用して、ほぼ同一の発振回路アーキテクチャを有する、複数の集積回路ダイを作成し得る。発振回路アーキテクチャは、１つ以上のさらなる伝導層における金属オプション２０７〜２０８および２１２〜２１６の伝導性に関し、集積回路ダイの間に限って異なる。
図３Ａ〜３Ｂは、本発明の一実施形態に従う、金属オプションの例の上面図を示すプロセスレイアウト図である。図３Ａ〜３Ｂに示される金属オプションは、図２に示される金属オプション２０７〜２０８および２１２〜２１５のそれぞれを実装するように使用可能な一実施形態である。図３Ａ〜３Ｂに示される金属オプションは、一例にすぎず、本発明の範囲を制限することは意図されていない。図２に示される金属オプションを実装するために、他の種類の構成を使用することもできる。
ある特定の実施例に従い、回路要素２０１〜２１１、２２１〜２２６、および２３１〜２３６を接続するルーティングコンダクタの大部分が、ＶＣＯ２００を含む集積回路ダイ上の第１の金属層に形成される。これらのルーティングコンダクタは、図２内の回路要素を接続する実線として示される。この例に従い、金属オプション２０７〜２０８および２１２〜２１６が、集積回路ダイの上の第２の金属層内に形成される。第１および第２の金属層は、異なる金属層である。集積回路ダイは、２つの金属層よりも多く（例：１１の金属層）有し得る。本明細書に記載される第１および第２の金属層は、ダイ上の金属層のうちの任意の２つにし得る。
図３Ａは、第２の金属層内に形成されるルーティングコンダクタ３０３Ａを示す。ルーティングコンダクタ３０３Ａは、金属オプション２０７〜２０８および２１２〜２１５のうちの１つの例である。ルーティングコンダクタ３０４〜３０５は、第１の金属層内に形成される。第１の金属層は、ＶＣＯ２００内にルーティングコンダクタの大部分を含む。金属オプションは、ルーティングコンダクタ３０３Ａを第２の金属層に追加することにより、ルーティングコンダクタ３０４および３０５を接続できる。ルーティングコンダクタ３０３Ａは、ビア３０１を介して、ルーティングコンダクタ３０４に、およびビア３０２を介して、ルーティングコンダクタ３０５に結合される。
金属オプションは、図３Ｂに示されるように、第２の金属層からルーティングコンクタ３０３Ａの一部を除去することにより、ルーティングコンダクタ３０４および３０５を結合解除できる。図３Ｂは、第２の金属層内のコンダクタ３０３Ａの一部である、コンダクタ３０３Ｂおよびコンダクタ３０３Ｃを示す。コンダクタ３０３Ｂおよび３０３Ｃは、コンダクタ３０３Ｂおよび３０３Ｃの間に結合解除部分があるため、コンダクタ３０４および３０５は共に結合しない。図３Ｂに示されるように、第２の金属層内のコンダクタ３０３Ｂおよび３０３Ｃがコンダクタ３０４および３０５を共に接続させない場合、金属オプション（例：２０７〜２０８および２１２〜２１５）は、開回路となる。
図３Ａ〜３Ｂの設定の間で、ルーティングコンダクタ３０３の形状を変更するために、第２の金属層を形成するために使用される露光マスクを修正し得る。第１の金属層のマスクまたは露光中に集積回路ダイ上にＶＣＯ２００を形成するために使用される他の層のいずれかのためのマスクを変更せずに、第２の金属層のマスクを修正し得る。
金属オプション２１６は、インダクタ２０９のコイルへ１つ以上の一巻きを追加する、またはインダクタ２０９のコイルから１つ以上の一巻きを除去できる。金属オプション２１６は、インダクタ２０９のコイル内の一巻きの数の変更に加えて、または、その代わりに、インダクタ２０９のコイルの１つ以上の一巻きの直径を大きくする、または、インダクタ２０９のコイルの１つ以上の一巻きの直径を小さくすることもできる。
図３Ｃは、本発明の一実施形態に従う、インダクタ２０９の金属オプションの例の上面図を示す、プロセスレイアウト図である。図３Ｃは、外側の一巻きおよび内側の一巻きを有するインダクタ２０９のコイルを示す。コンダクタ３１１は、インダクタ２０９の外側の一巻きであり、コンダクタ３１２は、インダクタ２０９の内側の一巻きである。コンダクタ３１１〜３１２は、金属、または、代替的に、別の種類の伝導性材料で形成される。コンダクタ３１１は、第１の金属層内に形成され、コンダクタ３１２は、第２の金属層内に形成される。コンダクタ３１１および３１２は、交差３１３において互いに交差する。コンダクタ３１１は、入力ノード１および２に結合される。
コンダクタ３１２は、金属オプション２１６の例である。コンダクタ３１２は、ビア３１４および３１５を介して、コンダクタ３１１に接続可能である。コンダクタ３１２は、内側の一巻きをインダクタ２０９の外側の一巻きへ接続するために、第２の金属層のためのマスクに追加できる。あるいは、コンダクタ３１２の一部または全てを、インダクタ２０９から内側の一巻きを除去する、または単に外側の一巻きから内側の一巻きを結合解除するために、第２の金属層のマスクから除去できる。インダクタ２０９のインダクタンスを増加させるために、内側の一巻き３１２を第２の金属層に追加し、また、外側の一巻き３１１に接続し得る。内側の一巻き３１２を、インダクタ２０９のインダクタンスを低下させるために、第２の金属層から除去する、または外側の一巻き３１１から結合解除できる。
図３Ｄ〜３Ｅは、本発明の別の実施形態に従う、インダクタ２０９の金属オプションの例の上面図を示すプロセスレイアウト図である。コンダクタ３２１は、インダクタ２０９のコイルの一巻きにし得る。コンダクタ３２２は、インダクタ２０９のコイルの一巻きにすることもできる。ＶＣＯ２００のルーティングコンダクタは、第１の金属層に形成される。コンダクタ３２１〜３２２は、第２の金属層に形成される。ＶＣＯ２００のルーティングコンダクタのいくつかを、第３、第４等の金属層において形成し得る。
コンダクタ３２１〜３２２は、金属オプション２１６の例である。コンダクタ３２１は、インダクタ２０９のコイルのより大きな直径の一巻きを形成するために、ダイの第２の金属層内に形成される。コンダクタ３２２が、インダクタ２０９のコイルのより小さい直径の一巻きを生成するために、ダイの第２の金属層内に形成される。コイルの１つ以上の一巻きの直径の変化は、インダクタ２０９のインダクタンスに影響する。コンダクタ３２１またはコンダクタ３２２のいずれかは、ノード１および２において第１の金属層内のインダクタ２０９（例：さらなるコイルの一巻き）のコンダクタに接続される。第２の金属層を作成するために使用されるマスクは、図３Ｄ〜３Ｅに示されるコイルの一巻きの直径の変化に影響するように修正される。
インダクタ２０９は、そのコイル内に複数の一巻きを有し得る。しかしながら、図面の簡略化のために、図３Ｄ〜３Ｅのそれぞれでは、１つのみの一巻きが示されている。一実施形態に従い、インダクタ２０９のコイルの複数の一巻きの直径を、第２の伝導層内の対応するコンダクタの直径を変化させることにより、修正し得る。
再び図２を参照すると、金属オプション２０７は、バラクタ２０３をノード２４１に接続する、またはノード２４１からバラクタ２０３を結合解除させることができる。金属オプション２０８は、バラクタ２０４をノード２４２に接続する、またはノード２４２からバラクタ２０４を結合解除させることができる。金属オプション２０７〜２０８は、ＶＣＯ２００の周波数調整範囲を増加させるために、それぞれ、ノード２４１〜２４２に、バラクタ２０３〜２０４を接続し得る。金属オプション２０７〜２０８は、ＶＣＯ２００の周波数調整範囲を縮小させるために、それぞれ、ノード２４１〜２４２からバラクタ２０３〜２０４を結合解除させることができる。上記のように、さらなる伝導層へ、ルーティングコンダクタの一部を追加するまたは追加しないことにより、金属オプション２０７〜２０８を実装し得る。バラクタ２０３および２０４がそれぞれ、ノード２４１〜２４２から結合解除される場合、ルーティングコンダクタは、ノード２４１〜２４２において、バラクタ２０３〜２０４によって導入される寄生キャパシタンスを減少させるために、金属オプション２０７〜２０８から除去される。
金属オプション２１３は、コンデンサ２２２をノード２４１に接続させる、またはノード２４１からコンデンサ２２２を結合解除させることができる。金属オプション２１３が伝導性である場合、金属オプション２１２は、コンデンサ２２１をノード２４１に接続する、またはノード２４１からコンデンサ２２１を結合解除させることができる。金属オプション２１４は、コンデンサ２２５をノード２４２に接続する、またはコンデンサ２２５をノード２４２から結合解除し得る。金属オプション２１４が伝導性である場合、金属オプション２１５は、コンデンサ２２６をノード２４２に接続する、またはコンデンサ２２６をノード２４２から結合解除し得る。上記のように、金属オプション２１２〜２１５を、さらなる伝導層へ、ルーティングコンダクタの一部を追加する、または追加しないことにより、実装し得る。
スイッチ２３１〜２３２および２３５〜２３６の伝導状態を変化させることによってダイを形成後、ダイがノード２４１〜２４２における固定キャパシタンスを調整するための柔軟性を有することが意図されている場合、金属オプション２１２〜２１５を伝導性にすることにより、特定の集積回路ダイ内において、ノード２４１〜２４２に余剰の固定コンデンサ２２１〜２２２および２２５〜２２６を結合し得る。例えば、金属オプション２１２〜２１５は、高いまたは低い周波数において機能するように意図されている発振器内で伝導性であり得る。
高い周波数においてのみ機能するように意図されている発振器において、金属オプション２１２〜２１５は、ノード２４１〜２４２から使用されていない回路要素（例：コンデンサ２２１〜２２２、コンデンサ２２５〜２２６、スイッチ２３１〜２３２、およびスイッチ２３５〜２３６）を結合解除するために、第２の伝導層内における開回路にすることができ、それにより、ノード２４１および２４２における寄生キャパシタンスを減少させる。ノード２４１〜２４２における寄生キャパシタンスの減少により、ＶＣＯ２００によって、できるだけ大きなＣＬＫＯＵＴ１およびＣＬＫＯＵＴ２のための最大周波数、最小周波数、中心周波数、および周波数調整範囲を生成させる。例えば、コンデンサ２２１〜２２２および２２５〜２２６が集積回路ダイで使用することを意図されていない場合、ノード２４１および２４２における寄生キャパシタンスを減少させる開回路を作成するために、ダイから金属オプション２１３および２１４内のルーティングコンダクタを削除できる。
別の例として、集積回路ダイにおいてコンデンサ２２２および２２５を使用し得るが、コンデンサ２２１および２２６がそのダイで使用されることを意図されていない場合、金属オプション２１３および２１４内のルーティングコンダクタは、コンデンサ２２２および２２５を、それぞれ、ノード２４１および２４２に接続させるために、ダイに追加され、金属オプション２１２および２１５内のルーティングコンダクタは、ノード２４１および２４２における寄生キャパシタンスを減少する開回路を作成するために、ダイから削除される。
金属オプション２１６は、インダクタ２０９におけるコイルの不要な一巻きを除去することにより、ノード２４１および２４２における寄生キャパシタンスを減少できる。金属オプション２１６は、さらに、インダクタ２０９のインダクタンス値を変更するために使用し得る。上記の式（１）に基づき、インダクタ２０９のためのより小さなインダクタンス値は、ＶＣＯ２００の出力クロック信号ＣＬＫＯＵＴ１およびＣＬＫＯＵＴ２の周波数が増加することを可能にする。ＶＣＯ２００の出力クロック信号の周波数における増加の大部分は、インダクタ２０９のインダクタンス値の変化の結果である。
ＣＬＫＯＵＴ１およびＣＬＫＯＵＴ２の周波数は、ノード２４１および２４２における寄生キャパシタンスの減少に応答して増加する。特に、ＣＬＫＯＵＴ１およびＣＬＫＯＵＴ２の最大周波数、最小周波数、中心周波数、および周波数調整範囲は、全て、ノード２４１〜２４２における寄生キャパシタンスの減少に応答して、増加する。一例として、ＶＣＯ２００は、最高で秒あたり１０〜１１ギガバイト（Ｇｂｐｓ）のＣＬＫＯＵＴ１およびＣＬＫＯＵＴ２のデータレートを生成し得る。この例は、本発明の範囲を制限することを意図するものではない。
上述のように、ＶＣＯ２００は、ＣＬＫＯＵＴ１およびＣＬＫＯＵＴ２のための複数の異なる周波数調整範囲を生成できる。金属オプション２０７〜２０８および２１２〜２１６が、使用されていない回路要素によって生じるノード２４１〜２４２における寄生キャパシタンスを減少させる場合に、ＶＣＯ２００内の寄生キャパシタンスは、ＣＬＫＯＵＴ１およびＣＬＫＯＵＴ２の周波数調整範囲の縮小を生じさせる。従って、ＶＣＯ２００は、ＣＬＫＯＵＴ１およびＣＬＫＯＵＴ２の小さいおよび大きい中心周波数において、幅広い周波数調整範囲をサポートできる。
本発明の範囲を制限することが意図されていない特定の例を挙げると、ＶＣＯ２００は、ＶＣＯ２００によってサポートされる最小中心周波数の二倍であるＣＬＫＯＵＴ１およびＣＬＫＯＵＴ２の最大中心周波数をサポートできる。ノード２４１〜２４２において固定キャパシタンスを減少させるための金属オプション、バラクタの数、およびインダクタ２０９のサイズおよびインダクタンスを使用することにより、ＶＣＯ２００は、ＣＬＫＯＵＴ１およびＣＬＫＯＵＴ２のためのより大きな周波数を生成できる。より高いデータレートにおいて、金属オプションは、より低いデータレート（つまり、５〜６Ｇｂｐｓ）で必要な余剰のキャパシタンスおよび伝導電荷を除去するために使用される。
本明細書に記載される金属オプションは、それぞれ、発振回路を有する複数の集積回路ダイを作成するために使用できる。集積回路ダイ内の発振回路は、上記のように、および、図に示されるように、１つ以上のさらなる伝導層内における金属オプションコンダクタ２０７〜２０８および２１２〜２１６の伝導性に関してのみ、互いに、アーキテクチャが異なる。各ダイ内の発振回路の間の差を作成するために、さらなる伝導層のみ（例：第２の金属層）が修正される。
図４は、本発明の態様を含むことができるフィールドプログラマブルゲートアレイ（ＦＰＧＡ）４００の略部分ブロック図である。ＦＰＧＡ４００は、本発明の特徴を含むことができる集積回路の一例にすぎない。本発明の実施形態は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブル論理デバイス（ＰＬＤ）、複雑なプログラマブル論理デバイス（ＣＰＬＤ）、プログラマブル論理アレイ（ＰＬＡ）、および特定用途向け集積回路（ＡＳＩＣ）等の数多くの種類の集積回路で使用可能であることを理解されたい。
ＦＰＧＡ４００は、多様な長さおよび速度の、行および列の相互接続コンダクタのネットワークで相互接続される、プログラマブル論理アレイブロック（またはＬＡＢ）４０２の２次元アレイを含む。ＬＡＢ４０２は、複数の（例えば、１０の）論理要素（またはＬＥ）を含む。
ＬＥは、ユーザ定義された論理機能の効率的な実装を行うプログラマブル論理回路ブロックである。ＦＰＧＡは、種々の組み合わせおよびシーケンスの機能を実装するように構成可能な、多くの論理要素を有する。論理要素は、プログラマブル相互接続構造にアクセスできる。プログラマブル相互接続構造は、ほぼ任意の所望の構成における論理要素と相互接続するようにプログラムすることが可能である。
ＦＰＧＡ４００は、さらに、アレイ全体に提供される多様なサイズのランダムアクセスメモリ（ＲＡＭ）ブロックを含む分散メモリ構造を含む。ＲＡＭブロックは、例えば、ブロック４０４、ブロック４０６、およびブロック４０８を含む。これらのメモリブロックは、さらに、シフトレジスタおよび先入れ先出し（ＦＩＦＯ）バッファを含むことができる。
ＦＰＧＡ４００は、さらに、例えば、加算または減算機能を有する乗算器を実装可能なデジタル信号処理（ＤＳＰ）ブロック４１０を含む。この実施例において、チップの周辺に配置される入力／出力要素（ＩＯＥ）４１２は、多数のシングルエンドおよび差分入力／出力基準（ｄｉｆｆｅｒｅｎｔｉａｌ ｉｎｐｕｔ／ｏｕｔｐｕｔ ｓｔａｎｄａｒｄｓ）をサポートする。ＩＯＥ４１２は、集積回路のパッドに連結される入力および出力バッファを含む。パッドは、例えば、ＦＰＧＡおよび１つ以上の外部デバイスの間で入力信号、出力信号、および供給電圧を経路指定するように使用可能なＦＰＧＡダイの外部端子である。ＦＰＧＡ４００は、例示の目的のために、本明細書に記載されているにすぎず、本発明は、多くの異なる種類のＰＬＤ、ＦＰＧＡ、およびＡＳＩＣで実装可能であることを理解されたい。
本発明は、いくつかの構成要素のうちの１つとしてＦＰＧＡを有するシステムで実装することもできる。図５は、本発明の技術を具現化可能な例示的なデジタルシステム５００のブロック図を示す。システム５００は、プログラムされたデジタルコンピュータシステム、デジタル信号処理システム、専用のデジタル切り替えネットワーク、または他の処理システムにし得る。さらに、かかるシステムは、電気通信システム、自動車システム、制御システム、家庭用電化製品、パーソナルコンピュータ、インターネット通信およびネットワーキング等の幅広い種類の応用のために設計し得る。さらに、システム５００は、単一ボード上、複数ボード上、または複数の筐体内に提供可能である。
システム５００は、１つ以上のバスで相互結合される処理装置５０２、メモリ装置５０４、および入力／出力（Ｉ／Ｏ）装置５０６を含む。この例示的な実施形態に従い、ＦＰＧＡ５０８は、処理装置５０２に埋め込まれる。ＦＰＧＡ５０８は、図５のシステム内の多くの異なる目的に役立つことができる。ＦＰＧＡ５０８は、例えば、その内部および外部動作をサポートする、処理装置５０２の論理ビルディングブロックにし得る。ＦＰＧＡ５０８は、システム動作におけるその特定の役割を実行するために必要な論理機能を実装するようにプログラムされる。ＦＰＧＡ５０８は、特に、接続５１０によってメモリ５０４へ、また、接続５１２によって、Ｉ／Ｏ装置５０６へ連結可能である。
処理装置５０２は、処理または格納のために、適切なシステム構成要素にデータを送信し、メモリ５０４に格納されたプログラムを実行し、Ｉ／Ｏ装置５０６、または他の同様の機能を介して、データを送受信できる。処理装置５０２は、コントローラ、ネットワークコントローラ、または任意の種類のプロセッサまたはコントローラとして使用されるようにプログラムされた、中央処理装置（ＣＰＵ）、マイクロプロセッサ、浮動小数点コプロセッサ、グラフィックコプロセッサ、ハードウェアコントローラ、マイクロコントローラ、フィールドプログラマブルゲートアレイにし得る。さらに、多くの実施形態において、多くの場合、ＣＰＵは不要である。
例えば、ＣＰＵの代わりに、１つ以上のＦＰＧＡ５０８が、システムの論理動作を制御可能である。別の例として、ＦＰＧＡ５０８は、特定のコンピューティングタスクを取り扱うために必要なように再プログラム可能な、再構成可能なプロセッサとして機能する。あるいは、ＦＰＧＡ５０８は、それ自体に、埋め込みマイクロプロセッサを含むことができる。メモリ装置５０４は、ランダムアクセスメモリ（ＲＡＭ）、読み込み専用メモリ（ＲＯＭ）、固定またはフレキシブルディスク媒体、フラッシュメモリ、テープ、または任意の他の格納手段、あるいはこれらの格納手段の任意の組み合わせにし得る。
本発明の例示的な実施形態の上記の記載は、例示および説明の目的で示されている。上記の記載は、包括的、または、本発明を本明細書に開示された実施例に制限することを意図していない。いくつかの例において、本発明の特徴は、記載されているように、他の特徴の対応する利用なしに利用し得る。本発明の範囲から逸脱せずに、上記の教示に照らして、多くの修正、置換、および変形が可能である。

Claims (20)

  1. 第１の伝導層内の複数のルーティングコンダクタを介してクロス結合された複数の第１のトランジスタと、
    第１のバラクタと、
    第１のコンデンサと、
    第２の伝導層内の第１のオプションコンダクタであって、前記第１のオプションコンダクタは、前記発振回路内のノードにおける寄生キャパシタンスを低減するために、前記発振回路内の前記ノードから、前記第１のコンデンサおよび前記第１のバラクタのうちの一方を結合解除することをオプションとして行う、第１のオプションコンダクタと、
    前記第１の伝導層内の複数のルーティングコンダクタを介して前記複数の第１のトランジスタに結合されたインダクタと
    を含む発振回路であって、
    前記第２の伝導層内の第２のオプションコンダクタは、前記インダクタの第１の一巻きを形成し、前記インダクタの第２の一巻きは、前記第１の伝導層内に形成され、前記第２のオプションコンダクタは、前記インダクタのインダクタンスを変更するために用いられる、発振回路。
  2. 前記第１の伝導層内の複数のルーティングコンダクタを介して前記第１のコンデンサに結合された第１のスイッチと、
    第２のコンデンサと、
    前記第１の伝導層内の複数のルーティングコンダクタを介して前記第２のコンデンサに結合された第２のスイッチと、
    前記第２のコンデンサと前記第１のコンデンサとの間の接続の少なくとも一部を形成する前記第２の伝導層内の第３のオプションコンダクタと
    をさらに含む、請求項１に記載の発振回路。
  3. 第３のコンデンサと、
    前記第１の伝導層内の複数のルーティングコンダクタを介して前記第３のコンデンサに結合された第３のスイッチと、
    前記第３のコンデンサと前記複数の第１のトランジスタとの間の接続の少なくとも一部を形成する前記第２の伝導層内の第４のオプションコンダクタと
    をさらに含む、請求項２に記載の発振回路。
  4. 第４のコンデンサと、
    前記第１の伝導層内の複数のルーティングコンダクタを介して前記第４のコンデンサに結合された第４のスイッチと、
    前記第４のコンデンサと前記第３のコンデンサとの間の接続の少なくとも一部を形成する前記第２の伝導層内の第５のオプションコンダクタと
    をさらに含む、請求項３に記載の発振回路。
  5. 第２のバラクタと、
    前記第２のバラクタと前記複数の第１のトランジスタとの間の接続の少なとも一部を形成する前記第２の伝導層内の第３のオプションコンダクタと
    をさらに含む、請求項１に記載の発振回路。
  6. 前記発振回路は、プログラマブル論理集積回路上に製造される、請求項１に記載の発振回路。
  7. 複数の第２のトランジスタをさらに含み、前記複数の第２のトランジスタは、互いにクロス結合されており、前記第１の伝導層内の複数のルーティングコンダクタを介して、第２のバラクタに結合されている、請求項１に記載の発振回路。
  8. 発振回路を含む集積回路であって、前記発振回路は、
    第１の伝導層内で複数の第１のルーティングコンダクタの第１のサブセットを介してクロス結合された複数の第１のトランジスタと、第１のバラクタと、第１のコンデンサと、前記複数の第１のルーティングコンダクタのうちの１つを介して前記複数の第１のトランジスタに結合されたインダクタとを含み、
    第２の伝導層内の第２のルーティングコンダクタは、前記インダクタの第１の一巻きを形成し、前記インダクタの第２の一巻きは、前記第１の伝導層内に形成され、前記インダクタの前記第１の一巻きは、前記インダクタのインダクタンスを変更するために用いられるオプションコンダクタである、集積回路。
  9. 前記第２の伝導層内の第１の開回路は、前記第１のコンデンサを通る電流を阻止し、前記第２の伝導層内の第２の開回路は、前記第１のバラクタを通る電流を阻止する、請求項８に記載の集積回路。
  10. 前記発振回路は、第２のコンデンサをさらに含み、前記第２の伝導層内の第３のルーティングコンダクタは、前記複数の第１のトランジスタと前記第１のコンデンサとの間の接続の一部を形成し、前記第２の伝導層内の第１の開回路は、前記第２のコンデンサを通る電流を阻止する、請求項８に記載の集積回路。
  11. 前記発振回路は、第３のコンデンサをさらに含み、前記第２の伝導層内の第２の開回路は、前記第３のコンデンサを通る電流を阻止する、請求項１０に記載の集積回路。
  12. 前記発振回路は、複数の第２のトランジスタをさらに含み、前記複数の第２のトランジスタは、クロス結合され、前記複数の第１のルーティングコンダクタの第２のサブセットを介して前記複数の第１のトランジスタに結合されている、請求項８に記載の集積回路。
  13. 前記発振回路は、第２のバラクタをさらに含み、第３のルーティングコンダクタは、前記複数の第１のトランジスタと前記第１のバラクタとの間の接続の一部を形成し、前記第２の伝導層内の第１の開回路は、前記第２のバラクタを通る電流を阻止する、請求項８に記載の集積回路。
  14. 前記発振回路は、第２のバラクタおよび第３のバラクタをさらに含み、前記第２のバラクタおよび前記第３のバラクタは、前記複数の第１のルーティングコンダクタの第２のサブセットを介して前記複数の第１のトランジスタに結合され、第１の開回路は、前記第１のバラクタを通る電流を阻止する、請求項８に記載の集積回路。
  15. 発振回路であって、前記発振回路は、
    第１の伝導層内に形成された複数のルーティングコンダクタを介してクロス結合された複数の第１のトランジスタと、
    前記複数の第１のトランジスタに結合された第１のコンデンサと、
    前記複数のルーティングコンダクタのうちの１つを介して前記複数の第１のトランジスタに結合されたインダクタと、
    前記インダクタの第１の一巻きを形成する第１のオプションコンダクタと
    を含み、
    前記インダクタの第２の一巻きは、前記第１の伝導層内に形成され、前記第１のオプションコンダクタは、前記第１の伝導層とは異なる第２の伝導層内にあり、前記第１のオプションコンダクタは、前記インダクタのインダクタンスを変更するために用いられる、発振回路。
  16. 第１のバラクタと、
    前記複数の第１のトランジスタと前記第１のバラクタとの間の接続の少なくとも一部を形成する、前記第２の伝導層内の第２のオプションコンダクタであって、前記第２のオプションコンダクタは、前記複数のルーティングコンダクタのうちの１つに結合されている、第２のオプションコンダクタと
    をさらに含む、請求項１５に記載の集積回路。
  17. 第２のバラクタと、
    前記複数の第１のトランジスタと前記第２のバラクタとの間の接続の少なくとも一部を形成する、前記第２の伝導層内の第３のオプションコンダクタであって、前記第３のオプションコンダクタは、前記複数のルーティングコンダクタのうちの１つに結合されている、第３のオプションコンダクタと
    をさらに含む、請求項１６に記載の発振回路。
  18. 第２のコンデンサと、
    前記複数の第１のトランジスタと前記第２のコンデンサとの間の接続の少なくとも一部を形成する、前記第２の伝導層内の第２のオプションコンダクタであって、前記第２のプションコンダクタは、前記複数のルーティングコンダクタのうちの１つに結合されている、第２のオプションコンダクタと
    をさらに含む、請求項１５に記載の発振回路。
  19. 発振器を形成するための方法であって、前記方法は、
    第１のスイッチを第１の伝導層内の複数のルーティングコンダクタを介して第１のコンデンサに結合することと、
    第２のスイッチを前記第１の伝導層内の複数のルーティングコンダクタを介して第２のコンデンサに結合することと、
    前記第１の伝導層内の複数のルーティングコンダクタを介して複数の第１のトランジスタにインダクタを結合することと、
    前記インダクタの第１の一巻きを形成する第２の伝導層内のオプションコンダクタを用いて、前記インダクタのインダクタンスを変更することであって、前記インダクタの第２の一巻きは、前記第１の伝導層内に形成される、ことと
    を含む、方法。
  20. 前記第１の伝導層内の複数のルーティングコンダクタを介して第３のコンデンサに第３のスイッチを結合すること
    をさらに含む、請求項１９に記載の方法。
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