JP2013102112A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP2013102112A
JP2013102112A JP2012028239A JP2012028239A JP2013102112A JP 2013102112 A JP2013102112 A JP 2013102112A JP 2012028239 A JP2012028239 A JP 2012028239A JP 2012028239 A JP2012028239 A JP 2012028239A JP 2013102112 A JP2013102112 A JP 2013102112A
Authority
JP
Japan
Prior art keywords
external terminal
hole
press
semiconductor device
metal layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012028239A
Other languages
English (en)
Other versions
JP5953790B2 (ja
Inventor
Shinji Tada
慎司 多田
Eiji Mochizuki
英司 望月
Yoshinari Ikeda
良成 池田
Tatsuo Nishizawa
龍男 西澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2012028239A priority Critical patent/JP5953790B2/ja
Publication of JP2013102112A publication Critical patent/JP2013102112A/ja
Application granted granted Critical
Publication of JP5953790B2 publication Critical patent/JP5953790B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48111—Disposition the wire connector extending above another semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】製造時におけるはんだ付け工程を簡略化でき、外部端子の接合精度に優れた半導体装置を提供する。
【解決手段】この半導体装置は、絶縁基板４上に形成された回路パターンを構成する金属層５に穴５ａを形成し、この穴５ａに外部端子２０を圧入することによって、外部端子２０が金属層５に接続されており、外部端子２０と穴５ａとの接触部５ｂにおける、外部端子２０と直交する方向の断面において、外部端子２０が、穴５ａの内周に対し４０％以上接触している。
【選択図】図１

Description

本発明は、絶縁基板上に形成された回路パターンを構成する金属層に、外部端子が接続された半導体装置及びその製造方法に関する。
ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等のパワー半導体素子等をモジュール化した半導体装置は、例えば図１８に示すパッケージ構造をなしている。
図１８に示す半導体装置は、樹脂ケース５２の底部に、冷却板５１が配設されている。冷却板５１上には、絶縁基板５３の両面に金属層５４，５５が接合した絶縁配線基板５６が配設され、はんだ層５７ａを介して、絶縁配線基板５６の金属層５５と、冷却板５１とが接合している。絶縁配線基板５６上には、半導体素子５８が配設され、はんだ層５７ｂを介して、絶縁配線基板５６の金属層５４と、半導体素子５８とが接合している。また、絶縁配線基板５６上には外部端子５９が配設され、はんだ層５７ｃを介して絶縁配線基板５６の金属層５４と、外部端子５９とが接合している。各半導体素子５８は、ボンディングワイヤ６０により、外部端子５９と電気的に接続している。そして、樹脂ケース５２の内部には、封止樹脂６１が充填されて封止されている。
図１８に記載されるように、従来の半導体装置においては、はんだ等の接続材を用いて、絶縁配線基板の金属層上に外部端子を接合している。そして、図１８や特許文献１等に記載されるように、はんだ接合の際に外部端子を固定保持してはんだ付けし易くするため、樹脂ケースと外部端子とを予め一体化したものを用いて、絶縁配線基板の金属層上に外部端子を接合している。
また、特許文献２には、絶縁配線基板に筒状外部端子連結部を接合し、該外部端子連結部に外部端子を挿入して、絶縁配線基板と外部端子とを接続することが記載されている。
特開平１０−２３３４８４号公報 特開２０１０−２７８１４号公報
しかしながら、はんだ等の接続材を用いて絶縁配線基板の金属層上に外部端子を接合する場合、回路基板に、半導体素子をはんだ付けする工程と、外部端子をはんだ付けする工程とをそれぞれ別々に行う必要があり、はんだ付け工程が煩雑となるという問題があった。
また、絶縁配線基板の金属層上に外部端子を接合する際に、外部端子が固定保持されていないと、位置ずれ等が生じ易く外部端子の接合精度に問題があった。樹脂ケースと外部端子とを予め一体化したものを用いることで、外部端子が固定保持された状態ではんだ接合でき、接合時における位置ずれを抑えることができるものの、この場合、樹脂ケースと外部端子とを一体化させる工程が増えるので、製造工程が煩雑化し、製造コストが嵩む問題があった。
また、特許文献２においても、はんだ等の接続材を用いて絶縁配線基板と筒状外部端子連結部とを接合しているので、半導体装置の製造時におけるはんだ付け工程の簡略化を図ることはできなかった。また、筒状外部端子を絶縁配線基板上に接合する際に、筒状外部端子が固定保持されていないと位置ずれ等が生じる恐れがあり、外部端子の接合精度が損なわれるおそれがあった。更には、特許文献２に開示された方法では、筒状外部端子連結部を別途用意する必要があるので、部品点数が嵩み、材料コストが嵩む問題があった。
よって、本発明の目的は、製造時におけるはんだ付け工程を簡略化でき、外部端子の接合精度に優れた半導体装置及び半導体装置の製造方法を提供することにある。
上記目的を達成するため、本発明の半導体装置は、絶縁基板上に形成された回路パターンを構成する金属層に穴を形成し、この穴に外部端子を圧入することによって、前記外部端子が前記金属層に接続されており、前記外部端子と前記穴との接触部における、前記外部端子と直交する方向の断面において、前記外部端子が、前記穴の内周に対し４０％以上接触していることを特徴とする。
本発明の半導体装置によれば、絶縁基板上に形成された回路パターンを構成する金属層に穴を形成し、この穴に外部端子を圧入して両者が接合されているので、接合時における位置ずれが生じ難く、外部端子の位置精度が良好で、かつ、金属層と外部端子とのはんだ付け工程を省略することもできる。また、外部端子と穴との接触部における、外部端子と直交する方向の断面において、外部端子が、穴の内周に対し４０％以上接触しているので、導電性や、外部端子と金属層との接合強度が良好である。
本発明の半導体装置は、前記外部端子の前記穴への圧入部に、絞り加工により外周に突出した突起部が設けられ、この突起部が前記穴の内周面に接触していることが好ましい。この態様においては、前記圧入前の状態で、前記外部端子の圧入部の最大径から、前記穴の内径を引いた値が、０〜０．２５ｍｍであることが好ましい。
本発明の半導体装置は、前記外部端子の前記穴への圧入部に、絞り加工のないストレートな柱状部が設けられ、この柱状部の少なくとも一部が前記穴の内周面に接触していることが好ましい。この態様においては、前記圧入前の状態で、前記外部端子の圧入部の最大径から、前記穴の内径を引いた値が、０〜０．１５ｍｍであることが好ましい。
上記各態様によれば、外部端子と金属層との接合強度をより向上でき、金属層からの外部端子の抜けをより確実に防止できる。
本発明の半導体装置は、前記穴の内周が、前記外部端子の圧入部に適合する穴形状をなしていることが好ましい。この態様によれば、外部端子の、穴の内周に対する接触面積を大きくできるので、導電性や、外部端子と金属層との接合強度が良好である。
本発明の半導体装置は、前記外部端子の前記穴側の先端は、先端に向かってテーパ状に縮径していることが好ましい。この態様によれば、外部端子の圧入時における中心位置の調整が容易となり、外部端子を金属層に圧入し易くできる。
本発明の半導体装置は、前記外部端子の前記穴への圧入部表面及び／又は前記穴の内周面に、メッキ層が設けられ、前記外部端子を前記穴に圧入した状態で加熱して前記メッキ層を溶融させて、該メッキ層により前記外部端子と前記穴とが接合されているか、あるいは、前記外部端子の前記穴への圧入部表面及び／又は前記穴の内周面に、焼結材が塗布されており、前記外部端子を前記穴に圧入した状態で加熱して前記焼結材を焼結させて、前記外部端子と前記穴とが接合されていることが好ましい。この態様によれば、外部端子と金属層との接合強度をより向上でき、金属層からの外部端子の抜けをより確実に防止できる。
本発明の半導体装置の前記外部端子は、その軸方向途中に絞り加工が施されて凹み部が設けられており、この凹み部が封止樹脂で覆われて、前記半導体装置が封止樹脂で封入されていることが好ましい。この態様によれば、外部端子の凹み部が封止樹脂で覆われるので、外部端子の金属層に対する引き抜き強度を向上させることができ、金属層からの外部端子の抜けを一層確実に防止することができる。
また、本発明の半導体装置の製造方法は、絶縁基板上に形成された回路パターンを構成する金属層に、外部端子が接続された半導体装置の製造方法であって、
絶縁基板上に形成された回路パターンを構成する金属層に穴を形成し、この穴に外部端子を圧入して、前記外部端子と前記穴との接触部における、前記外部端子と直交する方向の断面において、前記外部端子を前記穴の内周に対し４０％以上接触させることを特徴とする。
本発明の半導体装置の製造方法によれば、絶縁基板上に形成された回路パターンを構成する金属層に穴を形成し、この穴に外部端子を圧入して両者を接合するので、接合時における位置ずれが生じ難く、外部端子を金属層の所望の位置に精度よく接合できる。また、外部端子と穴との接触部における、外部端子と直交する方向の断面において、外部端子が、穴の内周に対し４０％以上接触させるので、外部端子を金属層にはんだ付けしなくても、導電性や、外部端子と金属層との接合強度が良好である。
本発明の半導体装置の製造方法は、前記外部端子の前記穴への圧入部表面及び／又は前記穴の内周面に、メッキ層を形成しておき、前記外部端子を前記穴に圧入すると共に、前記金属層上に半導体素子を配置し、その状態でリフロー炉に入れて加熱することにより、前記半導体素子と前記金属層とを接合させると共に、前記メッキ層を溶融させて該メッキ層により前記外部端子と前記穴とを接合させることが好ましい。この態様によれば、外部端子と金属層とをより強固に接合できる。
本発明の半導体装置の製造方法は、前記外部端子の前記穴への圧入部表面及び／又は前記穴の内周面に、焼結材を塗布しておき、前記外部端子を前記穴に圧入すると共に、前記金属層上に半導体素子を配置し、その状態でリフロー炉に入れて加熱することにより、前記半導体素子と前記金属層とを接合させると共に、前記焼結材を焼結させて前記外部端子と前記穴とを接合させることが好ましい。この態様によれば、外部端子と金属層とをより強固に接合できる。
本発明の半導体装置の製造方法は、前記外部端子の軸方向途中に絞り加工を施して、凹み部を形成しておき、前記半導体素子と前記金属層とを接合させ且つ前記外部端子を前記穴に圧入して接合した後、前記外部端子の凹み部が封止樹脂で覆われるように、封止樹脂を充填して前記半導体装置を封入することが好ましい。この態様によれば、外部端子の凹み部が封止樹脂で覆われるので、外部端子の金属層に対する引き抜き強度を向上させることができ、金属層からの外部端子の抜けを一層確実に防止することができる。
本発明によれば、製造時におけるはんだ付け工程を簡略化でき、外部端子の接合精度、接合強度に優れ、かつ、導電性に優れた半導体装置を生産性よく製造できる。
本発明の半導体装置の第１実施形態を示す概略断面図である。 図１のＡ部分の拡大図である。 同半導体装置に用いることのできる外部端子の概略図であって、（ａ）は側面図であり、（ｂ）は（ａ）のＣ−Ｃ線での断面図である。 同半導体装置に用いることのできる外部端子の概略図であって、（ａ）は側面図であり、（ｂ）は（ａ）のＤ−Ｄ線での断面図である。 同半導体装置に用いることのできる外部端子の概略図であって、（ａ）は側面図であり、（ｂ）は（ａ）のＥ−Ｅ線での断面図である。 同半導体装置に用いることのできる外部端子の概略図であって、（ａ）は側面図であり、（ｂ）は（ａ）のＦ−Ｆ線での断面図である。 本発明の半導体装置の第２実施形態を示す要部拡大断面図である。 本発明の半導体装置の第３実施形態を示す要部拡大断面図である。 本発明の半導体装置の第４実施形態を示す概略断面図である。 同半導体装置に用いることのできる外部端子の概略図であって、（ａ）は側面図であり、（ｂ）は（ａ）のＧ−Ｇ線での断面図である。 同半導体装置に用いることのできる外部端子の概略図であって、（ａ）は側面図であり、（ｂ）は（ａ）のＨ−Ｈ線での断面図である。 同半導体装置に用いることのできる外部端子の概略図であって、（ａ）は側面図であり、（ｂ）は（ａ）のＩ−Ｉ線での断面図である。 同半導体装置に用いることのできる外部端子の概略図であって、（ａ）は側面図であり、（ｂ）は（ａ）のＪ−Ｊ線での断面図である。 本発明の半導体装置において、樹脂ケースを用いずに、装置全体を樹脂で覆う構造の、第１例を示す概略断面図である。 同構造の、第２例を示す概略断面図である。 同構造の、第３例を示す概略断面図である。 同構造の、第４例を示す概略断面図である。 従来の半導体装置の一例を示す概略断面図である。
本発明の半導体装置について図面を参照して説明する。図１には、本発明の半導体装置の第１実施形態が示されている。
この半導体装置は、樹脂ケース２の底部に、冷却板１が配設されている。冷却板１は、放熱性の高い材料で構成される。例えば、銅、アルミニウム、銅合金、アルミニウム合金などが挙げられる。
冷却板１上には、絶縁配線基板３が配設されている。絶縁配線基板３は、絶縁基板４の両面に金属層５，６が接合してなるものであって、金属層５によって、絶縁基板４上に所定の回路パターンが形成されている。そして、絶縁配線基板３の金属層６と、冷却板１とが、はんだ層７ａを介して接合している。
絶縁配線基板３としては、特に限定は無いが、例えば、セラミック基板上に銅板を直接接合させたＤｉｒｅｃｔ Ｂｏｎｄｉｎｇ Ｃｏｐｐｅｒ基板や、セラミックスと銅板とをろう材を介して接合したＡｃｔｉｖｅ Ｍｅｔａｌ Ｂｒａｚｅｄ Ｃｏｐｐｅｒ基板等が挙げられる。
絶縁配線基板３の回路パターンを構成する金属層５の所定箇所には、外部端子２０が接合している。また、同金属層５には、半導体素子８が、はんだ層７ｂを介して接合している。半導体素子８は、用途により異なるが、例えば、ＩＧＢＴ等のパワー半導体素子、ＦＷＤ等の整流素子等が挙げられる。この実施形態では、各半導体素子８は、ボンディングワイヤ９を介して、外部端子２０と電気的に接続している。そして、樹脂ケース２の内部には、ゲル、エポキシ樹脂などの封止樹脂１０が充填されて、封止樹脂１０で封止されている。
絶縁配線基板３の金属層５と、外部端子２０との接合部分について、図２を用いて更に詳細に説明する。
図２に示されるように、絶縁配線基板３の金属層５には、外部端子２０が圧入される外部端子接続穴５ａが形成されており、該外部端子接続穴５ａに外部端子２０が圧入されて、絶縁配線基板３の金属層５と、外部端子２０とが接合している。すなわち、本発明の半導体装置においては、外部端子２０と金属層５とが、はんだ付け工程を経ずに接合されている。
外部端子２０と外部端子接続穴５ａとの接触部５ｂにおける、外部端子２０と直交する方向の断面、すなわち、図２の接触部５ｂにおけるＢ−Ｂ断面において、外部端子２０は、外部端子接続穴５ａの内周に対し４０％以上接触していることが必要である。外部端子の接触面積が４０％未満であると、接合強度や導電性が不十分である。接触面積が４０％以上であれば、十分な接合強度と導電性が得られる。
外部端子２０の形状は、特に限定は無い。円柱状、角柱状等いずれの形状のものを用いることができる。また、外部端子２０の外部端子接続穴５ａへの圧入部の形状は、例えば、図３〜６に示す形状をなすものなどを好ましく用いることができる。
図３に示される外部端子２０ａは、絞り加工のないストレートな柱状部２１からなる圧入部と、該圧入部から先端に向かってテーパ状に縮径している縮径部２３とを備えている。この外部端子２０ａを、外部端子接続穴５ａに圧入すると、柱状部２１が、外部端子接続穴５ａの内周面に接触して両者が接合する。また、先端がテーパ状に縮径しているので、外部端子２０ａを外部端子接続穴５ａに圧入する際に中心位置の調整が容易となり、圧入し易い。
外部端子２０ａの圧入部の最大外径Ｒｍａｘは、圧入前の状態で、該最大外径Ｒｍａｘと、外部端子接続穴５ａの内径Ｒとの差分（Ｒｍａｘ−Ｒ）が、０〜０．１５ｍｍであることが好ましく、０．０５〜０．１５ｍｍがより好ましく、０．０５〜０．１０ｍｍがより好ましい。上記差分が、上記範囲内となるように最大外径Ｒｍａｘを設定することで、外部端子の破損や、絶縁配線基板３の破損等を生じることなく、外部端子２０ａを外部端子接続穴５ａに圧入して両者を強固に接合でき、外部端子接続穴５ａからの外部端子２０ａの抜けを防止できる。
図４〜６に示される外部端子２０ｂ〜２０ｄは、絞り加工により外周に突出した突起部２２を有する圧入部と、該圧入部から先端に向かってテーパ状に縮径している縮径部２３とを備えている。この外部端子を、外部端子接続穴５ａに圧入すると、突起部２２ｂが、外部端子接続穴５ａの内周面に接触して両者が接合する。また、先端がテーパ状に縮径しているので、外部端子を外部端子接続穴５ａに圧入する際に中心位置の調整が容易となり、圧入し易い。なお、絞り加工によって形成される突起部の形状は、図４〜６に示す形状に限定されない。
外部端子２０ｂ〜２０ｄにおいて、圧入部の最大外径Ｒｍａｘは、圧入前の状態で、該最大外径Ｒｍａｘと、外部端子接続穴５ａの内径Ｒとの差分（Ｒｍａｘ−Ｒ）が、０〜０．２５ｍｍであることが好ましく、０．０５〜０．２５ｍｍがより好ましく、０．１０〜０．２０ｍｍがより好ましい。上記差分が、上記範囲内となるように最大外径Ｒｍａｘを設定することで、外部端子の破損や、金属層５の破損等を生じることなく、外部端子を外部端子接続穴５ａに圧入して両者を強固に接合でき、外部端子接続穴５ａからの外部端子の抜けを防止できる。
外部端子接続穴５ａは、その内周が、外部端子の圧入部に適合する穴形状をなしていることが好ましい。外部端子接続穴５ａの内周が、外部端子の圧入部に適合する穴形状をなしていることにより、外部端子の、穴の内周に対する接触面積を大きくできる。
次に、上記半導体装置の製造方法となる、本発明の半導体装置の製造方法の第１実施形態について説明する。
絶縁配線基板３に金属層５で内周を覆われた外部端子接続穴５ａを形成し、該外部端子接続穴５ａに外部端子２０を圧入する（圧入工程）。
その際、外部端子２０と外部端子接続穴５ａとの接触部５ｂにおける、外部端子２０と直交する方向の断面、すなわち、図２の接触部５ｂにおけるＢ−Ｂ断面において、外部端子２０は、外部端子接続穴５ａの内周に対し４０％以上接触させる。両者の接触面積は、外部端子２０の圧入部の形状、外部端子接続穴５ａの穴形状により容易に調整できる。例えば、図３に示すように、外部端子の圧入部が絞り加工のないストレートな柱状部からなり、かつ、外部端子接続穴５ａの穴形状がそれに適合する形状をなしている場合は、両者の接触面積をほぼ１００％とすることができる。また、図４〜６に示すように、外部端子の圧入部が、絞り加工により外周に突出した突起部を有するものを用いた場合、突起部の形状や、最大外径Ｒｍａｘを調整することにより両者の接触面積を調整できる。
次に、冷却板１上に、はんだ層７ａを介して、絶縁配線基板３の金属層６側が接触するように配置し、絶縁配線基板３の金属層５の所定の回路パターン上にはんだ層７ｂを介して半導体素子８を配置する。そして、この状態でリフロー炉に導入し、はんだ層７ａ、７ｂをそれぞれ融解させて、冷却板１と絶縁配線基板３の金属層６とを接合すると共に、半導体素子８と絶縁配線基板３の金属層５とを接合する（リフロー工程）。
次に、絶縁配線基板３の金属層５上に配設された各半導体素子８と、外部端子２０とをボンディングワイヤ９を介して電気的に接続する。
そして、冷却板１の周囲を樹脂ケース２で囲い、樹脂ケース２で囲われた内部に封止樹脂１０を充填し、封止樹脂を硬化することで本発明の半導体装置が製造される。
なお、この実施形態では、圧入工程を行った後にリフロー工程を行ったが、リフロー工程後に圧入工程を行ってもよい。
図７には、本発明の半導体装置の第２実施形態が示されている。この半導体装置は、絶縁配線基板３の金属層５に、外部端子接続穴５ａが形成されており、該外部端子接続穴５ａに外部端子２０が圧入されている。また、外部端子２０の圧入部表面には、メッキ層２５が設けられており、該メッキ層２５が融解して、外部端子２０の圧入部と、外部端子接続穴５ａの内周面とが接合している。なお、この実施形態では、メッキ層は外部端子の圧入部表面に形成されているが、外部端子接続穴５ａの内周面に形成されてもよく、外部端子の圧入部表面と外部端子接続穴５ａの内周面との双方に形成されていてもよい。
メッキ層２８の厚みは、圧入前の状態で５μｍ以下が好ましい。
メッキ層２８は、単層であってもよく、複数のメッキ層が積層したものであってもよいが、少なくとも最表層が３５０℃以下の温度で溶融するものが好ましく用いられる。溶融温度が３５０℃以下のメッキ材料としては、Ｓｎメッキ、ＳｎＡｇ系はんだメッキ、ＳｎＢｉ系はんだメッキ、ＳｎＳｂ系はんだメッキ、ＳｎＣｕ系はんだメッキ、ＳｎＩｎ系はんだメッキ等が挙げられる。溶融温度が３５０℃以下であれば、半導体素子等をはんだ付けする際のリフロー工程時に溶融できる。
次に、上記半導体装置の製造方法となる、本発明の半導体装置の製造方法の第２実施形態について説明する。
絶縁配線基板３の金属層５に外部端子接続穴５ａを形成し、この外部端子接続穴５ａに、圧入部表面にメッキ層２５が形成された外部端子２０を圧入する（圧入工程）。外部端子２０の圧入部に形成されるメッキ層２５の厚みは、圧入前の状態で５μｍ以下が好ましい。
次に、冷却板１上に、はんだ層７ａを介して、絶縁配線基板３の金属層６側が接触するように配置し、絶縁配線基板３の金属層５の所定の回路パターン上にはんだ層７ｂを介して半導体素子８を配置する。そして、この状態でリフロー炉に導入し、はんだ層７ａ、７ｂをそれぞれ融解させると共に、メッキ層２５を溶融させて、冷却板１と絶縁配線基板３の金属層６との接合、半導体素子８と絶縁配線基板３の金属層５との接合、溶融したメッキ層２５により外部端子２０と外部端子接続穴５ａの内周面との接合を行う（リフロー工程）。リフロー時における加熱温度は、３５０℃以下が好ましく、２５０〜３３０℃がより好ましい。加熱温度が３５０℃を超えると、半導体素子等が熱的損傷する恐れがある。
次に、絶縁配線基板３の金属層５上に配設された各半導体素子８と、外部端子２０とをボンディングワイヤ９を介して電気的に接続する。
そして、冷却板１の周囲を樹脂ケース２で囲い、樹脂ケース２で囲われた内部に封止樹脂１０を充填し、封止樹脂を硬化することで上記半導体装置が製造される。
図８には、本発明の半導体装置の第３実施形態が示されている。この半導体装置は、絶縁配線基板３の金属層５に、外部端子接続穴５ａが形成されており、該外部端子接続穴５ａに外部端子２０が圧入されている。また、外部端子２０の圧入部表面及び／又は外部端子接続穴５ａの内周面には、焼結材２６が塗布されており、該焼結材２６が焼結して、外部端子２０の圧入部と、外部端子接続穴５ａの内周面とが接合している。
焼結材２６としては、３５０℃以下の温度で焼結するものが好ましく用いられる。例えばＡｇ系やＣｕ系の焼結材料等が挙げられる。焼結温度が３５０℃以下であれば、半導体素子等をはんだ付けする際のリフロー工程時に焼結できる。
次に、上記半導体装置の製造方法となる、本発明の半導体装置の製造方法の第３実施形態について説明する。
絶縁配線基板３の金属層５に外部端子接続穴５ａを形成する。この外部端子接続穴５ａの内周面及び／又は外部端子２０の圧入部に焼結材を塗布した後、外部端子接続穴５ａに外部端子２０を圧入する（圧入工程）。
次に、冷却板１上に、はんだ層７ａを介して、絶縁配線基板３の金属層６側が接触するように配置し、絶縁配線基板３の金属層５の所定の回路パターン上にはんだ層７ｂを介して半導体素子８を配置する。そして、この状態でリフロー炉に導入し、はんだ層７ａ、７ｂをそれぞれ融解させて、冷却板１と絶縁配線基板３の金属層６とを接合し、更に半導体素子８と絶縁配線基板３の金属層５とを接合すると共に、焼結材２６を焼結させて外部端子２０と外部端子接続穴５ａの内周面とを接合させる（リフロー工程）。リフロー時における加熱温度は、３５０℃以下が好ましく、２５０〜３３０℃がより好ましい。加熱温度が３５０℃を超えると、半導体素子等が熱的損傷する恐れがある。
次に、絶縁配線基板３の金属層５上に配設された各半導体素子８と、外部端子２０とをボンディングワイヤ９を介して電気的に接続する。
そして、冷却板１の周囲を樹脂ケース２で囲い、樹脂ケース２で囲われた内部に封止樹脂１０を充填し、封止樹脂を硬化することで上記半導体装置が製造される。
図９及び図１０には、本発明の半導体装置の第４実施形態が示されている。上記した第１の実施形態と実質的に同一部分には同符号を付して、その説明を省略する。
この実施形態に係る半導体装置は、外部端子２０の軸方向途中に絞り加工が施されて、凹み部２８が形成されている。また、この実施形態における外部端子２０ｅは、図１０に示すように円柱状の柱状部２１を有しており、その軸方向両端に先細テーパ状の縮径部２３，２３が形成されていると共に、柱状部２１の軸方向中央に円形断面となるように絞り加工が施されて、環状の凹み部２８が設けられている。
そして、図９に示すように、樹脂ケース２の内部に配置された絶縁基板３、半導体素子８、外部端子２０の一部が封止樹脂１０で覆われると共に、外部端子２０に設けられた凹み部２８が封止樹脂１０で覆われている。
この実施形態では、外部端子２０の凹み部２８が封止樹脂１０で覆われるため、外部端子２０に引き抜き力が作用しても、封止樹脂１０が凹み部２８に引っ掛かって抵抗となり、外部端子２０の金属層５に対する引き抜き強度を向上させることができ、金属層５から外部端子２０が抜け外れることを一層確実に防止することができる。
また、凹み部２８を有する外部端子２０としては、図１１〜１３に示す形状のものであってもよい。図１１に示す外部端子２０ｆは、柱状部２１の軸方向途中に断面十字形状となるように絞り加工が施され、その周方向に均等な間隔で４つの凹み部２８が設けられている。図１２に示す外部端子２０ｇは、柱状部２１の軸方向途中において、断面がＹ字形状となるように絞り加工が施され、その周方向に均等な間隔で３つの凹み部２８が設けられている。図１３に示す外部端子２０ｈは、柱状部２１の軸方向途中に略長方形断面となるように絞り加工が施され、その両側に一対の凹み部２８が設けられている。
また、凹み部２８は、外部端子２０の軸方向途中の任意の箇所に単独で設けたり、所定間隔をあけて複数設けることもでき、特に限定されない。
また、凹み部２８の形状としては、図１０〜１３に示す外部端子２０ｅ、２０ｆ、２０ｇ、２０ｈに形成されたものに限定されない。
次に、上記半導体装置の製造方法となる、本発明の半導体装置の製造方法の第４実施形態について説明する。
始めに外部端子２０の軸方向途中に所定の絞り加工を施して、凹み部２８を形成しておおく（凹み部形成工程）。次いで、絶縁配線基板３の金属層５に外部端子接続穴５ａを形成し、これに外部端子２０を圧入する（圧入工程）。その後、冷却板１上にはんだ層７ａを介して絶縁配線基板３を配置すると共に、絶縁配線基板３にはんだ層７ｂを介して半導体素子８を配置した後、リフロー炉に導入して冷却板１と絶縁配線基板３の金属層６とを接合して、半導体素子８と絶縁配線基板３の金属層５とを接合する（リフロー工程）。次に、各半導体素子８と外部端子２０とをボンディングワイヤ９を介して電気的に接続する。そして、冷却板１の周囲を樹脂ケース２で囲い、外部端子２０の凹み部２８が、封止樹脂１０で覆われるように、樹脂ケース２で囲われた内部に封止樹脂１０を充填し、封止樹脂１０を硬化することで上記半導体装置が製造される（図９参照）。
これにより外部端子２０の凹み部２８が封止樹脂１０で覆われるので、外部端子２０に引き抜き力が作用しても、凹み部２８内に充填された封止樹脂１０に引っ掛かって抵抗となり、外部端子２０の金属層５に対する引き抜き強度を向上させることができる。
なお、以上説明した各実施形態においては、樹脂ケース２で囲まれた内部空間に封止樹脂１０が充填されるようになっているが、樹脂ケース２を用いずに半導体装置を封止樹脂１０で封止した構造としてもよい。例えば、所定形状をなした金型のキャビティ内に各半導体装置を配置しておき、その状態で金型のキャビティ内に封止樹脂１０を充填して硬化させた後、金型から各半導体装置を取り出すことで、樹脂ケース２を用いずに半導体装置を封止樹脂１０で封止した構造とすることができる。図１４〜１７には、このような樹脂ケース２を用いない半導体装置の例が示されている。
図１４に示す半導体装置は、樹脂ケース２を使用せずに、その外周全体が封止樹脂１０で覆われた形状をなしている。その他の形状は前記各実施形態と同様である。
図１５に示す半導体装置は、冷却板１が設けられていない以外は、図１４に示す半導体装置と同様の構造をなしている。
図１６に示す半導体装置は、ワイヤボンディング９を用いる代わりに、各半導体素子８と外部端子２０とを、リードフレーム１２を介して電気的に接続した構造をなしている。リードフレーム１２の一端は、はんだ層７ｃを介して各半導体素子８に接続され、他端は、はんだ層７ｃを介して絶縁配線基板３の金属層５に接続されている。
図１７に示す半導体装置は、所定の回路パターンが形成されたプリント基板１４を介して、各半導体素子８と外部端子２０とが電気的に接続された構造をなしている。プリント基板１４には接続孔１４ａが形成されており、外部端子２０が挿通されていると共に、はんだ層７ｃを介して、各半導体素子８がプリント基板１４の図示しない配線パターンに接続されている。なお、図１７の部分拡大図に示すように、外部端子２０に凹み部２８が設けられている場合、同凹み部２８は、プリント基板１４の上方又は下方の位置（図１７では、プリント基板１４の上方に位置している）となるように形成されている。
以下、実施例を用いて本発明を具体的に説明する。なお、以下の実施例において、絶縁配線基板として、厚さ１ｍｍの絶縁基板の両面に、厚さ１．２ｍｍの銅板が接合されたものを用いた。
（試験例１）
絶縁配線基板の一方の面に形成された銅板に、図２に示すように、円柱状の外部端子接続穴５ａを形成した。この穴に、図３に示す形状の外部端子２０ａを圧入した。
外部端子２０ａと外部端子接続穴５ａとの接触部５ｂにおける、外部端子２０ａと直交する方向の断面（図２の接触部５ｂにおけるＢ−Ｂ断面）において、外部端子２０ａは、外部端子接続穴５ａの内周に対し１００％接触していた。
そして、外部端子接続穴５ａの内径Ｒを調整して、外部端子２０ａの圧入部の最大外径Ｒｍａｘと、外部端子接続穴５ａの内径Ｒとの差分（Ｒｍａｘ−Ｒ）を、０．０５〜０．２５ｍｍの範囲で変化させた。
（試験例２）
試験例１において、図４に示す形状の外部端子２０ｂを用いた以外は、試験例１と同様にして、外部端子２０ｂを外部端子接続穴５ａに圧入した。
外部端子２０ｂと外部端子接続穴５ａとの接触部５ｂにおける、外部端子２０ｂと直交する方向の断面（図２の接触部５ｂにおけるＢ−Ｂ断面）において、外部端子２０ｂは、外部端子接続穴５ａの内周に対し５０％接触していた。
そして、外部端子接続穴５ａの内径Ｒを調整して、外部端子２０ｂの圧入部の最大外径Ｒｍａｘと、外部端子接続穴５ａの内径Ｒとの差分（Ｒｍａｘ−Ｒ）を、０．０５〜０．２５ｍｍの範囲で変化させた。
（試験例３）
試験例１において、図４に示す形状の外部端子２０ｂの最大外径Ｒｍａｘを変えた以外は、試験例１と同様にして、外部端子２０ｂを外部端子接続穴５ａに圧入した。
外部端子２０ｂと外部端子接続穴５ａとの接触部５ｂにおける、外部端子２０ｂと直交する方向の断面（図２の接触部５ｂにおけるＢ−Ｂ断面）において、外部端子２０ｂは、外部端子接続穴５ａの内周に対し４０％接触していた。
そして、外部端子接続穴５ａの内径Ｒを調整して、外部端子２０ｂの圧入部の最大外径Ｒｍａｘと、外部端子接続穴５ａの内径Ｒとの差分（Ｒｍａｘ−Ｒ）を、０．０５〜０．２５ｍｍの範囲で変化させた。
（試験例４）
試験例１において、図４に示す形状の外部端子２０ｂの最大外径Ｒｍａｘを変えた以外は、試験例１と同様にして、外部端子２０ｂを外部端子接続穴５ａに圧入した。
外部端子２０ｂと外部端子接続穴５ａとの接触部５ｂにおける、外部端子２０ｂと直交する方向の断面（図２の接触部５ｂにおけるＢ−Ｂ断面）において、外部端子２０ｂは、外部端子接続穴５ａの内周に対し３０％接触していた。
そして、外部端子接続穴５ａの内径Ｒを調整して、外部端子２０ｂの圧入部の最大外径Ｒｍａｘと、外部端子接続穴５ａの内径Ｒとの差分（Ｒｍａｘ−Ｒ）を、０．０５〜０．１５ｍｍの範囲で変化させた。
（試験例５）
絶縁配線基板の銅板に、円柱状の外部端子をはんだ付けして両者を接合した。
上記各試験例により得られた外部端子と絶縁配線基板との接合体について、接合強度及び電気抵抗を測定した。結果を表１にまとめて記す。
なお、電気抵抗は、外部端子と絶縁配線基板との接合体に電流を流し、圧入部の電圧を測定して抵抗値を求めた。そして、試験例５の抵抗値を１００として、各試験例の抵抗値を相対値で算出した。
また、接合強度は、絶縁配線基板を固定した状態で外部端子を引張り、外部端子が絶縁配線基板から引き抜かれる際の引張強度の最大値を接合強度として記録した。そして、試験例５の接合強度を１００として、各試験例の接合強度を相対値で算出した。
表１に示されるように、試験例１〜３と、試験例４との比較から、外部端子の穴内周への接触面積が４０％以上であれば、十分な導電性及び接合強度を確保できた。そして、試験例１〜３は、外部端子と絶縁配線基板とをはんだ付けして接合した試験例５よりも導電性が良好であった。
また、外部端子として、絞り加工のない円柱状のものを用いた試験例１においては、外部端子の最大外径と、該外部端子を圧入する穴の直径との差が０．０５〜０．１５ｍｍであれば、絶縁配線基板の銅板に形成した穴に外部端子を容易に圧入できた。
また、外部端子として、絞り加工がされたものを用いた試験例２〜３においては、外部端子の最大外径と、該外部端子を圧入する穴の直径との差が０．０５〜０．２５ｍｍであれば、絶縁配線基板の銅板に形成した穴に外部端子を容易に圧入できた。
１、５１：冷却板
２、５２：樹脂ケース
３、５６：絶縁配線基板
４、５３：絶縁基板
５、６、５４、５５：金属層
５ａ：外部端子接続穴
５ｂ：接触部
７ａ、７ｂ、７ｃ、５７ａ、５７ｂ、５７ｃ：はんだ層
８、５８：半導体素子
９、６０：ボンディングワイヤ
１０、６１：封止樹脂
１２：リードフレーム
１４：プリント基板
２０、２０ａ、２０ｂ、２０ｃ、２０ｄ、２０ｅ、２０ｆ、２０ｇ、２０ｈ、５９：外部端子
２１：柱状部
２２：突起部
２３：縮径部
２５：メッキ層
２６：焼結材
２８：凹み部

Claims (14)

  1. 絶縁基板上に形成された回路パターンを構成する金属層に穴を形成し、この穴に外部端子を圧入することによって、前記外部端子が前記金属層に接続されており、
    前記外部端子と前記穴との接触部における、前記外部端子と直交する方向の断面において、前記外部端子が、前記穴の内周に対し４０％以上接触していることを特徴とする半導体装置。
  2. 前記外部端子の前記穴への圧入部には、絞り加工により外周に突出した突起部が設けられ、この突起部が前記穴の内周面に接触している請求項１に記載の半導体装置。
  3. 前記圧入前の状態で、前記外部端子の圧入部の最大径から、前記穴の内径を引いた値が、０〜０．２５ｍｍである請求項２に記載の半導体装置。
  4. 前記外部端子の前記穴への圧入部には、絞り加工のないストレートな柱状部が設けられ、この柱状部の少なくとも一部が前記穴の内周面に接触している請求項１に記載の半導体装置。
  5. 前記圧入前の状態で、前記外部端子の圧入部の最大径から、前記穴の内径を引いた値が、０〜０．１５ｍｍである請求項４に記載の半導体装置。
  6. 前記外部端子の前記穴側の先端は、先端に向かってテーパ状に縮径している請求項１〜５のいずれか１つに記載の半導体装置。
  7. 前記穴の内周が、前記外部端子の圧入部に適合する穴形状をなしている請求項１〜６のいずれか１つに記載の半導体装置。
  8. 前記外部端子の前記穴への圧入部表面及び／又は前記穴の内周面に、メッキ層が設けられ、前記外部端子を前記穴に圧入した状態で加熱して前記メッキ層を溶融させて、該メッキ層により前記外部端子と前記穴とが接合されている請求項１〜７のいずれか１つに記載の半導体装置。
  9. 前記外部端子の前記穴への圧入部表面及び／又は前記穴の内周面に、焼結材が塗布されており、前記外部端子を前記穴に圧入した状態で加熱して前記焼結材を焼結させて、前記外部端子と前記穴とが接合されている請求項１〜７のいずれか１つに記載の半導体装置。
  10. 前記外部端子は、その軸方向途中に絞り加工が施されて凹み部が設けられており、この凹み部が封止樹脂で覆われて、前記半導体装置が封止樹脂で封入されている、請求項１〜９のいずれか１つに記載の半導体装置。
  11. 絶縁基板上に形成された回路パターンを構成する金属層に、外部端子が接続された半導体装置の製造方法であって、
    絶縁基板上に形成された回路パターンを構成する金属層に穴を形成し、この穴に外部端子を圧入して、前記外部端子と前記穴との接触部における、前記外部端子と直交する方向の断面において、前記外部端子を前記穴の内周に対し４０％以上接触させることを特徴とする半導体装置の製造方法。
  12. 前記外部端子の前記穴への圧入部表面及び／又は前記穴の内周面に、メッキ層を形成しておき、前記外部端子を前記穴に圧入すると共に、前記金属層上に半導体素子を配置し、その状態でリフロー炉に入れて加熱することにより、前記半導体素子と前記金属層とを接合させると共に、前記メッキ層を溶融させて該メッキ層により前記外部端子と前記穴とを接合させる、請求項１１に記載の半導体装置の製造方法。
  13. 前記外部端子の前記穴への圧入部表面及び／又は前記穴の内周面に、焼結材を塗布しておき、前記外部端子を前記穴に圧入すると共に、前記金属層上に半導体素子を配置し、その状態でリフロー炉に入れて加熱することにより、前記半導体素子と前記金属層とを接合させると共に、前記焼結材を焼結させ前記外部端子と前記穴とを接合させる、請求項１１に記載の半導体装置の製造方法。
  14. 前記外部端子の軸方向途中に絞り加工を施して、凹み部を形成しておき、
    前記半導体素子と前記金属層とを接合させ且つ前記外部端子を前記穴に圧入して接合した後、前記外部端子の凹み部が封止樹脂で覆われるように、封止樹脂を充填して前記半導体装置を封入する、請求項１１〜１３のいずれか１つに記載の半導体装置の製造方法。
JP2012028239A 2011-10-12 2012-02-13 半導体装置及び半導体装置の製造方法 Active JP5953790B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012028239A JP5953790B2 (ja) 2011-10-12 2012-02-13 半導体装置及び半導体装置の製造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011224494 2011-10-12
JP2011224494 2011-10-12
JP2012028239A JP5953790B2 (ja) 2011-10-12 2012-02-13 半導体装置及び半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2016086027A Division JP6299807B2 (ja) 2011-10-12 2016-04-22 半導体装置及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2013102112A true JP2013102112A (ja) 2013-05-23
JP5953790B2 JP5953790B2 (ja) 2016-07-20

Family

ID=48622451

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2012028239A Active JP5953790B2 (ja) 2011-10-12 2012-02-13 半導体装置及び半導体装置の製造方法
JP2016086027A Active JP6299807B2 (ja) 2011-10-12 2016-04-22 半導体装置及び半導体装置の製造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2016086027A Active JP6299807B2 (ja) 2011-10-12 2016-04-22 半導体装置及び半導体装置の製造方法

Country Status (1)

Country Link
JP (2) JP5953790B2 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015135891A (ja) * 2014-01-17 2015-07-27 株式会社豊田自動織機 半導体装置
JP2015220341A (ja) * 2014-05-19 2015-12-07 三菱電機株式会社 金属ベース基板、パワーモジュール、および金属ベース基板の製造方法
JP2016063018A (ja) * 2014-09-17 2016-04-25 富士電機株式会社 半導体装置およびその製造方法
US10923414B2 (en) 2018-03-16 2021-02-16 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
JP2021082706A (ja) * 2019-11-19 2021-05-27 富士電機株式会社 電力用半導体モジュール
US11189547B2 (en) 2019-02-15 2021-11-30 Fuji Electric Co., Ltd. Semiconductor module and semiconductor module manufacturing method
JPWO2021245915A1 (ja) * 2020-06-05 2021-12-09

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11037848B2 (en) 2017-12-19 2021-06-15 Fuji Electric Co., Ltd. Semiconductor module and semiconductor module manufacturing method
US11901273B2 (en) * 2021-07-26 2024-02-13 Infineon Technologies Ag Power module with press-fit contacts

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001298129A (ja) * 2000-02-24 2001-10-26 Eupec Europaeische Ges Fuer Leistungshalbleiter Mbh & Co Kg 電力半導体モジュール
JP2007027467A (ja) * 2005-07-19 2007-02-01 Nichicon Corp 半導体モジュール
JP2009147314A (ja) * 2007-11-16 2009-07-02 Semikron Elektronik Gmbh & Co Kg 基板及び加圧装置を有するパワー半導体モジュール
JP2010282999A (ja) * 2009-06-02 2010-12-16 Keihin Corp グラウンド端子を有する電子装置
JP2012004226A (ja) * 2010-06-15 2012-01-05 Mitsubishi Electric Corp 電力用半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5999749A (ja) * 1982-11-30 1984-06-08 Toshiba Corp 半導体装置
JP3519211B2 (ja) * 1996-04-18 2004-04-12 日本インター株式会社 複合半導体装置
JP3013807B2 (ja) * 1997-04-18 2000-02-28 日立エーアイシー株式会社 配線基板のバンプ形成方法
JP5125269B2 (ja) * 2007-07-11 2013-01-23 三菱電機株式会社 パワー半導体モジュール
JP5043743B2 (ja) * 2008-04-18 2012-10-10 ラピスセミコンダクタ株式会社 半導体装置の製造方法
JP4567773B2 (ja) * 2008-07-18 2010-10-20 三菱電機株式会社 電力用半導体装置
US8586420B2 (en) * 2011-09-29 2013-11-19 Infineon Technologies Ag Power semiconductor arrangement and method for producing a power semiconductor arrangement

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001298129A (ja) * 2000-02-24 2001-10-26 Eupec Europaeische Ges Fuer Leistungshalbleiter Mbh & Co Kg 電力半導体モジュール
JP2007027467A (ja) * 2005-07-19 2007-02-01 Nichicon Corp 半導体モジュール
JP2009147314A (ja) * 2007-11-16 2009-07-02 Semikron Elektronik Gmbh & Co Kg 基板及び加圧装置を有するパワー半導体モジュール
JP2010282999A (ja) * 2009-06-02 2010-12-16 Keihin Corp グラウンド端子を有する電子装置
JP2012004226A (ja) * 2010-06-15 2012-01-05 Mitsubishi Electric Corp 電力用半導体装置

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015135891A (ja) * 2014-01-17 2015-07-27 株式会社豊田自動織機 半導体装置
US9756729B2 (en) 2014-01-17 2017-09-05 Kabushiki Kaisha Toyota Jidoshokki Semiconductor device having a first circuit board mounted with a plurality of semiconductor elements and a second circuit board mounted with a plurality of electronic components
JP2015220341A (ja) * 2014-05-19 2015-12-07 三菱電機株式会社 金属ベース基板、パワーモジュール、および金属ベース基板の製造方法
JP2016063018A (ja) * 2014-09-17 2016-04-25 富士電機株式会社 半導体装置およびその製造方法
US10923414B2 (en) 2018-03-16 2021-02-16 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
US11189547B2 (en) 2019-02-15 2021-11-30 Fuji Electric Co., Ltd. Semiconductor module and semiconductor module manufacturing method
JP2021082706A (ja) * 2019-11-19 2021-05-27 富士電機株式会社 電力用半導体モジュール
JP7347153B2 (ja) 2019-11-19 2023-09-20 富士電機株式会社 電力用半導体モジュール
JPWO2021245915A1 (ja) * 2020-06-05 2021-12-09
WO2021245915A1 (ja) * 2020-06-05 2021-12-09 三菱電機株式会社 パワー半導体装置及びその製造方法並びに電力変換装置
JP7286016B2 (ja) 2020-06-05 2023-06-02 三菱電機株式会社 パワー半導体装置及びその製造方法並びに電力変換装置

Also Published As

Publication number Publication date
JP5953790B2 (ja) 2016-07-20
JP6299807B2 (ja) 2018-03-28
JP2016154258A (ja) 2016-08-25

Similar Documents

Publication Publication Date Title
JP6299807B2 (ja) 半導体装置及び半導体装置の製造方法
JP5887901B2 (ja) 半導体装置及び半導体装置の製造方法
JP5870669B2 (ja) 半導体装置及び半導体装置の製造方法
US9786587B2 (en) Semiconductor device and method for manufacturing the semiconductor device
JP6444537B2 (ja) 半導体装置及びその製造方法
US10453587B2 (en) Conductor assembly, electronic component using same, and manufacturing method thereof
JP5525024B2 (ja) 半導体装置及び半導体装置の製造方法
KR20180106957A (ko) 반도체 장치와 그 제조 방법 및 전극판
JP2017188517A (ja) 電力半導体装置
JP5233853B2 (ja) 半導体装置
JP2008294172A (ja) リードフレームおよび半導体装置ならびに半導体装置の製造方法
JP5579148B2 (ja) 電力用半導体装置
JP6381489B2 (ja) 半導体装置の製造方法
JP2014199955A (ja) 半導体装置及び半導体装置の製造方法
JP2014027324A (ja) 半導体装置及び半導体装置の製造方法
JP6391430B2 (ja) 電子制御装置およびその製造方法
JP2017224750A (ja) 半導体装置およびその製造方法
JP2017228559A (ja) 半導体装置およびその製造方法
JP2011023748A (ja) 電子機器装置
JP4882394B2 (ja) 半導体装置
JP2009130007A (ja) 半導体装置及びその製造方法
JP5734493B2 (ja) 電力用半導体装置
WO2017077729A1 (ja) 半導体モジュール及びその製造方法
JPWO2017203859A1 (ja) 電子回路装置及び方法
JP2010212729A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141114

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150625

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150707

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150821

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160223

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160422

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160517

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160530

R150 Certificate of patent or registration of utility model

Ref document number: 5953790

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250