JP2013099209A - インターリーブ方式のｄｃ−ｄｃコンバータ - Google Patents

Abstract

【課題】昇圧チョッパ回路を複数備えたインターリーブ方式のＤＣ−ＤＣコンバータにおいて、特に補助回路の部品点数の削減及び回路構成の小型化を図る。
【解決手段】直流電源Ｅ１に接続される入力端子Ｐ１，Ｐ２と、負荷Ｒ１に接続される出力端子Ｐ３，Ｐ４と、出力端子間に接続された１つの第１主キャパシタＣ３と、出力端子の高圧側Ｐ３にカソードが接続された１つの主ダイオードＤ４と、複数の主回路部１１Ａ，１１Ｂと、１つの補助回路部１２を備え、各主回路部は、昇圧チョッパ回路の構成から第１主キャパシタＣ３及び主ダイオードＤ４を除いた主インダクタＬ１Ａ，Ｌ１Ｂと、主スイッチング素子Ｑ１Ａ，Ｑ１Ｂと、主スイッチング素子に並列接続された第２主キャパシタＣ１Ａ，Ｃ１Ｂを含み、補助回路部は、補助インダクタＬ２、補助スイッチング素子Ｑ２、補助キャパシタＣ２及び逆流防止用の補助ダイオードＤ１〜Ｄ３を含む１つの共振回路のみを有する。
【選択図】図１

Description

本発明は、インターリーブ方式のＤＣ−ＤＣコンバータに関する。

ＤＣ−ＤＣコンバータの分野においては、スイッチング素子のスイッチングの際に発生する損失を低減するため、共振回路の共振現象を利用し、スイッチング素子の両端電圧が０Ｖになる状態でスイッチング素子をオンさせるソフトスイッチング技術が知られている。また、ＤＣ−ＤＣコンバータの出力のリップルを低減するために、複数の昇圧チョッパ回路を並列に接続したインターリーブ方式のＤＣ−ＤＣコンバータも知られている。

図５は、特許文献１に記載された従来のインターリーブ方式のＤＣ−ＤＣコンバータの構成を示す。このＤＣ−ＤＣコンバータ５０は、２つの昇圧チョッパ回路部（主回路部）５１Ａ及び５１Ｂと、１つの補助回路部５２を備えており、補助回路部５２の補助インダクタＬ２及び補助スイッチング素子Ｑ２を共通化することによって部品点数の削減及び回路構成の小型化を図っている。昇圧チョッパ回路部５１Ａ及び５１Ｂは、それぞれ主インダクタＬ１Ａ，Ｌ１Ｂと、主スイッチング素子Ｑ１Ａ，Ｑ１Ｂと、キャパシタＣ１Ａ，Ｃ１Ｂと、ダイオードＤ４Ａ，Ｄ４Ｂを備えている。また、昇圧チョッパ回路部５１Ａ及び５１Ｂは、ＤＣ−ＤＣコンバータ５０の出力端子間に接続されたキャパシタＣ３を共有している。一方、補助回路部５２は、上記補助インダクタＬ２及び補助スイッチング素子Ｑ２の他に、主スイッチング素子Ｑ１Ａ，Ｑ１Ｂへの逆流を防止するためのダイオードＤ５Ａ，Ｄ５Ｂと、昇圧チョッパ回路部５１Ａ及び５１Ｂとの間に接続されたキャパシタＣ２Ａ，Ｃ２Ｂと、ダイオードＤ２及びＤ３を備えている。しかしながら、補助回路部５２の共振回路を構成するキャパシタＣ２Ａ，Ｃ２Ｂが、主スイッチング素子Ｑ１Ａ，Ｑ１Ｂに対して個別に設けられており、部品点数の削減及び回路構成の小型化の点では、改善の余地が残されている。特に、昇圧チョッパ回路部の数が増えるほど、部品点数の削減及び回路構成の小型化が困難になる。

主回路部５１Ａ，５１Ｂのソフトスイッチングは、ＺＶＴ(Zero-Voltage-Transmission)と呼ばれ、主スイッチング素子Ｑ１Ａ，Ｑ１Ｂの両端電圧が０Ｖのときにこの主スイッチング素子Ｑ１Ａ，Ｑ１Ｂをオンさせることで、主スイッチング素子Ｑ１Ａ，Ｑ１Ｂによる損失を低減している。２つの主スイッチング素子Ｑ１Ａ，Ｑ１Ｂは、交互にオン及びオフされる。また、補助スイッチング素子Ｑ２は、主スイッチング素子Ｑ１Ａ又はＱ１Ｂがオンするよりも先にオンされ、主スイッチング素子Ｑ１Ａ又はＱ１Ｂがオンした後ほぼ同時にオフされる。そのため、補助スイッチング素子Ｑ２は、主スイッチング素子Ｑ１Ａ，Ｑ１Ｂの２倍の周波数でオン／オフされることになり、補助スイッチング素子Ｑ２の発熱による損失や劣化が問題となる。特に、昇圧チョッパ回路部の数が増えるほど、補助スイッチング素子Ｑ２の発熱と劣化の問題は深刻になる。

特開２００７−２８８７８号公報

本発明は、上記従来例の問題を解決するためになされたものであり、その第１の目的は、上記従来のインターリーブ方式のＤＣ−ＤＣコンバータと比較して、特に補助回路部の部品点数の削減及び回路構成の小型化が可能なＤＣ−ＤＣコンバータを提供することにある。また、本発明の第２の目的は、補助回路の部品点数の削減を図りつつ、補助スイッチング素子の発熱による損失の低減や劣化の遅延が可能なＤＣ−ＤＣコンバータを提供することにある。

上記目的を達成するため、本発明の第１の態様に係るインターリーブ方式のＤＣ−ＤＣコンバータは、直流電源に接続される入力端子と、負荷に接続される出力端子と、前記出力端子間に接続された１つの第１主キャパシタと、前記出力端子の高圧側にカソードが接続された１つの主ダイオードと、複数の主回路部と、１つの補助回路部を備え、
前記複数の主回路部は、昇圧チョッパ回路の構成から前記第１主キャパシタ及び前記主ダイオードを除いた主インダクタと、主スイッチング素子と、前記主スイッチング素子に並列接続された第２主キャパシタを含み、
前記補助回路部は、補助インダクタ、補助スイッチング素子、補助キャパシタ及び逆流防止用の補助ダイオードを含む１つの共振回路のみを有することを特徴とする。

前記複数の主回路部のそれぞれに関して、前記主インダクタの第１端部は前記入力端子の高圧側に接続され、第２端部は前記主ダイオードを介して前記出力端子の高圧側に接続されていることが好ましい。

また、前記複数の主回路部のそれぞれの前記主スイッチング素子及び前記補助回路部の前記補助スイッチング素子のオン及びオフを制御する制御部をさらに備え、
前記制御部は、前記補助スイッチング素子をオンし、前記補助スイッチング素子がオンしている間に、前記複数の主回路部のうちいずれか１つの主回路部（第１主回路部とする）の前記主スイッチング素子をオンし、それと同時に又はその後前記補助スイッチング素子をオフし、前記第１主回路部の前記主スイッチング素子をオフした後、前記補助スイッチング素子をオンし、前記補助スイッチング素子がオンしている間に、前記複数の主回路部のうち前記第１主回路部を除く他のいずれか１つの主回路部（第２主回路部とする）の前記主スイッチング素子をオンすることが好ましい。

また、本発明の第２の態様に係るインターリーブ方式のＤＣ−ＤＣコンバータは、直流電源に接続される入力端子と、負荷に接続される出力端子と、前記出力端子間に接続された１つの第１主キャパシタと、複数の主回路部と、１つの補助回路部を備え、
前記複数の主回路部は、昇圧チョッパ回路の構成から前記第１主キャパシタを除いた主インダクタと、主スイッチング素子と、前記主スイッチング素子に並列接続された第２キャパシタと、前記出力端子の高圧側にカソードが接続された主ダイオードを含み、
前記補助回路部は、前記複数の主回路部のそれぞれに対して設けられ、補助インダクタ、補助スイッチング素子、補助キャパシタ及び逆流防止用の補助ダイオードを含む複数の共振回路を有し、前記複数の共振回路は前記逆流防止用の補助ダイオードの一部を共有することを特徴とする。

また、前記複数の主回路部のそれぞれの前記主スイッチング素子及び前記補助回路部の複数の前記補助スイッチング素子のオン及びオフを制御する制御部をさらに備え、
前記制御部は、前記複数の主回路部のうちいずれか１つの主回路部（第１主回路部とする）に対応する前記補助スイッチング素子（第１補助スイッチング素子とする）をオンし、前記第１補助スイッチング素子がオンしている間に、前記第１主回路部の前記主スイッチング素子をオンし、それと同時に又はその後前記第１補助スイッチング素子をオフし、前記第１主回路部の前記主スイッチング素子をオフした後、前記複数の主回路部のうち前記第１主回路部を除く他のいずれか１つの主回路部（第２主回路部とする）に対応する前記補助スイッチング素子（第２補助スイッチング素子とする）をオンし、前記第２補助スイッチング素子がオンしている間に、前記第２主回路部の前記主スイッチング素子をオンすることが好ましい。

本発明の第１の態様に係る構成によれば、補助回路部全体及び主ダイオードを共有しているので、図５に示す従来のＤＣ−ＤＣコンバータと比較して、補助回路部を構成する補助キャパシタと、主インダクタと出力端子の高圧側との間に接続された主ダイオードを、それぞれ主回路部の数だけ減らすことができる。その結果、さらなる部品点数の削減及び回路構成の小型化が可能となる。

本発明の第２の態様に係る構成によれば、補助回路部が複数の共振回路を含んでいるので、部品点数の削減及び回路構成の小型化には不利であるが、複数の補助スイッチング素子を有しているので、個々の補助スイッチング素子がオン／オフされる回数は少なくなる。その結果、補助スイッチング素子の発熱による損失の低減や劣化の遅延が可能となる。

本発明の第１実施形態に係るインターリーブ方式のＤＣ−ＤＣコンバータの構成を示す回路図。 第１実施形態のＤＣ−ＤＣコンバータにおける主スイッチング素子と補助スイッチング素子のオン及びオフのタイミングを示すタイミングチャート。 本発明の第２実施形態に係るインターリーブ方式のＤＣ−ＤＣコンバータの構成を示す回路図。 第２実施形態のＤＣ−ＤＣコンバータにおける主スイッチング素子と補助スイッチング素子のオン及びオフのタイミングを示すタイミングチャート。 従来のＤＣ−ＤＣコンバータの構成を示す回路図。

（第１実施形態）
本発明の第１実施形態に係るインターリーブ方式のＤＣ−ＤＣコンバータ（以下、単にＤＣ−ＤＣコンバータとする）について説明する。図１は本実施形態に係るＤＣ−ＤＣコンバータ１０の構成を示す。ＤＣ−ＤＣコンバータ１０は、基本的に２つの主回路部（昇圧チョッパ回路部）１１Ａ，１１Ｂと１つの補助回路部１２を備え、２つの主回路部１１Ａ，１１Ｂのソフトスイッチングを１つの補助回路部（共振回路部）１２で実施するように構成されている。

昇圧チョッパ回路の構成のうち、第１主キャパシタＣ３と主ダイオードＤ４を共通とし、第１主回路部１１Ａは、主インダクタＬ１Ａ、主スイッチング素子Ｑ１Ａ、第２主キャパシタＣ１Ａ及び逆流防止用のダイオードＤ５Ａを含む。同様に、第２主回路部１１Ｂは、主インダクタＬ１Ｂ、主スイッチング素子Ｑ１Ｂ、第２主キャパシタＣ１Ｂ及び逆流防止用のダイオードＤ５Ｂを含む。補助回路部１２は、補助インダクタＬ２、補助スイッチング素子Ｑ２、補助キャパシタＣ２と、逆流防止用の補助ダイオードＤ１〜Ｄ３を含む。直流電源をＥ１、負荷をＲ１とする。また、制御部１３は、例えばＣＰＵなどで構成され、主スイッチング素子Ｑ１Ａ，Ｑ１Ｂ及び補助スイッチング素子Ｑ２のオン及びオフを制御する。主キャパシタＣ３は、ＤＣ−ＤＣコンバータ１０の出力端子の高圧側Ｐ３と接地側Ｐ４の間に接続されている。

第１主回路部１１Ａの主インダクタＬ１Ａの第１端部は、ＤＣ−ＤＣコンバータ１０の入力端子の高圧側Ｐ１に接続され、第２端部はダイオードＤ５Ａ及び主ダイオードＤ４を介して出力端子の高圧側Ｐ３に接続されている。主スイッチング素子Ｑ１Ａ及び第２主キャパシタＣ１Ａは、それぞれ主インダクタＬ１Ａの第２端部と入力端子の接地側Ｐ２の間に接続されている。同様に、第２主回路部１１Ｂの主インダクタＬ１Ｂの第１端部は、ＤＣ−ＤＣコンバータ１０の入力端子の高圧側Ｐ１に接続され、第２端部はダイオードＤ５Ｂ及び主ダイオードＤ４を介して出力端子の高圧側Ｐ３に接続されている。主スイッチング素子Ｑ１Ｂ及び第２主キャパシタＣ１Ｂは、それぞれ主インダクタＬ１Ｂの第２端部と入力端子の接地側Ｐ２の間に接続されている。

補助回路部１２の補助キャパシタＬ２の第１端部は、ダイオードＤ５Ａのカソードと主ダイオードＤ４のアノードの接続点に接続され、第２端部は補助ダイオードＤ１のアノードに接続されている。補助スイッチング素子Ｑ２は、補助ダイオードＤ１のカソードと入力端子の接地側Ｐ２（同時に、出力端子の接地側Ｐ４）の間に接続されている。補助ダイオードＤ２のアノードは補助ダイオードＤ１のカソードに接続され、補助キャパシタＣ２は、ダイオードＤ５Ａのカソードと主ダイオードＤ４のアノードの接続点と補助ダイオードＤ２のカソードの間に接続されている。補助ダイオードＤ３のアノードは、補助キャパシタＣ２と補助ダイオードＤ２のカソードの接続点に接続され、カソードは主ダイオードＤ４のカソードに接続されている。

次に、図２を参照して、第１実施形態に係るＤＣ−ＤＣコンバータ１０の動作を説明する。このインターリーブ方式のＤＣ−ＤＣコンバータ１０は、その出力のリップルを低減するために、並列に接続された複数の昇圧チョッパ回路を交互に駆動する。そのため、制御部１３は、まず、補助スイッチング素子Ｑ２をオンし、補助スイッチング素子Ｑ２がオンしている間に、２つの主回路部１１Ａ，１１Ｂのうちいずれか１つの主回路部、例えば、第１主回路部１１Ａの主スイッチング素子Ｑ１Ａをオンする。それと同時に又はその後、補助スイッチング素子Ｑ２をオフする。主スイッチング素子Ｑ１Ａの導通時間を、例えば、ＰＷＭ制御した後、主スイッチング素子Ｑ１Ａをオフする。その後、例えばスイッチング周波数の１／２周期が経過した後、再び補助スイッチング素子Ｑ２をオンし、補助スイッチング素子Ｑ２がオンしている間に、他方の主回路部、すなわち、第２主回路部１１Ｂの主スイッチング素子Ｑ１Ｂをオンする。それと同時に又はその後、補助スイッチング素子Ｑ２をオフする。主スイッチング素子Ｑ１Ｂの導通時間をＰＷＭ制御した後、主スイッチング素子Ｑ１Ｂをオフする。その後、例えばスイッチング周波数の１周期が経過した後、再び補助スイッチング素子Ｑ２をオンし、補助スイッチング素子Ｑ２がオンしている間に、再度第１主回路部１１Ａの主スイッチング素子Ｑ１Ａをオンする。このような動作を繰り返すことにより、２つの主スイッチング素子Ｑ１Ａ及びＱ１Ｂをそれぞれソフトスイッチングさせながら、同時にＤＣ−ＤＣコンバータ１０の出力のリップルを低減することができる。

このように、第１実施形態に係るＤＣ−ＤＣコンバータ１０では、補助回路部１２の全体及び主ダイオードＤ４を共有しているので、図５に示す従来のＤＣ−ＤＣコンバータ５０と比較して、補助回路部を構成する補助キャパシタＣ２ｎ（ｎ＝ＡｏｒＢ）と、主インダクタＬ１Ａ，Ｌ１Ｂと出力端子の高圧側との間に接続された主ダイオードＤ４ｎ（ｎ＝ＡｏｒＢ）を、それぞれ主回路部の数だけ減らすことができる。図１では、主回路部として第１主回路部１１Ａ及び第２主回路部１１Ｂの２つを例示しているが、これに限定されるものではなく、主回路部は３つ以上であってもよい。その場合でも、１つの補助回路部１２を共有することができる。それによって、さらなる部品点数の削減及び回路構成の小型化が可能となる。

（第２実施形態）
次に、第２実施形態に係るインターリーブ方式のＤＣ−ＤＣコンバータ（以下、単にＤＣ−ＤＣコンバータとする）について説明する。図３は本実施形態に係るＤＣ−ＤＣコンバータ２０の構成を示す。ＤＣ−ＤＣコンバータ２０は、基本的に２つの主回路部（昇圧チョッパ回路部）２１Ａ，２１Ｂと１つの補助回路部２２を備えている。補助回路部２２は、２つの主回路部２１Ａ，２１Ｂのそれぞれに対して設けられた２つの共振回路を有しており、２つの共振回路は逆流防止用の補助ダイオードの一部を共有している。

また、昇圧チョッパ回路の構成のうち、第１主キャパシタＣ３のみを共通とし、第１主回路部２１Ａは、主インダクタＬ１Ａ、主スイッチング素子Ｑ１Ａ、第２主キャパシタＣ１Ａ、主ダイオードＤ４Ａを含む。同様に、第２主回路部２１Ｂは、主インダクタＬ１Ｂ、主スイッチング素子Ｑ１Ｂ、第２主キャパシタＣ１Ｂ、主ダイオードＤ４Ｂを含む。図１に示す第１実施形態の構成と比較して、第１主回路部２１Ａ及び第２主回路部２１Ｂは、それぞれ主ダイオードＤ４Ａ，Ｄ４Ｂを含む代わりに、逆流防止用のダイオードＤ５Ａ，Ｄ５Ｂ（図１参照）を必要としない。

前述のように、補助回路部２２は、第１主回路部２１Ａ及び第２主回路部２１Ｂに対応して、２つの共振回路を有している。第１主回路部２１Ａに対応する第１共振回路は、補助インダクタＬ２Ａ、補助スイッチング素子Ｑ２Ａ、補助キャパシタＣ２Ａと、逆流防止用の補助ダイオードＤ１Ａ，Ｄ２，Ｄ３を含む。第２主回路部２１Ｂに対応する第２共振回路は、補助インダクタＬ２Ｂ、補助スイッチング素子Ｑ２Ｂ、補助キャパシタＣ２Ｂと、逆流防止用の補助ダイオードＤ１Ｂ，Ｄ２，Ｄ３を含む。すなわち、２つの共振回路は、逆流防止用の補助ダイオードの一部Ｄ２及びＤ３を共有している。

なお、第１実施形態の場合と同様に、直流電源をＥ１、負荷をＲ１とする。また、制御部２３は、例えばＣＰＵなどで構成され、主スイッチング素子Ｑ１Ａ，Ｑ１Ｂ及び補助スイッチング素子Ｑ２Ａ，Ｑ２Ｂのオン及びオフを制御する。主キャパシタＣ３は、ＤＣ−ＤＣコンバータ２０の出力端子の高圧側Ｐ３と接地側Ｐ４の間に接続されている。

第１主回路部２１Ａの主インダクタＬ１Ａの第１端部は、ＤＣ−ＤＣコンバータ２０の入力端子の高圧側Ｐ１に接続され、第２端部は主ダイオードＤ４Ａを介して出力端子の高圧側Ｐ３に接続されている。主スイッチング素子Ｑ１Ａ及び第２主キャパシタＣ１Ａは、それぞれ主インダクタＬ１Ａの第２端部と入力端子の接地側Ｐ２の間に接続されている。同様に、第２主回路部１１Ｂの主インダクタＬ１Ｂの第１端部は、ＤＣ−ＤＣコンバータ１０の入力端子の高圧側Ｐ１に接続され、第２端部は主ダイオードＤ４Ｂを介して出力端子の高圧側Ｐ３に接続されている。主スイッチング素子Ｑ１Ｂ及び第２主キャパシタＣ１Ｂは、それぞれ主インダクタＬ１Ｂの第２端部と入力端子の接地側Ｐ２の間に接続されている。

補助回路部２２の第１共振回路を構成する補助インダクタＬ２Ａの第１端部は、主インダクタＬ１Ａの第２端部と主ダイオードＤ４Ａのアノードの接続点に接続され、第２端部は補助ダイオードＤ１Ａのアノードに接続されている。補助スイッチング素子Ｑ２Ａは、補助ダイオードＤ１Ａのカソードと入力端子の接地側Ｐ２（同時に、出力端子の接地側Ｐ４）の間に接続されている。補助ダイオードＤ２のアノードは補助ダイオードＤ１Ａのカソードに接続され、補助キャパシタＣ２Ａは、主インダクタＬ１Ａの第２端部と主ダイオードＤ４Ａのアノードの接続点と補助ダイオードＤ２のカソードの間に接続されている。補助ダイオードＤ３のアノードは、補助キャパシタＣ２Ａと補助ダイオードＤ２のカソードの接続点に接続され、カソードは主ダイオードＤ４Ａのカソードに接続されている。

同様に、補助回路部２２の第２共振回路を構成する補助インダクタＬ２Ｂの第１端部は主インダクタＬ１Ｂの第２端部と主ダイオードＤ４Ｂのアノードの接続点に接続され、第２端部は補助ダイオードＤ１Ｂのアノードに接続されている。補助スイッチング素子Ｑ２Ｂは、補助ダイオードＤ１Ｂのカソードと入力端子の接地側Ｐ２（同時に、出力端子の接地側Ｐ４）の間に接続されている。補助ダイオードＤ２のアノードは補助ダイオードＤ１Ｂのカソードに接続され、補助キャパシタＣ２Ｂは、主インダクタＬ１Ｂの第２端部と主ダイオードＤ４Ｂのアノードの接続点と補助ダイオードＤ２のカソードの間に接続されている。補助ダイオードＤ３のアノードは、補助キャパシタＣ２Ｂと補助ダイオードＤ２のカソードの接続点に接続され、カソードは主ダイオードＤ４Ｂのカソードに接続されている。

次に、図４を参照して、第２実施形態に係るＤＣ−ＤＣコンバータ２０の動作を説明する。制御部２３は、まず、補助スイッチング素子Ｑ２Ａをオンし、補助スイッチング素子Ｑ２Ａがオンしている間に、２つの主回路部２１Ａ，２１Ｂのうち第１主回路部２１Ａの主スイッチング素子Ｑ１Ａをオンする。それと同時に又はその後、補助スイッチング素子Ｑ２Ａをオフする。主スイッチング素子Ｑ１Ａの導通時間を、例えば、ＰＷＭ制御した後、主スイッチング素子Ｑ１Ａをオフする。その後、例えばスイッチング周波数の１／２周期が経過した後、他方の補助スイッチング素子Ｑ２Ｂをオンし、補助スイッチング素子Ｑ２Ｂがオンしている間に、第２主回路部２１Ｂの主スイッチング素子Ｑ１Ｂをオンする。それと同時に又はその後、補助スイッチング素子Ｑ２Ｂをオフする。主スイッチング素子Ｑ１Ｂの導通時間をＰＷＭ制御した後、主スイッチング素子Ｑ１Ｂをオフする。その後、例えばスイッチング周波数の１周期が経過した後、再び補助スイッチング素子Ｑ２Ａをオンし、補助スイッチング素子Ｑ２Ａがオンしている間に、再度第１主回路部２１Ａの主スイッチング素子Ｑ１Ａをオンする。このような動作を繰り返すことにより、２つの主スイッチング素子Ｑ１Ａ及びＱ１Ｂをそれぞれソフトスイッチングさせながら、同時にＤＣ−ＤＣコンバータ２０の出力のリップルを低減することができる。

第１実施形態に関する図２と第２実施形態に関する図４を比較して、第１実施形態では、スイッチング周波数の１周期の間に補助スイッチング素子Ｑ２が２回オン／オフされる。それに対して、第２実施形態では、スイッチング周波数の１周期の間に２つの補助スイッチング素子Ｑ２Ａ及びＱ２Ｂがそれぞれ１回オン／オフされるだけである。そのため、第２実施形態は、部品点数の削減及び回路構成の小型化には不利であるが、個々の補助スイッチング素子がオン／オフされる回数が少なくなり、補助スイッチング素子の発熱による損失の低減や劣化の遅延が可能となる。なお、第２実施形態においても、第１主回路部２１Ａ及び第２主回路部２１Ｂの２つを例示しているが、これに限定されるものではなく、主回路部は３つ以上であってもよい。その場合、補助回路部２２の共振回路数を主回路部の数よりも少なくし、第１実施形態のように一部の共振回路を複数の主回路部で共有するように構成してもよい。それによって、さらなる部品点数の削減及び回路構成の小型化が可能となる。

１０ ＤＣ−ＤＣコンバータ
１１Ａ，２１Ａ 第１主回路部
１１Ｂ，２１Ｂ 第２主回路部
１２，２２ 補助回路部
１３，２３ 制御部
Ｃ３ 第１主キャパシタ
Ｄ４，Ｄ４Ａ，Ｄ４Ｂ 主ダイオード
Ｌ１Ａ，Ｌ１Ｂ 主インダクタ
Ｑ１Ａ，Ｑ１Ｂ 主スイッチング素子
Ｃ１Ａ，Ｃ１Ｂ 第２主キャパシタ
Ｌ２，Ｌ２Ａ，Ｌ２Ｂ 補助インダクタ
Ｑ２，Ｑ２Ａ，Ｑ２Ｂ 補助スイッチング素子
Ｃ２，Ｃ２Ａ，Ｃ２Ｂ 補助キャパシタ
Ｄ１，Ｄ１Ａ，Ｄ１Ｂ，Ｄ２，Ｄ３ 逆流防止用のダイオード

Claims (5)

1. 直流電源に接続される入力端子と、負荷に接続される出力端子と、前記出力端子間に接続された１つの第１主キャパシタと、前記出力端子の高圧側にカソードが接続された１つの主ダイオードと、複数の主回路部と、１つの補助回路部を備え、
   前記複数の主回路部は、昇圧チョッパ回路の構成から前記第１主キャパシタ及び前記主ダイオードを除いた主インダクタと、主スイッチング素子と、前記主スイッチング素子に並列接続された第２主キャパシタを含み、
   前記補助回路部は、補助インダクタ、補助スイッチング素子、補助キャパシタ及び逆流防止用の補助ダイオードを含む１つの共振回路のみを有することを特徴とするインターリーブ方式のＤＣ−ＤＣコンバータ。
2. 前記複数の主回路部のそれぞれに関して、前記主インダクタの第１端部は前記入力端子の高圧側に接続され、第２端部は前記主ダイオードを介して前記出力端子の高圧側に接続されていることを特徴とする請求項１に記載のインターリーブ方式のＤＣ−ＤＣコンバータ。
3. 前記複数の主回路部のそれぞれの前記主スイッチング素子及び前記補助回路部の前記補助スイッチング素子のオン及びオフを制御する制御部をさらに備え、
   前記制御部は、前記補助スイッチング素子をオンし、前記補助スイッチング素子がオンしている間に、前記複数の主回路部のうちいずれか１つの主回路部（第１主回路部とする）の前記主スイッチング素子をオンし、それと同時に又はその後前記補助スイッチング素子をオフし、前記第１主回路部の前記主スイッチング素子をオフした後、前記補助スイッチング素子をオンし、前記補助スイッチング素子がオンしている間に、前記複数の主回路部のうち前記第１主回路部を除く他のいずれか１つの主回路部（第２主回路部とする）の前記主スイッチング素子をオンすることを特徴とする請求項１又は請求項２に記載のインターリーブ方式のＤＣ−ＤＣコンバータ。
4. 直流電源に接続される入力端子と、負荷に接続される出力端子と、前記出力端子間に接続された１つの第１主キャパシタと、複数の主回路部と、１つの補助回路部を備え、
   前記複数の主回路部は、昇圧チョッパ回路の構成から前記第１主キャパシタを除いた主インダクタと、主スイッチング素子と、前記主スイッチング素子に並列接続された第２キャパシタと、前記出力端子の高圧側にカソードが接続された主ダイオードを含み、
   前記補助回路部は、前記複数の主回路部のそれぞれに対して設けられ、補助インダクタ、補助スイッチング素子、補助キャパシタ及び逆流防止用の補助ダイオードを含む複数の共振回路を有し、前記複数の共振回路は前記逆流防止用の補助ダイオードの一部を共有することを特徴とするインターリーブ方式のＤＣ−ＤＣコンバータ。
5. 前記複数の主回路部のそれぞれの前記主スイッチング素子及び前記補助回路部の複数の前記補助スイッチング素子のオン及びオフを制御する制御部をさらに備え、
   前記制御部は、前記複数の主回路部のうちいずれか１つの主回路部（第１主回路部とする）に対応する前記補助スイッチング素子（第１補助スイッチング素子とする）をオンし、前記第１補助スイッチング素子がオンしている間に、前記第１主回路部の前記主スイッチング素子をオンし、それと同時に又はその後前記第１補助スイッチング素子をオフし、前記第１主回路部の前記主スイッチング素子をオフした後、前記複数の主回路部のうち前記第１主回路部を除く他のいずれか１つの主回路部（第２主回路部とする）に対応する前記補助スイッチング素子（第２補助スイッチング素子とする）をオンし、前記第２補助スイッチング素子がオンしている間に、前記第２主回路部の前記主スイッチング素子をオンすることを特徴とする請求項４に記載のインターリーブ方式のＤＣ−ＤＣコンバータ。

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