JP2013089916A - 論理回路 - Google Patents
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Abstract
【解決手段】この論理回路1は、バイアス電源とグラウンドとの間で直列に接続され、それぞれのゲート端子に入力電圧が印加される第1及び第2のFET2A,2Bを備える論理回路であって、第1及び第2のFET2A,2BのうちのFET2Aは、ゲート端子が接続されるゲート電極膜17と、半導体材料からなるチャネル層12と、ゲート電極膜17とチャネル層12との間に配置され、電荷を蓄積及び放出する電荷蓄積構造を含む電荷蓄積層16と、を有する。
【選択図】図1
Description
Claims (12)
- バイアス電源とグラウンドとの間で直列に接続され、それぞれのゲート端子に入力電圧が印加される第1及び第2の電界効果トランジスタを備える論理回路であって、
前記第1及び第2の電界効果トランジスタのうちの少なくとも1つは、
前記ゲート端子が接続されるゲート電極膜と、
半導体材料からなるチャネル層と、
前記ゲート電極膜と前記チャネル層との間に配置され、電荷を蓄積及び放出する電荷蓄積構造を含む電荷蓄積層と、
を有する
ことを特徴とする論理回路。 - 前記電荷蓄積層においては、
前記電荷蓄積構造が、前記チャネル層或いは前記ゲート電極膜との間で電荷を蓄積及び放出可能に構成されている、
ことを特徴とする請求項1記載の論理回路。 - 前記電荷蓄積層においては、
前記電荷蓄積構造が、前記チャネル層或いは前記ゲート電極膜側に片寄って配置されている、
ことを特徴とする請求項2記載の論理回路。 - 前記電荷蓄積層においては、
前記電荷蓄積構造が、電荷に対する特性が異なる2層によって挟まれて配置されている、
ことを特徴とする請求項2記載の論理回路。 - 前記第1及び第2の電界効果トランジスタはN型トランジスタである、
ことを特徴とする請求項1〜4のいずれか1項に記載の論理回路。 - 前記第1及び第2の電界効果トランジスタはP型トランジスタである、
ことを特徴とする請求項1〜4のいずれか1項に記載の論理回路。 - 前記バイアス電源、前記グラウンド、及び前記ゲート端子の少なくとも1つには、雑音源が接続されている、
ことを特徴とする請求項1〜6のいずれか1項に記載の論理回路。 - 前記電荷蓄積構造は、前記電荷蓄積層中における導電材料層によって構成されている、
ことを特徴とする請求項1〜7のいずれか1項に記載の論理回路。 - 前記電荷蓄積構造は、前記電荷蓄積層中における欠陥によって生成されている、
ことを特徴とする請求項1〜7のいずれか1項に記載の論理回路。 - 前記電荷蓄積構造は、前記電荷蓄積層中における組成比のずれによって生成されている、
ことを特徴とする請求項1〜7のいずれか1項に記載の論理回路。 - 前記電荷蓄積構造は、前記電荷蓄積層中における微小材料によって生成されている、
ことを特徴とする請求項1〜7のいずれか1項に記載の論理回路。 - 前記電荷蓄積構造は、前記電荷蓄積層中における不純物原子或いは不純物分子によって構成されている、
ことを特徴とする請求項1〜7のいずれか1項に記載の論理回路。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018029312A (ja) * | 2016-08-19 | 2018-02-22 | 国立大学法人群馬大学 | 有機電界効果トランジスタ |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11111867A (ja) * | 1997-09-30 | 1999-04-23 | Sharp Corp | 半導体ナノ結晶の製造方法およびその半導体ナノ結晶を用いた半導体記憶素子 |
JP2002026160A (ja) * | 1996-04-11 | 2002-01-25 | Matsushita Electric Ind Co Ltd | 半導体記憶装置,その製造方法及びその駆動方法 |
JP2002164532A (ja) * | 2000-11-24 | 2002-06-07 | Toshiba Corp | 論理回路 |
WO2006095890A1 (ja) * | 2005-03-07 | 2006-09-14 | Nec Corporation | 半導体装置およびその製造方法 |
WO2006106572A1 (ja) * | 2005-03-31 | 2006-10-12 | Spansion Llc | 半導体装置 |
JP2007214483A (ja) * | 2006-02-13 | 2007-08-23 | Sanken Electric Co Ltd | 電界効果半導体装置及びその製造方法 |
JP2008118047A (ja) * | 2006-11-07 | 2008-05-22 | National Institute Of Advanced Industrial & Technology | 半導体集積回路 |
JP2008263181A (ja) * | 2007-03-19 | 2008-10-30 | Semiconductor Energy Lab Co Ltd | 不揮発性半導体記憶装置 |
WO2010090187A1 (ja) * | 2009-02-06 | 2010-08-12 | 株式会社 東芝 | 不揮発性半導体記憶装置及びその製造方法 |
-
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Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002026160A (ja) * | 1996-04-11 | 2002-01-25 | Matsushita Electric Ind Co Ltd | 半導体記憶装置,その製造方法及びその駆動方法 |
JPH11111867A (ja) * | 1997-09-30 | 1999-04-23 | Sharp Corp | 半導体ナノ結晶の製造方法およびその半導体ナノ結晶を用いた半導体記憶素子 |
JP2002164532A (ja) * | 2000-11-24 | 2002-06-07 | Toshiba Corp | 論理回路 |
WO2006095890A1 (ja) * | 2005-03-07 | 2006-09-14 | Nec Corporation | 半導体装置およびその製造方法 |
WO2006106572A1 (ja) * | 2005-03-31 | 2006-10-12 | Spansion Llc | 半導体装置 |
JP2007214483A (ja) * | 2006-02-13 | 2007-08-23 | Sanken Electric Co Ltd | 電界効果半導体装置及びその製造方法 |
JP2008118047A (ja) * | 2006-11-07 | 2008-05-22 | National Institute Of Advanced Industrial & Technology | 半導体集積回路 |
JP2008263181A (ja) * | 2007-03-19 | 2008-10-30 | Semiconductor Energy Lab Co Ltd | 不揮発性半導体記憶装置 |
WO2010090187A1 (ja) * | 2009-02-06 | 2010-08-12 | 株式会社 東芝 | 不揮発性半導体記憶装置及びその製造方法 |
Non-Patent Citations (2)
Title |
---|
JPN6015027135; 白鳥悠太,三浦健輔,葛西誠也: 'GaAsナノワイヤネットワークを主体としたコンパクトな再構成可能BDD論理回路の検討' 電子情報通信学会技術研究報告(ED 電子デバイス) Vol. 109, No. 422, 20100215, p. 71-76 * |
JPN6015027138; 葛西誠也: '雑音共存確率共鳴トランジスタ' 電子情報通信学会2011年総合大会講演論文集(エレクトロニクス2) , 20110228, p. SS-23-SS-26 * |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018029312A (ja) * | 2016-08-19 | 2018-02-22 | 国立大学法人群馬大学 | 有機電界効果トランジスタ |
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