JP2013077854A - 半導体素子 - Google Patents
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Abstract
超接合ウエハの作製に有利で、かつトレンチゲート構造の作製にも有利な面方位を備えた構成とすること。
【解決手段】
(100)面を表面とするN型半導体基板1に、<001>方向に伸び、かつ(010)面と(0−10)面を側面とする第1のトレンチ2を複数形成し、このトレンチ2をP型エピタキシャル層3で埋めることにより、超接合ウエハを作製する。この超接合ウエハに、<001>方向に直交する方向に伸びる第2導電型の領域を形成し、プレーナゲート構造を有する半導体素子を作製する。
【選択図】図1
Description
符号10は層間絶縁膜であり、符号11および13はそれぞれソース電極およびドレイン電極である。
実施の形態1.
図1は、実施の形態1のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。図1に示すように、シリコンよりなる高抵抗のN型半導体基板1の表面は(100)面またはこれと等価な面である。このN型半導体基板1の表面層に、<001>方向に伸びる第1のトレンチ2が所定のピッチで形成されている。
実施の形態2.
図2は、実施の形態2のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。図2に示すように、実施の形態2が実施の形態1と異なるのは、第2のトレンチ4が、N型半導体基板1の露出部分ではなく、P型エピタキシャル層3の露出部分を除去するように形成されていることと、N型半導体基板1の表面層にP型半導体領域7が形成されており、そのP型半導体領域7の表面層に高濃度のN+型ソース領域8および高濃度のP型半導体領域9が形成されていることである。その他の構成は実施の形態1と同じである。実施の形態1と同じ構成については、実施の形態1と同一の符号を付して説明を省略する。
実施の形態3.
図3は、実施の形態3のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。図3に示すように、実施の形態3が実施の形態1と異なるのは、第2のトレンチ4が、N型半導体基板1の露出部分の幅よりも狭く形成されていることと、隣り合う第2のトレンチ4の間の表面層にP型半導体領域7が形成されており、そのP型半導体領域7の表面層に高濃度のN+型ソース領域8および高濃度のP型半導体領域9が形成されていることである。その他の構成は実施の形態1と同じである。実施の形態1と同じ構成については、実施の形態1と同一の符号を付して説明を省略する。
参考例1.
図5は、参考例1のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。図5に示すように、参考例1が実施の形態1と異なるのは、N型半導体基板1の表面が(110)面またはこれと等価な面であることと、第1および第2のトレンチ2,4が<1−10>方向に伸びており、これらのトレンチ2,4の側面が(001)面またはこれと等価な面となることである。その他の構成は実施の形態1と同じである。実施の形態1と同じ構成については、実施の形態1と同一の符号を付して説明を省略する。参考例1によれば、実施の形態1と同様の効果が得られる。
参考例2.
図6は、参考例2のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。図6に示すように、参考例2は、実施の形態2において、N型半導体基板1の表面の面方位、並びに第1および第2のトレンチ2,4の方向を変えたものである。すなわち、参考例2では、N型半導体基板1の表面は(110)面またはこれと等価な面である。
参考例3.
図7は、参考例3のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。図7に示すように、参考例3は、実施の形態3において、N型半導体基板1の表面の面方位、並びに第1および第2のトレンチ2,4の方向を変えたものである。すなわち、参考例3では、N型半導体基板1の表面は(110)面またはこれと等価な面である。
参考例4.
図8は、参考例4のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。図8に示すように、参考例4が実施の形態1と異なるのは、第2のトレンチ4が、第1のトレンチ2の直交する方向、すなわち<010>方向に伸びていることと、隣り合う第2のトレンチ4の間の表面層にP型半導体領域7が形成されており、そのP型半導体領域7の表面層に高濃度のN+型ソース領域8および高濃度のP型半導体領域9が形成されていることである。
参考例5.
図9は、参考例5のトレンチゲート型MOSFETの要部の構成を示す断面斜視図である。図9に示すように、参考例5は、参考例4において、N型半導体基板1およびP型エピタキシャル層3にわたって、超接合ウエハの表面層に高抵抗のN型バッファ層14が形成されたものである。第2のトレンチ4は、そのN型バッファ層14を貫通して形成されている。また、高濃度のN+型ソース領域8および高濃度のP型半導体領域9は、N型バッファ層14の表面層に形成されている。その他の構成は実施の形態3と同じである。実施の形態3と同じ構成については、実施の形態3と同一の符号を付して説明を省略する。
実施の形態4.
図12は、実施の形態4のプレーナゲート型MOSFETの要部の構成を示す断面斜視図である。図12に示すように、実施の形態4は、シリコンよりなる高抵抗のN型半導体基板1の表面は(100)面またはこれと等価な面である。そして、このN型半導体基板1の表面層に、<001>方向に伸びる第1のトレンチ2が所定のピッチで形成されている。
これらN+型ソース領域8およびP型半導体領域9に接触し、かつゲート電極6に接触しないように、ソース電極11が形成されている。ゲート電極6とソース電極11との間には、層間絶縁膜10が形成されている。N+型ドレイン層12には、ドレイン電極13が
接触している。
実施の形態5
図13は、実施の形態5のプレーナゲート型MOSFETの要部の構成を示す断面斜視図である。図13に示すように、実施の形態5は、N型半導体基板1の表面が(100)面またはこれと等価な面であること、このN型半導体基板1の表面層に、<001>方向に伸びる第1のトレンチ2が所定のピッチで形成されていること、第1のトレンチ2の側面は、(010)面またはこれと等価な面であることが実施の形態4と同じである。実施の形態4と異なるのは、P型半導体領域9の伸びる方向である。即ち、実施の形態4では、第1のトレンチ2の伸びる方向に対してP型半導体領域9の伸びる方向が同じ(平行)であったのに対し、実施の形態5では、第1のトレンチ2の伸びる方向に対してP型半導体領域9の伸びる方向が異なる(直交)ことである。その他の構成は実施の形態4と同じであるので、実施の形態4と同じ構成については、実施の形態4と同一の符号を付して説明を省略する。実施の形態4では、電気特性のばらつきを少なくするために、隣接するP型エピタキシャル層3のピッチと隣接するP型半導体領域9のピッチを一致させるか逓倍とする必要がある(平行のため)が、実施の形態5では隣接するP型エピタキシャル層3のピッチと隣接するP型半導体領域9のピッチを一致させるか逓倍とする必要がない(直交のため)。
以上において本発明は、実施の形態において例示したNチャネルMOSFETに限らず、超接合構造とトレンチゲート構造を備えた全ての半導体素子に適用可能である。たとえば、PチャネルMOSFETや、トレンチ型のMOSゲート構造を備えたIGBT(絶縁ゲート型バイポーラトランジスタ)などにも適用できる。
2 第1のトレンチ
3 P型エピタキシャル層
4 第2のトレンチ
5 ゲート絶縁膜
6 ゲート電極
7 P型半導体領域
8 N+型ソース領域
9 高濃度のP型半導体領域
10 層間絶縁膜
11 ソース電極
12 N+型ドレイン層
13 ドレイン電極
14 高抵抗のN型バッファ層
Claims (7)
- (100)面またはこれと等価な面を表面とする第1導電型の半導体基板よりなる第1の半導体領域と、
前記半導体基板の表面層にて<001>方向に伸び、かつ(010)面と(0−10)面を側面とする複数の第1のトレンチ内に埋め込まれた第2導電型のエピタキシャル層よりなる第2の半導体領域と、
前記第1の半導体領域および第2の半導体領域の表面層に<001>方向に直交する方向に伸びる第2導電型の半導体領域と、
前記第2導電型の半導体領域の表面上に形成されるゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を具備することを特徴とする半導体素子。 - 前記第2導電型の半導体領域の表面層に形成された第1導電型のソース領域と、
を備えることを特徴とする請求項1に記載の半導体素子。 - 前記ゲート絶縁膜および前記ゲート電極は、<001>方向に直交する方向に伸びていることを特徴とする請求項1または2に記載の半導体素子。
- (100)面またはこれと等価な面を表面とする第1導電型の半導体基板よりなる第1の半導体領域と、
前記半導体基板の表面層にて<001>方向に伸び、かつ(010)面と(0−10)面を側面とする複数の第1のトレンチ内に埋め込まれた第2導電型のエピタキシャル層よりなる第2の半導体領域と、
チャネル幅が<001>方向に直交する方向に並行に形成されたプレーナゲート構造と、
を具備することを特徴とする半導体素子。 - 前記プレーナゲート構造は、
前記半導体基板の表面層に形成された第2導電型の半導体領域と、
前記第2導電型の半導体領域の表面層に形成された第1導電型のソース領域と、
前記半導体基板の表面上の隣接する前記ソース領域の間に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備えることを特徴とする請求項4に記載の半導体素子。 - 前記第1の半導体領域の幅と前記第2の半導体領域の幅は同じであることを特徴とする請求項1乃至請求項5のいずれか1つに記載の半導体素子。
- 前記半導体基板の裏面に設けられた第1導電型のドレイン層と、
前記ドレイン層に接触するドレイン電極と、
をさらに具備することを特徴とする請求項1乃至請求項5のいずれかに一つに記載の半導体素子。
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