JP2013058529A - 半導体チップのピックアップ方法 - Google Patents
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Abstract
【解決手段】特定の処理により気化する犠牲接着層、及びテープ本体を有するダイシングテープを準備し、半導体チップ形成用母基板の面のうち、第1のバンプ電極が形成された面とは反対側に位置する面に、犠牲接着層を介してテープ本体を貼着し、次いで、第1のバンプ電極が形成された側から、ダイシング領域に沿って半導体チップ形成用母基板及び犠牲接着層を切断することで、半導体チップ及び犠牲接着層を個片化し、次いで、個片化された半導体チップのうち、ピックアップする半導体チップの第1のバンプ電極が形成された面を吸着保持し、吸着保持された半導体チップに形成された犠牲接着層を気化させる。
【選択図】なし
Description
さらに、貫通電極の両端には、配線基板、或いは他の半導体チップと接続されるバンプ電極がそれぞれ設けられている。
図1〜図23は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図であり、図1〜図11は、本実施の形態の半導体チップのピックアップ方法を説明するための断面図である。
図1〜図23を参照して、本実施の形態の半導体装置120(図23参照)の製造方法について説明する中で、本実施の形態の半導体チップのピックアップ方法について説明する。
なお、本実施の形態では、第1の半導体チップ27としてメモリ用半導体チップを用いた場合を例に挙げて、以下の説明を行う。
保護膜14は、第1の回路素子層12を保護するための膜であり、絶縁樹脂(例えば、ポリイミド樹脂)を用いて形成する。
これにより、後述する図4に示す半導体チップ形成用母基板20の構成要素の一部となる構造体19が形成される。
支持基板17としては、例えば、光透過性の基板(例えば、ガラス基板)を用いることができる。
このように、接着部材16の厚さを、第1のバンプ電極15を完全に埋め込むことの可能な厚さにすることで、第1のバンプ電極15を損傷させることなく、支持基板16により構造体19を支持することができる。
薄板化された構造体19は、支持基板17に支持されているため、薄板化された後の構造体19の取り扱い(例えば、半導体製造装置間の搬送等)を容易に行なうことができる。
次いで、貫通孔22の側面、及び半導体基板11の第2の面11bを覆う絶縁層(図示せず)を形成する。次いで、半導体基板11の第2の面11bに形成された該絶縁層上に、貫通孔22を露出する開口部を有しためっき用マスク(図示せず)を形成する。
これにより、半導体チップ形成用母基板20を構成する保護膜14及び第1のバンプ電極15が露出される。
これにより、複数の半導体チップ27が個片化されると共に、各半導体チップ27の第2のバンプ電極25側の面に、第1の半導体チップ27の外形と略等しい大きさとされた犠牲接着層29が形成される。また、上記切断を行う際は、ダイシング領域Bに対応するテープ本体31の一部を切断するとよい。
ピックアップ装置36は、吸着ステージ37と、吸着コレット38と、を有する。吸着ステージ37は、加熱用支持部39(ヒートブロック)と、支持ブロック41(マスク)と、吸着溝42と、を有する。
ヒーター45は、加熱用支持ブロック44に内設されている。ヒーター45は、加熱用支持ブロック44の吸着面44aを介して、テープ本体31上に積層された犠牲接着層29を加熱する。ヒーター45としては、例えば、カートリッジヒーターを用いることができる。
吸着溝42は、加熱用支持ブロック44の外壁と支持ブロック41の側壁との間に形成されている。吸着溝42は、図示していない真空ポンプと接続されており、吸着面41a,44a上に載置されたダイシングテープ32(具体的には、テープ本体31)を吸着する。
吸着コレット38は、保護膜14が形成された側の第1の半導体基板27の面と対向する平坦な吸着面38aと、吸着面38aから露出された吸着孔38Aを有する。
吸着孔38Aは、図示していない真空ポンプと接続されている。これにより、吸着孔38Aは、保護膜14が形成された側の第1の半導体基板27の面を吸着する。
次いで、加熱用支持部39の上方に配置された第1の半導体チップ27と対向するように、該第1の半導体チップ27の上方に吸着コレット38を移動させる。
つまり、図10に示す工程では、ヒーター45を用いて、犠牲接着層29を加熱処理(特定の処理のうちの1つ)することで、犠牲接着層29を気化させる。
これにより、図11に示すように、複数の第1の半導体チップ27が製造される。
ステージ本体61は、第2の半導体チップ58が載置される平坦な基板載置面61aを有する。第1の吸着孔62は、ステージ本体61に複数設けられており、基板載置面61aから露出されている。第1の吸着孔62は、図示していない真空ポンプと接続されており、基板載置面61aに載置された第2の半導体チップ58を吸着する。
第2の半導体チップ58は、図11に示す第1の半導体チップ27に設けられた第1の回路素子層12の替わりに第2の回路素子層65を設けると共に、第1の半導体チップ27に設けられた第1のバンプ電極15の替わりに第1のバンプ電極66を設け、さらに、第1の半導体チップ27に設けられた貫通電極24及び第2のバンプ電極25を構成要素から除いた以外は、第1の半導体チップ27と同様に構成される。
第1のバンプ電極66は、保護膜14の開口部14Aから露出された第2の回路素子層65の表面65aに形成されている。第1のバンプ電極66は、第2の回路素子層65に設けられたトランジスタ素子(図示せず)と電気的に接続されている。
なお、本実施の形態では、第2の半導体チップ58としてメモリ用半導体チップを用いた場合を例に挙げて、以下の説明を行う。
ボンディングツール71は、ツール本体72と、第2の吸着孔73と、ヒーター75と、を有する。ツール本体72は、吸着した半導体チップを押圧する押圧面72aを有する。
ヒーター75は、ボンディングツール71に吸着された半導体チップを所定の温度(例えば、80〜100℃)に加熱する。ヒーター75としては、例えば、カートリッジヒーターを用いることができる。
これにより、第2の半導体チップ58上に第1の半導体チップ27−1が積層されると共に、第1の半導体チップ27−1と第2の半導体チップ58との間に隙間が形成される。
これにより、第1の半導体チップ12−1に対して、第1の半導体チップ12−2がフリップチップ接続されると共に、第1の半導体チップ27−1と第1の半導体チップ27−2との間に隙間が形成される。
これにより、第1の半導体チップ27−2に対して、第1の半導体チップ27−3がフリップチップ接続されると共に、第1の半導体チップ27−2と第1の半導体チップ27−3との間に隙間が形成される。
第1の半導体チップ78は、インターフェイス(Interface)用半導体チップである。第1の半導体チップ78は、第2の半導体チップ27に設けられた第1の回路素子層12、第1のバンプ電極15、及び第2のバンプ電極25の替わりに、第1の回路素子層81、第1のバンプ電極82、及び第2のバンプ電極84を設けた以外は、第1の半導体チップ27と同様に構成される。
第1のバンプ電極82は、保護膜14に形成された開口部14Aから露出された第1の回路素子層81の表面81aに設けられている。
また、第1及び第2のバンプ電極82,84は、第1の回路素子層81に形成されたインターフェイス回路素子(図示せず)と電気的に接続されている。
また、第2の半導体チップ58と、第1の半導体チップ27−1と、第1の半導体チップ27−2と、第1の半導体チップ27−3と、第1の半導体チップ78と、が順次積層されたチップ積層体87が形成される。
このとき、第1の半導体チップ78を構成する第1のバンプ電極82及び保護膜14の表面14aを、第1の封止樹脂88から露出させる。
濡れ性の悪いシート93としては、フッ素系シート材、或いはシリコーン系接着剤を備えたシート材等を用いることができる。
その後、アンダーフィル樹脂91を所定の温度(例えば、150℃)でキュアして、アンダーフィル樹脂91を完全に硬化させることで、第1の封止樹脂88が形成される。
配線母基板101は、複数の配線基板100が連結された構成とされており、基板本体103と、接続パッド104と、配線パターン105と、外部接続用パッド106と、貫通電極107と、第1のソルダーレジスト109と、第2のソルダーレジスト111と、を有する。
接続パッド104は、基板本体103の表面103aのうち、配線基板形成領域Cの中央部に設けられている。接続パッド104は、図16に示すチップ積層体87を構成する第1の半導体チップ78に設けられた第1のバンプ電極82と接続される電極である。
外部接続用パッド106は、配線基板形成領域Cに対応する基板本体103の裏面103bに設けられている。
第2のソルダーレジスト111は、外部接続用パッド106を露出するように、配線基板形成領域C及びダイシングラインDに対応する基板本体103の裏面103bに設けられている。
具体的には、液状とされたアンダーフィル樹脂115は、ディスペンサー(図示せず)から液状とされたNCP(Non conductive Paste)を供給することで形成する。
なお、図20に示す工程では、配線母基板101を構成する全ての配線基板100に対して、第1の封止樹脂88が形成されたチップ積層体87を実装する。
これにより、複数のチップ積層体87を一括封止するモールド樹脂117が形成される。モールド樹脂117としては、例えば、エポキシ樹脂等の熱硬化性樹脂を用いることができる。
これにより、配線基板100、チップ積層体87、アンダーフィル樹脂115、モールド樹脂117、及び外部接続端子119を有し、かつ連結された複数の半導体装置120が形成される。外部接続端子119としては、例えば、はんだボールを用いることができる。
Claims (5)
- 半導体チップが形成される複数のチップ形成領域、及び複数の前記チップ形成領域を区画するダイシング領域を有する半導体基板と、該半導体基板の第1の面のうち、複数の前記チップ形成領域に形成された回路素子層と、該回路素子層の表面に形成された第1のバンプ電極と、を有し、複数の前記半導体チップが連結された半導体チップ形成用母基板を準備する工程と、
特定の処理により気化する犠牲接着層、及びテープ本体を有するダイシングテープを準備し、前記半導体チップ形成用母基板の面のうち、前記第1のバンプ電極が形成された面とは反対側に位置する面に、前記犠牲接着層を介して前記テープ本体を貼着する工程と、
前記第1のバンプ電極が形成された側から、前記ダイシング領域に沿って前記半導体チップ形成用母基板及び前記犠牲接着層を切断することで、前記半導体チップ及び前記犠牲接着層を個片化する工程と、
個片化された前記半導体チップのうち、ピックアップする前記半導体チップの前記第1のバンプ電極が形成された面を吸着保持し、吸着保持された前記半導体チップに形成された前記犠牲接着層を気化させる工程と、
を含むことを特徴とする半導体チップのピックアップ方法。 - 前記特定の処理は、加熱処理であることを特徴とする請求項1記載の半導体チップのピックアップ方法。
- 前記犠牲接着層は、200℃以上に加熱されることで気化することを特徴とする請求項2記載の半導体チップのピックアップ方法。
- 前記半導体チップ形成用母基板を準備する工程では、前記半導体基板を薄板化することを特徴とする請求項1ないし3のうち、いずれか1項記載の半導体チップのピックアップ方法。
- 前記半導体チップ形成用母基板を準備する工程では、前記半導体基板を貫通する貫通電極を形成すると共に、前記第1の面の反対側に位置する前記半導体基板の第2の面側に、前記貫通電極を介して前記第1のバンプ電極と電気的に接続される第2のバンプ電極を形成することを特徴とする請求項1ないし4のうち、いずれか1項記載の半導体チップのピックアップ方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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ID=48134177
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JP (1) | JP2013058529A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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RD02 | Notification of acceptance of power of attorney |
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