JP2013051538A - Clock setting circuit and integrated circuit - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To reduce the costs of an integrated circuit by reducing the number of terminals.SOLUTION: A capture circuit 23 reads setting input values SEL1-SEL4 to input terminals 14-1 to 14-4 at a timing T1 and a timing T2, supplies the setting input values SEL1-SEL4 read at the timing T1 to a clock generation circuit 11, and supplies the setting input values SEL1-SEL4 read at the timing T2 to a clock generation circuit 12. A setting signal generation circuit 22 generates and outputs to respective output terminals 15-1, 15-2 setting signals SET0to1, SET1to0 whose value changes from a value available for the setting input values to another value available for the setting input values between the timing T1 and the timing T2.

Description

本発明は、クロック設定回路および集積回路に関するものである。   The present invention relates to a clock setting circuit and an integrated circuit.

近年、ＡＳＩＣ（Application Specific Integrated Circuit）などの集積回路に、ＥＭＩ（Electro Magnetic Interference）の低減を目的として、スペクトル拡散クロックジェネレーター（ＳＳＣＧ：Spread Spectrum Clock Generator）が使用されている（例えば特許文献１参照）。   In recent years, spread spectrum clock generators (SSCG) have been used in integrated circuits such as ASICs (Application Specific Integrated Circuits) for the purpose of reducing EMI (Electro Magnetic Interference) (see, for example, Patent Document 1). ).

特開２００６−１４８８４０号公報JP 2006-148840 A

複数のＳＳＣＧを内蔵する集積回路では、各ＳＳＣＧの動作モード（拡散方向、変調周波数など）を異ならせることで、ＥＭＩを低減させている。   In an integrated circuit incorporating a plurality of SSCGs, EMI is reduced by changing the operation mode (spreading direction, modulation frequency, etc.) of each SSCG.

ＳＳＣＧはＥＭＩ低減に大きな効果があるため、設計上、ＥＭＩを規制する規格（ＶＣＣＩ、ＦＣＣ、ＥＮ５５０２２など）による上限値以下となっていても、動作モードを誤って設定してしまうと、上限値を超えてしまう可能性がある。動作モードの設定をＡＳＩＣなどの内部で実行されるプログラム上で行うと誤った設定値が与えられる可能性があり、また誤った設定値が与えられているか否かを集積回路の外部から発見しにくいため、集積回路の端子を介して外部から集積回路へ設定値を入力することが好ましい。   Since SSCG has a great effect on EMI reduction, even if it is less than the upper limit according to the standard (VCCI, FCC, EN55022, etc.) that regulates EMI, if the operation mode is set erroneously, May be exceeded. If the operation mode is set on a program executed internally such as ASIC, there is a possibility that an incorrect setting value may be given, and whether or not the wrong setting value is given is found from outside the integrated circuit. Since it is difficult, it is preferable to input a set value from the outside to the integrated circuit via a terminal of the integrated circuit.

しかしながら、集積回路内の複数のＳＳＣＧのそれぞれに対して所定数の設定値を入力する場合、ＳＳＣＧの数と設定値の数との積と同数の端子を動作モードの設定のために集積回路に設ける必要があり、集積回路のコストが高くなってしまう。   However, when a predetermined number of setting values are input to each of the plurality of SSCGs in the integrated circuit, the same number of terminals as the product of the number of SSCGs and the number of setting values are set in the integrated circuit for setting the operation mode. Therefore, the cost of the integrated circuit is increased.

本発明は、上記の問題に鑑みてなされたもので、端子数を低減して集積回路のコストを低減可能とするクロック設定回路、およびそのクロック設定回路を内蔵する集積回路を得ることを目的とする。   The present invention has been made in view of the above problems, and an object thereof is to obtain a clock setting circuit capable of reducing the number of terminals and reducing the cost of an integrated circuit, and an integrated circuit incorporating the clock setting circuit. To do.

上記の課題を解決するために、本発明では以下のようにした。   In order to solve the above problems, the present invention is configured as follows.

本発明に係るクロック設定回路は、所定の第１の数の入力端子に対する設定入力値を第１のタイミングおよび第２のタイミングで読み取り、第１のタイミングで読み取った第１の数の設定入力値を第１のクロック発生回路に供給し、第２のタイミングで読み取った第１の数の設定入力値を第２のクロック発生回路に供給するキャプチャー回路と、第１のタイミングと第２のタイミングとの間において設定入力値の取り得る値から設定入力値の取り得る別の値へ値が変化する１または複数の設定信号を生成し１または複数の出力端子にそれぞれ出力する設定信号生成回路とを備える。   The clock setting circuit according to the present invention reads a set input value for a predetermined first number of input terminals at a first timing and a second timing, and reads the first number of set input values read at the first timing. Is supplied to the first clock generation circuit and the first number of set input values read at the second timing are supplied to the second clock generation circuit, and the first timing and the second timing A setting signal generation circuit that generates one or a plurality of setting signals whose values change from a value that the setting input value can take to another value that the setting input value can take and outputs the setting signal to one or a plurality of output terminals. Prepare.

これにより、外部の配線などで出力端子を入力端子に接続することで複数のクロック発生回路の設定が行える。同一の入力端子から異なるタイミングで複数のクロック発生回路の設定入力値が得られるため、端子数が少なくなり、集積回路のコストが低減可能となる。   Thereby, a plurality of clock generation circuits can be set by connecting the output terminal to the input terminal by an external wiring or the like. Since the set input values of a plurality of clock generation circuits can be obtained from the same input terminal at different timings, the number of terminals is reduced, and the cost of the integrated circuit can be reduced.

また、本発明に係るクロック設定回路は、上記のクロック設定回路に加え、次のようにしてもよい。この場合、上述の複数の設定信号は、値を反転させる同一になる２つの設定信号の両方を含む。   In addition to the clock setting circuit, the clock setting circuit according to the present invention may be configured as follows. In this case, the plurality of setting signals described above include both of the two setting signals that are identical and whose values are inverted.

また、本発明に係るクロック設定回路は、上記のクロック設定回路のいずれかに加え、次のようにしてもよい。この場合、上述の１または複数の設定信号は、値を反転させる同一になる２つの設定信号のうちの一方を含み、他方を含まない。   In addition to the clock setting circuit described above, the clock setting circuit according to the present invention may be configured as follows. In this case, the one or more setting signals described above include one of two identical setting signals whose values are inverted, and do not include the other.

これにより、端子数をより少なくすることができる。なお、反転回路を外部で接続することで上述の他方の設定信号を生成できる。   Thereby, the number of terminals can be reduced. The other setting signal described above can be generated by connecting an inverting circuit externally.

また、本発明に係るクロック設定回路は、上記のクロック設定回路のいずれかに加え、次のようにしてもよい。この場合、上述の入力端子の数および上述の出力端子の数の和は、クロック発生回路の数と入力端子の数との積より少ない。   In addition to the clock setting circuit described above, the clock setting circuit according to the present invention may be configured as follows. In this case, the sum of the number of input terminals and the number of output terminals is less than the product of the number of clock generation circuits and the number of input terminals.

また、本発明に係るクロック設定回路は、上記のクロック設定回路のいずれかに加え、次のようにしてもよい。この場合、クロック設定回路は、第１のタイミングおよび第２のタイミングを指定するトリガー信号を生成するトリガー回路をさらに備える。そして、設定信号生成回路は、トリガー信号に基づいて設定信号の値を変化させる。   In addition to the clock setting circuit described above, the clock setting circuit according to the present invention may be configured as follows. In this case, the clock setting circuit further includes a trigger circuit that generates a trigger signal that specifies the first timing and the second timing. The setting signal generation circuit changes the value of the setting signal based on the trigger signal.

また、本発明に係るクロック設定回路は、上記のクロック設定回路のいずれかに加え、次のようにしてもよい。この場合、クロック設定回路は、スペクトラム拡散クロックジェネレーターであり、上述の設定入力値は、スペクトラム拡散パラメーターの値である。   In addition to the clock setting circuit described above, the clock setting circuit according to the present invention may be configured as follows. In this case, the clock setting circuit is a spread spectrum clock generator, and the set input value is the value of the spread spectrum parameter.

これにより、複数のＳＳＣＧの設定に使用する端子数を少なくすることができる。   Thereby, the number of terminals used for setting a plurality of SSCGs can be reduced.

本発明に係る集積回路は、上述のクロック設定回路のいずれか、および上述のクロック発生回路を内蔵し、上述の入力端子および上述の出力端子を備える。   An integrated circuit according to the present invention incorporates any of the above-described clock setting circuits and the above-described clock generation circuit, and includes the above-described input terminal and the above-described output terminal.

これにより、外部の配線などで出力端子を入力端子に接続することで複数のクロック発生回路の設定ができる。同一の入力端子から異なるタイミングで複数のクロック発生回路の設定入力値が得られるため、端子数が少なくなり、集積回路のコストが低減される。   Thus, a plurality of clock generation circuits can be set by connecting the output terminal to the input terminal by an external wiring or the like. Since the set input values of a plurality of clock generation circuits can be obtained from the same input terminal at different timings, the number of terminals is reduced and the cost of the integrated circuit is reduced.

本発明によれば、端子数を低減して集積回路のコストを低減可能とする。   According to the present invention, the number of terminals can be reduced to reduce the cost of the integrated circuit.

図１は、本発明の実施の形態１に係る集積回路の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of an integrated circuit according to Embodiment 1 of the present invention. 図２は、図１における設定入力値および設定信号の一例を示すタイミングチャートである。FIG. 2 is a timing chart showing an example of the set input value and the set signal in FIG. 図３は、図１に示す集積回路における出力端子と入力端子との接続例を示すブロック図である。FIG. 3 is a block diagram illustrating a connection example between an output terminal and an input terminal in the integrated circuit illustrated in FIG. 図４は、図３に示す接続状態での、設定入力値および設定信号の一例を示すタイミングチャートである。FIG. 4 is a timing chart showing an example of the set input value and the set signal in the connection state shown in FIG. 図５は、本発明の実施の形態２に係る集積回路の構成を示すブロック図である。FIG. 5 is a block diagram showing a configuration of an integrated circuit according to Embodiment 2 of the present invention. 図６は、図５における設定入力値および設定信号の一例を示すタイミングチャートである。FIG. 6 is a timing chart showing an example of the set input value and the set signal in FIG.

以下、図に基づいて本発明の実施の形態を説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

実施の形態１． Embodiment 1 FIG.

図１は、本発明の実施の形態１に係る集積回路の構成を示すブロック図である。図１に示す集積回路（ＩＣ）１は、２つのクロック発生回路１１，１２、クロック設定回路１３、入力端子１４−１〜１４−４、および出力端子１５−１，１５−２を有する。   FIG. 1 is a block diagram showing a configuration of an integrated circuit according to Embodiment 1 of the present invention. An integrated circuit (IC) 1 shown in FIG. 1 has two clock generation circuits 11 and 12, a clock setting circuit 13, input terminals 14-1 to 14-4, and output terminals 15-1 and 15-2.

クロック発生回路１１，１２は、それぞれ、ＳＳＣＧであって、ＰＬＬ（Phase Locked Loop）でクロック信号を生成して出力する。クロック発生回路１１，１２は、クロック設定回路１３から供給されるスペクトラム拡散パラメーターの値により指定される動作モードで動作する。このスペクトラム拡散パラメーターおよびその取り得る値（１または０）の意味は、例えば、スペクトル拡散機能（オン＝１、オフ＝０）、拡散方向（センタースプレッド＝１、ダウンスプレッド＝０）、拡散幅（±０．５％＝１、±１．０％＝０）、変調周波数（３０ｋＨｚ＝１、５０ｋＨｚ＝０）である。   Each of the clock generation circuits 11 and 12 is an SSCG, and generates and outputs a clock signal by a PLL (Phase Locked Loop). The clock generation circuits 11 and 12 operate in an operation mode specified by the value of the spread spectrum parameter supplied from the clock setting circuit 13. The meaning of this spread spectrum parameter and its possible value (1 or 0) is, for example, spread spectrum function (on = 1, off = 0), spread direction (center spread = 1, down spread = 0), spread width ( ± 0.5% = 1, ± 1.0% = 0) and modulation frequency (30 kHz = 1, 50 kHz = 0).

クロック設定回路１３は、クロック発生回路１１，１２にスペクトラム拡散パラメーターの値を供給し動作モードを指定する。クロック設定回路１３は、トリガー回路２１、設定信号生成回路２２、およびキャプチャー回路２３を有する。   The clock setting circuit 13 supplies the spread spectrum parameter value to the clock generation circuits 11 and 12 and designates the operation mode. The clock setting circuit 13 includes a trigger circuit 21, a setting signal generation circuit 22, and a capture circuit 23.

トリガー回路２１は、第１のタイミングＴ１および第２のタイミングＴ２を指定するトリガー信号を生成する。   The trigger circuit 21 generates a trigger signal that specifies the first timing T1 and the second timing T2.

設定信号生成回路２２は、２つの設定信号を生成し２つの設定信号を出力端子１５−１，１５−２にそれぞれ出力する。各設定信号は、第１のタイミングＴ１と第２のタイミングＴ２との間において設定入力値の取り得る値から設定入力値の取り得る別の値へ値が変化する信号である。実施の形態１では、これらの２つの設定信号は、一方の値を反転させると他方と同一になる。また、実施の形態１では、設定信号生成回路２２は、トリガー信号に基づいて設定信号の値を変化させる。   The setting signal generation circuit 22 generates two setting signals and outputs the two setting signals to the output terminals 15-1 and 15-2, respectively. Each setting signal is a signal whose value changes from a value that the setting input value can take to another value that the setting input value can take between the first timing T1 and the second timing T2. In the first embodiment, these two setting signals are the same as the other when one value is inverted. In the first embodiment, the setting signal generation circuit 22 changes the value of the setting signal based on the trigger signal.

キャプチャー回路２３は、入力端子１４−１〜１４−４に対する設定入力値を第１のタイミングＴ１および第２のタイミングＴ２で読み取り、第１のタイミングＴ１で読み取った設定入力値をクロック発生回路１１に供給し、第２のタイミングＴ２で読み取った設定入力値をクロック発生回路１２に供給する。   The capture circuit 23 reads the set input values for the input terminals 14-1 to 14-4 at the first timing T 1 and the second timing T 2, and reads the set input values read at the first timing T 1 to the clock generation circuit 11. The set input value read at the second timing T2 is supplied to the clock generation circuit 12.

なお、トリガー回路２１は、クロック設定回路１３の外部にあってもよい。   The trigger circuit 21 may be outside the clock setting circuit 13.

入力端子１４−１〜１４−４は、スペクトラム拡散パラメーターと同数（つまり設定入力値と同数）の端子である。出力端子１５−１，１５−２は、設定信号の数と同数の端子である。入力端子１４−１〜１４−４の数（＝４）および出力端子１５−１，１５−２の数（＝２）の和（＝６）は、クロック発生回路１１，１２の数（＝２）と入力端子１４−１〜１４−４の数（＝４）との積（＝８）より少ない。   The input terminals 14-1 to 14-4 are the same number of terminals as the spread spectrum parameters (that is, the same number as the set input value). The output terminals 15-1 and 15-2 are the same number of terminals as the number of setting signals. The sum (= 6) of the number of input terminals 14-1 to 14-4 (= 4) and the number of output terminals 15-1 and 15-2 (= 2) is equal to the number of clock generation circuits 11 and 12 (= 2). ) And the number (= 4) of the input terminals 14-1 to 14-4 (= 8).

次に、実施の形態１に係る集積回路１におけるクロック設定回路１３の動作について説明する。   Next, the operation of the clock setting circuit 13 in the integrated circuit 1 according to the first embodiment will be described.

図１に示す集積回路１の入力端子１４−１〜１４−４には、それぞれ、設定入力値として１が固定的に入力されるか、設定入力値として０が固定的に入力されるか、出力端子１５−１の設定信号ＳＥＴ０ｔｏ１または出力端子１５−２の設定信号ＳＥＴ１ｔｏ０が入力される。   Whether 1 is fixedly input as a set input value or 0 is fixedly input as a set input value to the input terminals 14-1 to 14-4 of the integrated circuit 1 illustrated in FIG. The setting signal SET0to1 of the output terminal 15-1 or the setting signal SET1to0 of the output terminal 15-2 is input.

例えば、入力端子１４−ｉへの設定入力値を１に固定する場合、入力端子１４−ｉを電源に接続し、入力端子１４−ｉへの設定入力値を０に固定する場合、入力端子１４−ｉをグランドに接続する。入力端子１４−ｉへ設定信号ＳＥＴ０ｔｏ１を入力する場合には、出力端子１５−１が入力端子１４−ｉに接続され、入力端子１４−ｉへ設定信号ＳＥＴ１ｔｏ０を入力する場合には、出力端子１５−２が入力端子１４−ｉに接続される。   For example, when the set input value to the input terminal 14-i is fixed to 1, when the input terminal 14-i is connected to the power source and the set input value to the input terminal 14-i is fixed to 0, the input terminal 14-i -I is connected to ground. When the setting signal SET0to1 is input to the input terminal 14-i, the output terminal 15-1 is connected to the input terminal 14-i, and when the setting signal SET1to0 is input to the input terminal 14-i, the output terminal 15- -2 is connected to the input terminal 14-i.

入力端子１４−１〜１４−４に対する配線が完了された状態で、クロック設定回路１３は、次のように動作する。図２は、図１における設定入力値ＳＥＬ１〜ＳＥＬ４および設定信号ＳＥＴ０ｔｏ１，ＳＥＴ１ｔｏ０の一例を示すタイミングチャートである。   In a state where the wiring to the input terminals 14-1 to 14-4 is completed, the clock setting circuit 13 operates as follows. FIG. 2 is a timing chart showing an example of the set input values SEL1 to SEL4 and the set signals SET0to1 and SET1to0 in FIG.

まず、トリガー回路２１が、タイミングＴ１，Ｔ２でトリガーパルスを生成し、設定信号回路２２およびキャプチャー回路２３に供給する。   First, the trigger circuit 21 generates a trigger pulse at timings T <b> 1 and T <b> 2 and supplies it to the setting signal circuit 22 and the capture circuit 23.

キャプチャー回路２３は、最初のトリガーパルスを検出すると、そのときの入力端子１４−１〜１４−４の設定入力値ＳＥＬ１〜ＳＥＬ４を読み取り、クロック発生回路１１に供給する。各設定入力値ＳＥＬｉ（ｉ＝１，・・・，４）は、１ビットの論理値（実際には論理値０，１に対応する電圧）を有し、４つの設定入力値ＳＥＬ１〜ＳＥＬ４は、４つのスペクトル拡散パラメーターに対応する。   When detecting the first trigger pulse, the capture circuit 23 reads the set input values SEL1 to SEL4 of the input terminals 14-1 to 14-4 at that time and supplies them to the clock generation circuit 11. Each set input value SELi (i = 1,..., 4) has a 1-bit logical value (actually a voltage corresponding to logical values 0 and 1), and the four set input values SEL1 to SEL4 are Corresponds to four spread spectrum parameters.

一方、設定信号生成回路２２は、初期値として、出力端子１５−１への設定信号ＳＥＴ０ｔｏ１の値を０にしており、出力端子１５−２への設定信号ＳＥＴ１ｔｏ０の値を１にしている。そして、設定信号生成回路２２は、最初のトリガーパルスを検出すると、所定の時間（タイミングＴ２とタイミングＴ１との差より短い時間）経過後に（タイミングＴ３で）、出力端子１５−１への設定信号ＳＥＴ０ｔｏ１の値を０から１へ変化させ、出力端子１５−２への設定信号ＳＥＴ１ｔｏ０の値を１から０へ変化させる。   On the other hand, as the initial value, the setting signal generation circuit 22 sets the value of the setting signal SET0to1 to the output terminal 15-1 to 0 and sets the value of the setting signal SET1to0 to the output terminal 15-2 to 1. When the setting signal generation circuit 22 detects the first trigger pulse, the setting signal to the output terminal 15-1 is passed after a predetermined time (a time shorter than the difference between the timing T2 and the timing T1) has elapsed (at the timing T3). The value of SET0to1 is changed from 0 to 1, and the value of the setting signal SET1to0 to the output terminal 15-2 is changed from 1 to 0.

そして、キャプチャー回路２３は、２番目のトリガーパルスを検出すると、そのときの入力端子１４−１〜１４−４の設定入力値ＳＥＬ１〜ＳＥＬ４を読み取り、クロック発生回路１２に供給する。   When detecting the second trigger pulse, the capture circuit 23 reads the set input values SEL1 to SEL4 of the input terminals 14-1 to 14-4 at that time and supplies them to the clock generation circuit 12.

このようにして、異なるタイミングで入力端子１４−１〜１４−４から読み取られた２組の設定入力値ＳＥＬ１〜ＳＥＬ４が、クロック発生回路１１，１２にそれぞれ供給される。   In this way, two sets of set input values SEL1 to SEL4 read from the input terminals 14-1 to 14-4 at different timings are supplied to the clock generation circuits 11 and 12, respectively.

ここで、出力端子１５−１，１５−２と入力端子１４−１〜１４−４の接続例を示す。図３は、図１に示す集積回路１における出力端子１５−１，１５−２と入力端子１４−１〜１４−４との接続例を示すブロック図である。図４は、図３に示す接続状態での、設定入力値ＳＥＬ１〜ＳＥＬ４および設定信号ＳＥＴ０ｔｏ１，ＳＥＴ１ｔｏ０の一例を示すタイミングチャートである。   Here, a connection example of the output terminals 15-1 and 15-2 and the input terminals 14-1 to 14-4 is shown. FIG. 3 is a block diagram illustrating an example of connection between the output terminals 15-1 and 15-2 and the input terminals 14-1 to 14-4 in the integrated circuit 1 illustrated in FIG. FIG. 4 is a timing chart showing an example of the set input values SEL1 to SEL4 and the set signals SET0to1 and SET1to0 in the connection state shown in FIG.

図３に示すように接続を行った場合、図４に示すように、クロック発生回路１１には、設定入力値ＳＥＬ１〜ＳＥＬ４として（１，０，１，０）が供給され、クロック発生回路１２には、設定入力値ＳＥＬ１〜ＳＥＬ４として（１，０，０，１）が供給される。例えば、設定入力値ＳＥＬ１がスペクトル拡散機能（オン＝１、オフ＝０）に対応し、設定入力値ＳＥＬ２が拡散方向（センタースプレッド＝１、ダウンスプレッド＝０）に対応し、設定入力値ＳＥＬ３が拡散幅（±０．５％＝１、±１．０％＝０）に対応し、設定入力値ＳＥＬ４が変調周波数（３０ｋＨｚ＝１、５０ｋＨｚ＝０）に対応する場合、クロック発生回路１１とクロック発生回路１２は、互いに異なる動作モードでクロック信号を生成する。   When the connection is made as shown in FIG. 3, as shown in FIG. 4, the clock generation circuit 11 is supplied with (1,0,1,0) as the set input values SEL1 to SEL4, and the clock generation circuit 12 Are supplied with (1, 0, 0, 1) as the set input values SEL1 to SEL4. For example, the set input value SEL1 corresponds to the spread spectrum function (on = 1, off = 0), the set input value SEL2 corresponds to the spreading direction (center spread = 1, down spread = 0), and the set input value SEL3 is When the spread width (± 0.5% = 1, ± 1.0% = 0) and the set input value SEL4 corresponds to the modulation frequency (30 kHz = 1, 50 kHz = 0), the clock generation circuit 11 and the clock The generation circuit 12 generates a clock signal in different operation modes.

以上のように、上記実施の形態１によれば、キャプチャー回路２３は、入力端子１４−１〜１４−４に対する設定入力値ＳＥＬ１〜ＳＥＬ４をタイミングＴ１およびタイミングＴ２で読み取り、タイミングＴ１で読み取った設定入力値ＳＥＬ１〜ＳＥＬ４をクロック発生回路１１に供給し、タイミングＴ２で読み取った設定入力値ＳＥＬ１〜ＳＥＬ４をクロック発生回路１２に供給する。また、設定信号生成回路２２は、タイミングＴ１とタイミングＴ２との間において設定入力値の取り得る値から設定入力値の取り得る別の値へ値が変化する設定信号ＳＥＴ０ｔｏ１，ＳＥＴ１ｔｏ０を生成し出力端子１５−１，１５−２にそれぞれ出力する。   As described above, according to the first embodiment, the capture circuit 23 reads the setting input values SEL1 to SEL4 for the input terminals 14-1 to 14-4 at the timing T1 and the timing T2, and the setting read at the timing T1. The input values SEL1 to SEL4 are supplied to the clock generation circuit 11, and the set input values SEL1 to SEL4 read at the timing T2 are supplied to the clock generation circuit 12. The setting signal generation circuit 22 generates setting signals SET0to1 and SET1to0 whose values change from a value that can be taken by the setting input value to another value that can be taken by the setting input value between the timing T1 and the timing T2. Output to 15-1 and 15-2, respectively.

これにより、出力端子１５−ｊ（ｊ＝１，２）を入力端子１４−ｋ（ｋ＝１，・・・，４）に接続することで複数のクロック発生回路１１，１２の設定が行える。同一の入力端子から異なるタイミングで複数のクロック発生回路１１，１２の設定入力値が得られるため、端子数が少なくなり、集積回路１のコストが低減可能となる。   Thus, the plurality of clock generation circuits 11 and 12 can be set by connecting the output terminal 15-j (j = 1, 2) to the input terminal 14-k (k = 1,..., 4). Since the set input values of the plurality of clock generation circuits 11 and 12 can be obtained from the same input terminal at different timings, the number of terminals is reduced, and the cost of the integrated circuit 1 can be reduced.

実施の形態２． Embodiment 2. FIG.

図５は、本発明の実施の形態２に係る集積回路の構成を示すブロック図である。図５に示す集積回路３１は、３つのクロック発生回路４１，４２，４３、クロック設定回路４４、入力端子４５−１〜４５−４、および出力端子４６−１〜４６−６を有する。   FIG. 5 is a block diagram showing a configuration of an integrated circuit according to Embodiment 2 of the present invention. The integrated circuit 31 shown in FIG. 5 includes three clock generation circuits 41, 42, and 43, a clock setting circuit 44, input terminals 45-1 to 45-4, and output terminals 46-1 to 46-6.

クロック発生回路４１，４２，４３は、クロック発生回路１１，１２と同様の回路である。   The clock generation circuits 41, 42, and 43 are the same circuits as the clock generation circuits 11 and 12.

クロック設定回路４４は、クロック発生回路４１，４２，４３にスペクトラム拡散パラメーターの値を供給し動作モードを指定する。クロック設定回路４４は、トリガー回路５１、設定信号生成回路５２、およびキャプチャー回路５３を有する。   The clock setting circuit 44 supplies the spread spectrum parameter value to the clock generation circuits 41, 42, and 43 and designates the operation mode. The clock setting circuit 44 includes a trigger circuit 51, a setting signal generation circuit 52, and a capture circuit 53.

トリガー回路５１は、第１のタイミングＴ１１、第２のタイミングＴ１２、および第３のタイミングＴ１３を指定するトリガー信号を生成する。   The trigger circuit 51 generates a trigger signal that designates the first timing T11, the second timing T12, and the third timing T13.

設定信号生成回路５２は、６つの設定信号を生成し６つの設定信号を出力端子４６−１〜４６−６にそれぞれ出力する。各設定信号は、タイミングＴ１１とタイミングＴ１２との間、および／またはタイミングＴ１２とタイミングＴ１３との間において、設定入力値の取り得る値から設定入力値の取り得る別の値へ値が変化する信号である。実施の形態２では、これらの６つの設定信号は、それぞれ、値を反転させると別の設定信号と同一になる。また、実施の形態２では、設定信号生成回路５２は、トリガー信号に基づいて設定信号の値を変化させる。   The setting signal generation circuit 52 generates six setting signals and outputs the six setting signals to the output terminals 46-1 to 46-6, respectively. Each setting signal is a signal whose value changes from a value that the setting input value can take to another value that the setting input value can take between the timing T11 and the timing T12 and / or between the timing T12 and the timing T13. It is. In the second embodiment, these six setting signals are the same as other setting signals when the values are inverted. In the second embodiment, the setting signal generation circuit 52 changes the value of the setting signal based on the trigger signal.

キャプチャー回路５３は、入力端子４５−１〜４５−４に対する設定入力値をタイミングＴ１１，Ｔ１２，Ｔ１３で読み取り、タイミングＴ１１で読み取った設定入力値をクロック発生回路４１に供給し、タイミングＴ１２で読み取った設定入力値をクロック発生回路４２に供給し、タイミングＴ１３で読み取った設定入力値をクロック発生回路４３に供給する。   The capture circuit 53 reads the set input values for the input terminals 45-1 to 45-4 at timings T11, T12, T13, supplies the set input values read at the timing T11 to the clock generation circuit 41, and reads them at the timing T12. The set input value is supplied to the clock generation circuit 42, and the set input value read at timing T13 is supplied to the clock generation circuit 43.

なお、トリガー回路５１は、クロック設定回路４４の外部にあってもよい。   The trigger circuit 51 may be provided outside the clock setting circuit 44.

入力端子４５−１〜４５−４は、スペクトラム拡散パラメーターと同数（つまり設定入力値と同数）の端子である。出力端子４６−１〜４６−６は、設定信号の数と同数の端子である。入力端子４５−１〜４５−４の数（＝４）および出力端子４６−１〜４６−６の数（＝６）の和（＝１０）は、クロック発生回路４１，４２，４３の数（＝３）と入力端子４５−１〜４５−４の数（＝４）との積（＝１２）より少ない。   The input terminals 45-1 to 45-4 are the same number of terminals as spread spectrum parameters (that is, the same number as the set input value). The output terminals 46-1 to 46-6 are the same number of terminals as the number of setting signals. The sum (= 10) of the number of input terminals 45-1 to 45-4 (= 4) and the number of output terminals 46-1 to 46-6 (= 6) is the number of clock generation circuits 41, 42, 43 ( = 3) and the product (= 12) of the number of input terminals 45-1 to 45-4 (= 4).

次に、実施の形態２に係る集積回路３１におけるクロック設定回路４４の動作について説明する。   Next, the operation of the clock setting circuit 44 in the integrated circuit 31 according to the second embodiment will be described.

図５に示す集積回路３１の入力端子４５−１〜４５−４には、それぞれ、設定入力値として１が固定的に入力されるか、設定入力値として０が固定的に入力されるか、出力端子４６−１〜４６−６の設定信号ＳＥＴ０−０−１〜ＳＥＴ１−１−０のいずれかが入力される。   Whether 1 is fixedly input as the set input value or 0 is fixedly input as the set input value to the input terminals 45-1 to 45-4 of the integrated circuit 31 illustrated in FIG. Any of the setting signals SET0-0-1 to SET1-1-0 of the output terminals 46-1 to 46-6 is input.

実施の形態１と同様にして入力端子４５−１〜４５−４に対する配線が完了された状態で、クロック設定回路４４は、次のように動作する。図６は、図５における設定入力値ＳＥＬ１〜ＳＥＬ４および設定信号の一例を示すタイミングチャートである。   The clock setting circuit 44 operates as follows in a state where the wiring to the input terminals 45-1 to 45-4 is completed in the same manner as in the first embodiment. FIG. 6 is a timing chart showing an example of the set input values SEL1 to SEL4 and the set signal in FIG.

まず、トリガー回路５１が、タイミングＴ１１，Ｔ１２，Ｔ１３でトリガーパルスを生成し、設定信号回路２２およびキャプチャー回路２３に供給する。   First, the trigger circuit 51 generates a trigger pulse at timings T <b> 11, T <b> 12, T <b> 13 and supplies it to the setting signal circuit 22 and the capture circuit 23.

キャプチャー回路５３は、最初のトリガーパルスを検出すると、そのときの入力端子４５−１〜４５−４の設定入力値ＳＥＬ１〜ＳＥＬ４を読み取り、クロック発生回路４１に供給する。なお、各設定入力値ＳＥＬｉは、実施の形態１と同様である。   When detecting the first trigger pulse, the capture circuit 53 reads the set input values SEL1 to SEL4 of the input terminals 45-1 to 45-4 at that time and supplies them to the clock generation circuit 41. Each set input value SELi is the same as in the first embodiment.

一方、設定信号生成回路５２は、初期値として、出力端子４６−１，４６−２，４６−３への設定信号ＳＥＴ０−０−１，ＳＥＴ０−１−０，ＳＥＴ０−１−１の値を０にしており、出力端子４６−４，４６−５，４６−６への設定信号ＳＥＴ１−０−０，ＳＥＴ１−０−１，ＳＥＴ１−１−０の値を１にしている。設定信号生成回路５２は、最初のトリガーパルスを検出すると、所定の時間（タイミングＴ１２とタイミングＴ１１との差より短い時間）経過後に（タイミングＴ１４で）、出力端子４６−２，４６−３への設定信号ＳＥＴ０−１−０，ＳＥＴ０−１−１の値を０から１へ変化させ、出力端子４６−４，４６−５への設定信号ＳＥＴ１−０−０，ＳＥＴ１−０−１の値を１から０へ変化させる。   On the other hand, the setting signal generation circuit 52 uses the values of the setting signals SET0-0-1, SET0-1-0, and SET0-1-1 to the output terminals 46-1, 46-2, and 46-3 as initial values. The setting signals SET1-0-0, SET1-0-1, and SET1-1-0 to the output terminals 46-4, 46-5, and 46-6 are set to 1. When the setting signal generation circuit 52 detects the first trigger pulse, after a predetermined time (a time shorter than the difference between the timing T12 and the timing T11) has elapsed (at the timing T14), the setting signal generation circuit 52 supplies the output terminals 46-2 and 46-3. The values of the setting signals SET0-1-0 and SET0-1-1 are changed from 0 to 1, and the values of the setting signals SET1-0-0 and SET1-0-1 to the output terminals 46-4 and 46-5 are changed. Change from 1 to 0.

次に、キャプチャー回路５３は、２番目のトリガーパルスを検出すると、そのときの入力端子４５−１〜４５−４の設定入力値ＳＥＬ１〜ＳＥＬ４を読み取り、クロック発生回路４２に供給する。   Next, when the capture circuit 53 detects the second trigger pulse, the capture circuit 53 reads the set input values SEL1 to SEL4 of the input terminals 45-1 to 45-4 at that time and supplies them to the clock generation circuit 42.

設定信号生成回路５２は、２番目のトリガーパルスを検出すると、所定の時間（タイミングＴ１３とタイミングＴ１２との差より短い時間）経過後に（タイミングＴ１５で）、出力端子４６−１，４６−５への設定信号ＳＥＴ０−０−１，ＳＥＴ１−０−１の値を０から１へ変化させ、出力端子４６−２，４６−６への設定信号ＳＥＴ０−１−０，ＳＥＴ１−１−０の値を１から０へ変化させる。   When the setting signal generation circuit 52 detects the second trigger pulse, after a predetermined time (a time shorter than the difference between the timing T13 and the timing T12) has elapsed (at the timing T15), the setting signal generation circuit 52 supplies the output terminals 46-1 and 46-5. The setting signals SET0-0-1 and SET1-0-1 are changed from 0 to 1, and the values of the setting signals SET0-1-0 and SET1-1-0 to the output terminals 46-2 and 46-6 are changed. Is changed from 1 to 0.

次に、キャプチャー回路５３は、３番目のトリガーパルスを検出すると、そのときの入力端子４５−１〜４５−４の設定入力値ＳＥＬ１〜ＳＥＬ４を読み取り、クロック発生回路４３に供給する。   Next, when detecting the third trigger pulse, the capture circuit 53 reads the set input values SEL1 to SEL4 of the input terminals 45-1 to 45-4 at that time and supplies them to the clock generation circuit 43.

このようにして、異なるタイミングで入力端子４５−１〜４５−４から読み取られた３組の設定入力値ＳＥＬ１〜ＳＥＬ４が、クロック発生回路４１，４２，４３にそれぞれ供給される。   In this way, three sets of set input values SEL1 to SEL4 read from the input terminals 45-1 to 45-4 at different timings are supplied to the clock generation circuits 41, 42, and 43, respectively.

実施の形態３． Embodiment 3 FIG.

本発明の実施の形態３に係る集積回路は、実施の形態１の集積回路１から、出力端子１５−１，１５−２の一方の出力端子１５−ｊを省略し、設定信号生成回路２２は、設定信号ＳＥＴ０ｔｏ１，ＳＥＴ１ｔｏ０の一方のみを生成し、出力端子１５−ｋ（ｋ≠ｊ）に出力する。   The integrated circuit according to the third embodiment of the present invention omits one output terminal 15-j of the output terminals 15-1 and 15-2 from the integrated circuit 1 of the first embodiment, and the setting signal generation circuit 22 is Only one of the setting signals SET0to1 and SET1to0 is generated and output to the output terminal 15-k (k ≠ j).

なお、実施の形態３に係る集積回路のその他の構成および動作は、実施の形態１の集積回路１と同様であるので、その説明を省略する。   Since the other configuration and operation of the integrated circuit according to the third embodiment are the same as those of the integrated circuit 1 according to the first embodiment, the description thereof is omitted.

実施の形態３に係る集積回路に対して、設定信号ＳＥＴ０ｔｏ１，ＳＥＴ１ｔｏ０のうち、出力端子１５−ｋから得られない設定信号を入力する場合には、設定信号ＳＥＴ０ｔｏ１，ＳＥＴ１ｔｏ０のうち、出力端子１５−ｋから得られる設定信号の値を、集積回路の外部の反転回路で反転させて、入力端子１４−ｉ（ｉ＝１，・・・，４）に入力すればよい。   When a setting signal that cannot be obtained from the output terminal 15-k among the setting signals SET0to1 and SET1to0 is input to the integrated circuit according to the third embodiment, the output terminal 15− of the setting signals SET0to1 and SET1to0. The value of the setting signal obtained from k may be inverted by an inverting circuit outside the integrated circuit and input to the input terminal 14-i (i = 1,..., 4).

これにより、集積回路の端子数をより少なくすることができる。   Thereby, the number of terminals of the integrated circuit can be further reduced.

実施の形態４． Embodiment 4 FIG.

本発明の実施の形態４に係る集積回路は、実施の形態２の集積回路３１から、出力端子４６−１，４６−６の一方、出力端子４６−２，４６−５の一方、および出力端子４６−３，４６−４の一方を省略し、設定信号生成回路５２は、設定信号ＳＥＴ０−０−１，ＳＥＴＳＥＴ１−１−０の一方のみ、設定信号ＳＥＴ０−１−０，ＳＥＴＳＥＴ１−０−１の一方のみ、および設定信号ＳＥＴ０−１−１，ＳＥＴＳＥＴ１−０−０の一方のみを生成し、３つの出力端子に出力する。   The integrated circuit according to the fourth embodiment of the present invention is different from the integrated circuit 31 of the second embodiment in that one of the output terminals 46-1, 46-6, one of the output terminals 46-2, 46-5, and the output terminal. One of 46-3 and 46-4 is omitted, and the setting signal generation circuit 52 sets the setting signals SET0-1-0 and SETSET1-0-1 only on one of the setting signals SET0-0-1 and SETSET1-1-0. And only one of the setting signals SET0-1-1 and SETSET1-0-0 are generated and output to the three output terminals.

なお、実施の形態４に係る集積回路のその他の構成および動作は、実施の形態２の集積回路１と同様であるので、その説明を省略する。   Since the other configuration and operation of the integrated circuit according to the fourth embodiment are the same as those of the integrated circuit 1 according to the second embodiment, description thereof is omitted.

実施の形態４に係る集積回路に対して、実施の形態２における６つの設定信号のうち、３つの出力端子から得られない設定信号を入力する場合には、３つの出力端子のいずれかから得られる設定信号の値を、集積回路の外部の反転回路で反転させて、入力端子４５−ｉに入力すればよい。   When the setting signal that cannot be obtained from the three output terminals among the six setting signals in the second embodiment is input to the integrated circuit according to the fourth embodiment, it is obtained from any of the three output terminals. The value of the set signal may be inverted by an inverting circuit outside the integrated circuit and input to the input terminal 45-i.

これにより、集積回路の端子数をより少なくすることができる。   Thereby, the number of terminals of the integrated circuit can be further reduced.

なお、上述の各実施の形態は、本発明の好適な例であるが、本発明は、これらに限定されるものではなく、本発明の要旨を逸脱しない範囲において、種々の変形、変更が可能である。   Each embodiment described above is a preferred example of the present invention, but the present invention is not limited to these, and various modifications and changes can be made without departing from the scope of the present invention. It is.

例えば、上記実施の形態１，２では、クロック発生回路の数は２または３であるが、４つ以上でもよい。   For example, in the first and second embodiments, the number of clock generation circuits is two or three, but may be four or more.

また、上記実施の形態１，２では、クロック発生回路についての設定入力値の数が４であるが、４以外でもよい。   In the first and second embodiments, the number of set input values for the clock generation circuit is four, but may be other than four.

また、上記実施の形態１，２では、すべてのクロック発生回路についての設定入力値の数が同一であるが、設定入力値の数は異なっていてもよい。   In the first and second embodiments, the number of set input values for all the clock generation circuits is the same, but the number of set input values may be different.

本発明は、例えば、プリンターなどの画像形成装置内のＡＳＩＣに適用可能である。   The present invention is applicable to an ASIC in an image forming apparatus such as a printer.

１ 集積回路
１１，１２，４１〜４３ クロック発生回路
１３，４４ クロック設定回路
１４−１〜１４−４，４５−１〜４５−４ 入力端子
１５−１，１５−２，４６−１〜４６−６ 出力端子
２１，５１ トリガー回路
２２，５２ 設定信号生成回路
２３，５３ キャプチャー回路 DESCRIPTION OF SYMBOLS 1 Integrated circuit 11, 12, 41-43 Clock generation circuit 13, 44 Clock setting circuit 14-1 to 14-4, 45-1 to 45-4 Input terminal 15-1, 15-2, 46-1 to 46- 6 Output terminal 21, 51 Trigger circuit 22, 52 Setting signal generation circuit 23, 53 Capture circuit

Claims (7)

少なくとも２つのクロック発生回路の設定を行うクロック設定回路において、
所定の第１の数の入力端子に対する設定入力値を第１のタイミングおよび第２のタイミングで読み取り、前記第１のタイミングで読み取った前記第１の数の設定入力値を第１のクロック発生回路に供給し、前記第２のタイミングで読み取った前記第１の数の設定入力値を第２のクロック発生回路に供給するキャプチャー回路と、
前記第１のタイミングと前記第２のタイミングとの間において前記設定入力値の取り得る値から前記設定入力値の取り得る別の値へ値が変化する１または複数の設定信号を生成し１または複数の出力端子にそれぞれ出力する設定信号生成回路と、
を備えることを特徴とするクロック設定回路。 In a clock setting circuit for setting at least two clock generation circuits,
A set input value for a predetermined first number of input terminals is read at a first timing and a second timing, and the first number of set input values read at the first timing is a first clock generation circuit. A capture circuit that supplies the first number of set input values read at the second timing to a second clock generation circuit;
Generating one or a plurality of setting signals whose values change from a value that can be taken by the setting input value to another value that can be taken by the setting input value between the first timing and the second timing; A setting signal generation circuit for outputting to each of a plurality of output terminals;
A clock setting circuit comprising: 前記複数の設定信号は、値を反転させる同一になる２つの前記設定信号の両方を含むことを特徴とする請求項１記載のクロック設定回路。   The clock setting circuit according to claim 1, wherein the plurality of setting signals include both of the two setting signals that are the same for inverting values. 前記１または複数の設定信号は、値を反転させる同一になる２つの前記設定信号のうちの一方を含み、他方を含まないことを特徴とする請求項１記載のクロック設定回路。   2. The clock setting circuit according to claim 1, wherein the one or more setting signals include one of two identical setting signals whose values are inverted and do not include the other. 前記入力端子の数および前記出力端子の数の和は、前記クロック発生回路の数と前記入力端子の数との積より少ないことを特徴とする請求項１から請求項３のうちのいずれか１項記載のクロック設定回路。   4. The sum of the number of the input terminals and the number of the output terminals is less than the product of the number of the clock generation circuits and the number of the input terminals. The clock setting circuit described in the section. 前記第１のタイミングおよび前記第２のタイミングを指定するトリガー信号を生成するトリガー回路をさらに備え、
前記設定信号生成回路は、前記トリガー信号に基づいて前記設定信号の値を変化させること、
を特徴とする請求項１から請求項４のうちのいずれか１項記載のクロック設定回路。 A trigger circuit for generating a trigger signal specifying the first timing and the second timing;
The setting signal generation circuit changes a value of the setting signal based on the trigger signal;
5. The clock setting circuit according to claim 1, wherein: 前記クロック設定回路は、スペクトラム拡散クロックジェネレーターであり、
前記設定入力値は、スペクトラム拡散パラメーターの値であること、
を特徴とする請求項１から請求項５のうちのいずれか１項記載のクロック設定回路。 The clock setting circuit is a spread spectrum clock generator,
The set input value is a value of a spread spectrum parameter;
The clock setting circuit according to any one of claims 1 to 5, wherein 請求項１から請求項６のうちのいずれか１項記載のクロック設定回路、および前記クロック発生回路を内蔵し、前記入力端子および前記出力端子を備えることを特徴とする集積回路。   An integrated circuit comprising the clock setting circuit according to any one of claims 1 to 6 and the clock generation circuit, and comprising the input terminal and the output terminal.
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