JP2013038279A - Semiconductor device and method of manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置及び半導体装置の製造方法に関する。 The present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
不揮発性メモリの分野においては、フラッシュメモリを筆頭に、強誘電体メモリ（ＦｅＲＡＭ）、ＭＲＡＭ（ｍａｇｎｅｔｉｃ ＲＡＭ）、ＯＵＭ（Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ）等の研究が盛んである。 In the field of non-volatile memories, researches such as ferroelectric memories (FeRAM), MRAMs (magnetic RAMs), OUMs (Ovonic Unified Memory), etc. are actively conducted with flash memories at the top.
最近、これらの従来の不揮発性メモリと異なる抵抗変化型不揮発メモリ（抵抗変化型不揮発メモリ素子： ｒｅｓｉｓｔａｎｃｅ ＲＡＭ）が提案されている（非特許文献１）。この抵抗変化型不揮発メモリは、電圧パルスの印加によってメモリセルの抵抗変化層の抵抗値を設定することにより情報を書き込むことができ、かつ情報の非破壊読み出しを行うことができる不揮発性メモリである。また、抵抗変化型不揮発メモリは、セル面積が小さく、多値化が可能なことから、既存の不揮発性メモリをしのぐ可能性を有する。非特許文献１の抵抗変化層としてはＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）及びＹＢＣＯ（ＹＢａ２Ｃｕ３Ｏｙ）が用いられている。抵抗変化型不揮発性メモリについては他の提案もなされている（非特許文献２、非特許文献３）。非特許文献２では、抵抗変化層として約５０ｎｍの多結晶ＮｉＯｘ（ｘ＝１〜１．５）が用いられており、上部電極に正の電圧を印加することで、低抵抗状態もしくは高抵抗状態に変化することが述べられている。非特許文献３では、抵抗変化層に８０ｎｍの微結晶ＴｉＯ２が用いられている。
また、非特許文献４及び非特許文献５には、抵抗変化型不揮発メモリ素子のスイッチンッグ原理が記載されている。
Recently, a resistance variable nonvolatile memory (resistance variable nonvolatile memory element: resistance RAM) different from these conventional nonvolatile memories has been proposed (Non-patent Document 1). This variable resistance nonvolatile memory is a nonvolatile memory in which information can be written and non-destructive reading of information can be performed by setting the resistance value of the variable resistance layer of the memory cell by applying a voltage pulse. . In addition, since the resistance change type nonvolatile memory has a small cell area and can be multi-valued, it has a possibility of surpassing existing nonvolatile memories. PCMO (Pr 0.7 Ca 0.3 MnO 3 ) and YBCO (YBa 2 Cu 3 O y ) are used as the resistance change layer of Non-Patent Document 1. Other proposals have been made for variable resistance nonvolatile memories (Non-Patent
Non-Patent Document 4 and Non-Patent Document 5 describe the switching principle of a variable resistance nonvolatile memory element.
また、特許文献１の図２及び特許文献２の図２７には、従来の不揮発性メモリの構造が記載されている。この不揮発性メモリは、下部電極層、抵抗変化層及び上部電極層がこの順で積層した構造を有する。これらの各層の側壁は一面を構成することが記載されている。
Further, FIG. 2 of Patent Document 1 and FIG. 27 of
特許文献１の技術は、配線と下部電極とを一体化することにより、従来の不揮発性メモリの製造プロセスを簡略化することを目的としている。すなわち、同文献の技術は、配線層の表面に抵抗変化層を形成することにより、この配線を不揮発性メモリの下部電極として利用している。このような抵抗変化層は、配線層の表面を酸化して形成されることが記載されている。 The technique of Patent Document 1 aims to simplify the manufacturing process of a conventional nonvolatile memory by integrating a wiring and a lower electrode. That is, the technique of this document uses this wiring as a lower electrode of a nonvolatile memory by forming a resistance change layer on the surface of the wiring layer. It is described that such a resistance change layer is formed by oxidizing the surface of the wiring layer.
また、特許文献２には、後述の手法により、溝の側壁部分で遷移金属酸化物膜（抵抗変化層）を薄層化できるので、従来の不揮発性メモリの特性のバラツキを抑制することができると記載されている。ここで、抵抗変化層の薄層化は次の工程により実施される。すなわち、まず、層間絶縁膜に溝を形成する。次いで、配線上とともに溝内部に、バリアメタル膜、下部電極、抵抗変化層及び上部電極を成膜する。このとき、下部電極及び上部電極を基板の上面に対して斜め上方からスパッタして成膜することで、溝部内部に成膜されない影の部分を作りながら成膜を行う。
Further, in
しかしながら、特許文献１の技術においては、抵抗変化層の側壁端部が有効領域となる。このような側壁端部に起因して、メモリ素子の特性にばらつきが発生することが懸念される。
また、特許文献２の技術においては、抵抗変化層と下部電極の下地のバリアメタル膜とが接している。このため、抵抗変化層とバリアメタル膜との界面において、意図しないスイッチング特性の劣化が発生する虞がある。
However, in the technique of Patent Document 1, the side wall end portion of the resistance change layer is an effective region. There is a concern that the characteristics of the memory element may vary due to the end portion of the side wall.
In the technique of
本発明によれば、
基板と、
前記基板上に設けられた金属層と、
前記金属層上に設けられた下部電極と、
前記下部電極上に設けられていて、その一部が前記金属層と対向している抵抗変化層と、
前記金属層と前記抵抗変化層とが対向する部分に位置している、スペーサー部と、
前記抵抗変化層上に設けられた上部電極と、
を備える半導体装置が提供される。
According to the present invention,
A substrate,
A metal layer provided on the substrate;
A lower electrode provided on the metal layer;
A resistance change layer provided on the lower electrode, a part of which is opposed to the metal layer;
A spacer portion located at a portion where the metal layer and the resistance change layer face each other;
An upper electrode provided on the variable resistance layer;
A semiconductor device is provided.
本発明において、抵抗変化層は、下部電極上に設けられていて、その一部が金属膜と対向しているので、下部電極と上部電極とが対向する有効領域よりも外側に位置している。このため、抵抗変化層の端部のダメージに起因するメモリ素子特性の低下を抑制することが可能となる。くわえて、スペーサー部は、金属層と抵抗変化層とが対向する部分に配置される。このため、抵抗変化層と下部電極以外の金属層とが接触することにより、意図しないスイッチング特性の劣化が発生することを抑制することができる。したがって、本発明によれば、メモリ素子特性の低下の抑制と意図しないスイッチング特性の劣化の抑制との両立を実現できる。 In the present invention, the variable resistance layer is provided on the lower electrode, and a part of the variable resistance layer faces the metal film, so that the lower electrode and the upper electrode are positioned outside the effective region facing each other. . For this reason, it is possible to suppress the deterioration of the memory element characteristics due to the damage of the end portion of the resistance change layer. In addition, the spacer portion is disposed at a portion where the metal layer and the resistance change layer face each other. For this reason, it can suppress that degradation of the unintended switching characteristic generate | occur | produces when a resistance change layer and metal layers other than a lower electrode contact. Therefore, according to the present invention, it is possible to achieve both suppression of deterioration of memory element characteristics and suppression of unintended switching characteristics.
また、本発明によれば、
基板と、
前記基板上に設けられた下地層と、
前記下地層上に設けられた金属層と、
前記金属層上に設けられた下部電極と、
前記下部電極上に設けられていて、その一部が前記金属層と対向しており、前記下部電極の上及び周囲に位置しており、及び、当該周囲に位置する部分が前記下地層に接している、抵抗変化層と、
前記金属層と前記抵抗変化層とが対向する部分に位置しており、かつ前記金属層の周縁部に形成されている、スペーサー部と、
前記抵抗変化層上に設けられた上部電極と、
を備える、
半導体装置が提供される。
Moreover, according to the present invention,
A substrate,
An underlayer provided on the substrate;
A metal layer provided on the underlayer;
A lower electrode provided on the metal layer;
Provided on the lower electrode, a part of which faces the metal layer, is located on and around the lower electrode, and a portion located on the circumference is in contact with the base layer A resistance change layer;
A spacer portion, which is located in a portion where the metal layer and the resistance change layer face each other, and is formed on a peripheral portion of the metal layer;
An upper electrode provided on the variable resistance layer;
Comprising
A semiconductor device is provided.
また、本発明によれば、
基板と、
前記基板上に設けられた層間絶縁層と、
前記層間絶縁層に形成された凹部の底部上及び側壁の一部上に沿って位置する、金属層と、
前記金属層の上端面上に位置する、スペーサー部と、
前記金属層の上並びに内壁上及び前記スペーサー部の内壁上に位置する、下部電極と、
前記下部電極上及び前記スペーサー部上に位置する、抵抗変化層と、
抵抗変化層上に位置する、上部電極と、
を備える、
半導体装置が提供される。
Moreover, according to the present invention,
A substrate,
An interlayer insulating layer provided on the substrate;
A metal layer located on the bottom of the recess formed in the interlayer insulating layer and on a part of the side wall;
A spacer portion located on the upper end surface of the metal layer;
A lower electrode located on the metal layer and on the inner wall and on the inner wall of the spacer portion;
A resistance change layer located on the lower electrode and the spacer portion;
An upper electrode located on the variable resistance layer;
Comprising
A semiconductor device is provided.
また、本発明によれば、
基板と、
前記基板上に積層された第１層間絶縁層及び第２層間絶縁層と、
前記第１層間絶縁層に形成された第１凹部の底部上及び側壁の一部上に沿って位置する、金属層と、
前記金属層の上端面上に位置する、スペーサー部と、
前記金属層の内側に埋設された、下部電極と、
前記第２層間絶縁層に形成された第２凹部の底部及び側壁の一部上に沿って位置していて、前記スペーサー部上及び前記下部電極上に位置する、抵抗変化層と、
前記抵抗変化層の内壁上に位置する、上部電極と、
を備える、
半導体装置が提供される。
Moreover, according to the present invention,
A substrate,
A first interlayer insulating layer and a second interlayer insulating layer stacked on the substrate;
A metal layer located on the bottom of the first recess formed on the first interlayer insulating layer and on a part of the side wall;
A spacer portion located on the upper end surface of the metal layer;
A lower electrode embedded inside the metal layer;
A resistance change layer located along a part of the bottom and side wall of the second recess formed in the second interlayer insulating layer, and located on the spacer part and the lower electrode;
An upper electrode located on the inner wall of the variable resistance layer;
Comprising
A semiconductor device is provided.
また、本発明によれば、
下部電極、抵抗変化層及び上部電極を備える半導体装置の製造方法であって、
基板上に金属層を形成する工程と、
前記金属層の一部上に前記下部電極を形成する工程と、
前記金属層のうち露出部分にスペーサー部を形成する工程と、
前記下部電極及び前記スペーサー部と接する前記抵抗変化層を形成する工程と、
前記抵抗変化層上に前記上部電極を形成する工程と、
を有する、半導体装置の製造方法が提供される。
Moreover, according to the present invention,
A method of manufacturing a semiconductor device comprising a lower electrode, a resistance change layer, and an upper electrode,
Forming a metal layer on the substrate;
Forming the lower electrode on a portion of the metal layer;
Forming a spacer portion on the exposed portion of the metal layer;
Forming the variable resistance layer in contact with the lower electrode and the spacer portion;
Forming the upper electrode on the variable resistance layer;
A method for manufacturing a semiconductor device is provided.
本発明において、抵抗変化層は、下部電極とスペーサー部と接するので、下部電極と上部電極とが対向する有効領域よりも外側に位置している。このため、抵抗変化層の端部のダメージに起因するメモリ素子特性の低下を抑制することが可能となる。くわえて、抵抗変化層と金属層との間にはスペーサー部が配置される。このため、抵抗変化層と下部電極以外の金属層とが接触することにより、意図しないスイッチング特性の劣化が発生することを抑制することができる。したがって、本発明によれば、メモリ素子特性の低下の抑制と意図しないスイッチング特性の劣化の抑制との両立を実現できる。 In the present invention, since the variable resistance layer is in contact with the lower electrode and the spacer portion, the variable resistance layer is positioned outside the effective region where the lower electrode and the upper electrode face each other. For this reason, it is possible to suppress the deterioration of the memory element characteristics due to the damage of the end portion of the resistance change layer. In addition, a spacer portion is disposed between the resistance change layer and the metal layer. For this reason, it can suppress that degradation of the unintended switching characteristic generate | occur | produces when a resistance change layer and metal layers other than a lower electrode contact. Therefore, according to the present invention, it is possible to achieve both suppression of deterioration of memory element characteristics and suppression of unintended switching characteristics.
本発明によれば、信頼性に優れた半導体装置が提供される。 According to the present invention, a semiconductor device having excellent reliability is provided.
まず、本実施の形態を説明するにあたり、前述した課題について図１〜５を用いて詳述する。図１〜５は、課題を説明するために発明者らが自ら作成した図である。 First, in describing this embodiment, the above-described problem will be described in detail with reference to FIGS. 1 to 5 are diagrams created by the inventors themselves to explain the problem.
図１は、一般的な１Ｔ１Ｒ型の抵抗変化型不揮発メモリ装置１０の断面図である。抵抗変化型不揮発メモリ素子は一般的に、１つのメモリセルあたり１つの制御用トランジスタと１つの抵抗変化素子の構成で用いられる。１Ｔ１Ｒ型の抵抗変化型不揮発メモリ装置１０では、半導体基板１２を素子分離層１４により区画された素子領域に、ゲート絶縁膜２４及びゲート電極２６、ソース／ドレイン拡散層（ソース拡散層１８、ドレイン拡散層１６）からなる制御トランジスタが形成される。ソース拡散層１８又はドレイン拡散層１６と接続するようにコンタクト２２が形成される。コンタクト２２は第１層間絶縁層２０に形成される。コンタクト２２と接続するように、バリアメタル（バリアメタル膜３６）とＣｕからなる第１配線３４が形成される。第１配線３４は第２層間絶縁層３２に形成される。第２キャップ絶縁層４０の開口部を介して第１配線３４と接続するように、金属密着層５２、下部電極５４、抵抗変化層５６、上部電極５８からなるＭＩＭ（Ｍｅｔａｌ／Ｉｎｓｕｌａｔｏｒ／Ｍｅｔａｌ）構造を有する抵抗変化型不揮発性メモリ素子５０が形成される。上部電極５８と接続するようにバリアメタル（バリアメタル膜４８）とＣｕからなるビア４６及び第２配線６０が形成される。ビア４６は、第３層間絶縁層４２及び第３キャップ絶縁層４４を貫通して形成される。図１に示すように、一般的な抵抗変化型不揮発性メモリ素子５０は、配線層の間（すなわち、第１配線３４と第２配線６０）に形成される。また、抵抗変化型不揮発性メモリ素子５０は、隣接セル間で孤立したＭＩＭキャパシタ構造となる。
FIG. 1 is a cross-sectional view of a general 1T1R variable resistance
次いで、一般的な抵抗変化型不揮発性メモリ素子５０の動作方法について説明する。
まず、第２配線６０を介して上部電極５８に正の電圧を印加し、抵抗変化層５６を低抵抗化（Ｆｏｒｍｉｎｇ）する。このとき、ゲート電極２６に印加する電圧を調整して、制御トランジスタの飽和電流値によって電流制限がかかるようにすることにより、抵抗変化層５６が所望の抵抗値になるようにする。なお、Ｆｏｒｍｉｎｇは、上部電極５８の替わりに下部電極５４に正の電圧を印加しても良い。低抵抗状態から高抵抗状態へのスイッチング時には、ドレイン拡散層１６及びゲート電極２６に正の電圧を印加する。高抵抗状態から低抵抗状態へのスイッチングには、上部電極５８及びゲート電極２６に正の電圧を印加する。このとき、第１配線３４には高抵抗状態へのスイッチング時よりも高い電圧を印加する。また、ゲート電極２６に印加する電圧を調整して、制御トランジスタの飽和電流値による電流制限がかかるようにすることにより、抵抗変化層５６が所望の抵抗値になるようにする。なお、高抵抗状態から低抵抗状態および低抵抗状態から高抵抗状態のどちらのスイッチング時においても、ドレイン拡散層１６の代わりに上部電極５８に正の電圧を印加してもスイッチング動作を行うことができる。
Next, an operation method of a general variable resistance
First, a positive voltage is applied to the
しかしながら、発明者らが検討したところ、このような抵抗変化型不揮発性メモリ素子５０には、ＭＩＭ加工時に側壁部に加わるエッチングダメージやエッチング残渣物の堆積により、以下のような課題が発生することが判明した。
以下、この点詳述する。
However, as a result of investigations by the inventors, such a variable resistance
Hereinafter, this point will be described in detail.
図２は、前述の一般的な抵抗変化型不揮発メモリ素子５０のスイッチング原理を説明したものである（非特許文献４、非特許文献５）。図２に示す様に、抵抗変化型不揮発メモリ素子５０では、上部電極５８に電圧を印加して低抵抗化（Ｆｏｒｍｉｎｇ）した後、抵抗変化層５６中に酸素欠損による電流パス（電流経路７０）が形成されている。この電流パスが形成されている状態で、上下電極間に電圧を印加することにより、電流パス内に酸化還元反応が起き、抵抗値が変化する。電流パスの抵抗変化は、この電流パスの上下電極界面付近における酸化還元によっておこると考えられている。
FIG. 2 illustrates the switching principle of the general variable resistance
しかし、図３に示すように、上部電極５８への電圧印加によって実際に形成される電流パスは１メモリ素子あたり１本だけでなく、不完全な電流パス（不完全な電流経路７２）も含めて抵抗変化層５６の中の様々な場所で形成されることになる。特に、不完全な電流経路７２は、エッチングダメージや残渣物の堆積によって劣化した側壁部７４で形成されやすい。Ｆｏｒｍｉｎｇ後のスイッチング動作において、これらの不完全な電流パスが導通した場合、抵抗値が急激に下がり、誤動作を引き起こすことなる。言い換えると、不完全な電流経路７２は誤作動の原因となる。また、プロセスダメージを受けた側壁部７４付近の抵抗変化層中の電流パスのスイッチング特性はダメージを受けていない電極中心付近の抵抗変化層中の電流パスと異なり、メモリ素子性能のバラツキが増大し、信頼性が大幅に劣化する虞がある。図３は、図１に示す破線の囲み部分に相当する。
However, as shown in FIG. 3, not only one current path is actually formed by applying a voltage to the
そこで、発明者らは更に検討し、抵抗変化層の側壁部を、不揮発性メモリ素子として機能する有効領域よりも外側に形成することにより、前述のような抵抗変化層の側壁ダメージに起因する課題を回避できると考えた。この種の構造としては、例えば、図４及び図５に示す構造が考えられる。図４（ａ）に示す抵抗変化型不揮発メモリ素子では、金属密着層５２と下部電極５４の積層構造を覆うように抵抗変化層５６と上部電極５８が堆積される。下部電極５４の外側で上部電極５８及び抵抗変化層５６がエッチングされている。
Therefore, the inventors have further studied and the problem caused by the side wall damage of the resistance change layer as described above by forming the side wall portion of the resistance change layer outside the effective region functioning as a nonvolatile memory element. I thought it was possible to avoid. As this type of structure, for example, the structures shown in FIGS. 4 and 5 are conceivable. In the variable resistance nonvolatile memory element shown in FIG. 4A, the
また、図４（ａ）に示す構造においては、上部電極と下部電極に挟まれた有効領域８０が、エッチングダメージを受けた側壁部８２から離されている。このため、側部エッチングダメージに起因したバラツキ増大や特性劣化を改善することができる。しかしながら、図４（ｂ）に示すように、下部電極５４の外周部において、金属密着層５２と抵抗変化層５６が接することになる。これにより、金属密着層５２と抵抗変化層５４との界面８４においてスイッチング特性の劣化が起きてしまう。
In the structure shown in FIG. 4A, the
また、図５（ａ）に示す抵抗変化型不揮発性メモリ素子においては、層間絶縁膜（例えば、図１の第３層間絶縁層４２）中に形成された凹部内に、金属密着層５２及び下部電極５４の積層体が形成される。凹部内の積層体を覆うように、抵抗変化層５６と上部電極５８が堆積される。凹部の開口上部の周辺領域において、上部電極５８と抵抗変化層５６がエッチングされている。このため、図５（ａ）に示す構造においては、上部電極５８と下部電極５２に挟まれた有効領域８０が、エッチングダメージを受けた抵抗変化層５６の側壁部８２から離されている。このため、側部エッチングダメージに起因したバラツキ増大や特性劣化を改善することができる。しかしながら、図５（ｂ）に示すように、下部電極５４の外周部において、金属密着層５２と抵抗変化層５６が接している。このため、図４（ｂ）と同様に、金属密着層５２と抵抗変化層５４との界面８４においてスイッチング特性の劣化が起きてしまう。
In the variable resistance nonvolatile memory element shown in FIG. 5A, the
以上のように、上部電極５８と下部電極５４とに挟まれた有効領域の外側に抵抗変化層５６を延在させたとしても、延在した部分が下部電極５４以外の金属層（例えば、第１配線３４と下部電極５４とを密着する金属密着層５２）と接する可能性がある。そして、抵抗変化層５６が下部電極５４以外の金属層と接すると、意図しないスイッチング特性の劣化等が発生する虞がある。
As described above, even if the
以上の課題を鑑み、検討した結果、本発明者らは以下の構成のものが好適であることを見出した。
すなわち、本実施の形態の半導体装置（抵抗変化型不揮発メモリ装置１００）は、基板、金属層、下部電極、抵抗変化層、上部電極、及びスペーサー部を備える。金属層（金属密着層１４２）は、半導体基板１０２上に設けられる。下部電極１４４は、金属密着層１４２上に設けられていて、金属密着層１４２と接続する。上部電極１４８は、下部電極１４４上にあって、下部電極１４４と対向する位置に設けられている。抵抗変化層１４６は、下部電極１４４と上部電極１４８との間に設けられていて、下部電極１４４と上部電極１４８とが重なる領域よりも外側に延在している。スペーサー部１５０は、抵抗変化層１４６のうち外側に延在している部分と金属密着層１４２との間に設けられる。
具体的には、次のような構成となる。金属密着層１４２は、半導体基板１０２に位置している。下部電極１４４は、金属密着層１４２の上に位置している。抵抗変化層１４６は、下部電極１４４の上に位置していて、その一部が金属密着層１４２と対向している。スペーサー部１５０は、金属密着層１４２と抵抗変化層１４６とが対向する部分に位置している。上部電極１４８は、抵抗変化層１４６の上に位置している。
As a result of examination in view of the above problems, the present inventors have found that the following configuration is suitable.
That is, the semiconductor device (resistance change type nonvolatile memory device 100) of the present embodiment includes a substrate, a metal layer, a lower electrode, a resistance change layer, an upper electrode, and a spacer portion. The metal layer (metal adhesion layer 142) is provided on the
Specifically, the configuration is as follows. The
本実施の形態において、抵抗変化層１４６の端部は、下部電極１４４と上部電極１４８とが重なる有効領域よりも外側に位置している。このため、抵抗変化層１４６の端部のダメージに起因するメモリ素子特性の低下を抑制することが可能となる。くわえて、有効領域から外側に延在した抵抗変化層１４６と金属密着層１４２との間にはスペーサー部１５０が配置される。このため、抵抗変化層１４６と下部電極１４４以外の金属密着層１４２とが接触することにより、意図しないスイッチング特性の劣化が発生することを抑制することができる。したがって、本実施の形態によれば、メモリ素子特性の低下の抑制と意図しないスイッチング特性の劣化の抑制との両立を実現できる。
In the present embodiment, the end portion of the
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In all the drawings, the same reference numerals are given to the same components, and the description will be omitted as appropriate.
（第１の実施の形態）
図６（ａ）は第１の実施の形態の抵抗変化型不揮発記憶装置の平面図である。図６（ａ）に示す抵抗変化型不揮発メモリ装置１００は、１Ｔ１Ｒ型の抵抗変化型不揮発メモリアレイが適用されている。図６（ｂ）は、図６（ａ）のａ−ａ'断面図である。図７は、図６（ａ）のｂ−ｂ'断面図の一部である。
(First embodiment)
FIG. 6A is a plan view of the variable resistance nonvolatile memory device according to the first embodiment. The variable resistance
図６（ａ）に示すように、抵抗変化型不揮発メモリ装置１００は、ゲート電極１１６（ワード線）、第１配線１２４ａ、第１配線１２４ｂ、第２配線１３８、抵抗変化型不揮発性メモリ素子１４０を備える。ゲート電極１１６は、半導体基板１０２上に形成される。第２配線１３８は、ゲート電極１１６と直交するように複数形成される。抵抗変化型不揮発性メモリ素子１４０は、第１配線１２４ａと第２配線１３８とが重なる領域を含み、第１配線１２４ａ及び第２配線１３８に電気的に接続する。第１配線１２４ａは、半導体基板１０２内に形成されたソース拡散層１０８に接続している。本実施の形態では、第１配線１２４ｂ（共通線）は、ゲート電極１１６（ワード線）と平行に形成されているが、ゲート（ワード線）と直交するように形成しても良い。平面視において、例えば、第１配線１２４ａは、隣設素子間において離間していて矩形形状であることが好ましく、第１配線１２４ｂ及び第２配線１３８は面内方向において延在することが好ましい。図６（ａ）は、１Ｔ１Ｒ型の構成を示すが、本実施の形態はこの態様に限定されない。
As shown in FIG. 6A, the variable resistance
図６（ｂ）に示すように、半導体基板１０２上に素子分離層１０４が形成される。素子分離層１０４は、半導体基板１０２に素子領域を形成し、この素子領域を他の領域と分離する。素子領域内において、半導体基板１０２上にトランジスタが形成される。トランジスタは、ゲート絶縁膜１１４、ゲート電極１１６、及びソース拡散層１０８並びにドレイン拡散層１０６からなる拡散層を有する。また、ゲート電極１１６の両側壁上には側壁部１１８が形成される。なお、ソース拡散層１０８及びドレイン拡散層１０６は、Ｎ型不純物拡散層またはＰ型不純物拡散層のいずれでもよい。
As illustrated in FIG. 6B, the
また、拡散層の表面には、一般にシリサイドと呼称される、コバルト、ニッケル、プラチナなどの金属とシリコンとの合金が形成されている。トランジスタのゲート電極は、通常用いられるポリシリコン電極や部分的に金属シリサイド化されたポリシリコン電極を用いても良いし、メタルゲート電極を用いても良い。更には、メタルゲート電極の形成方法として、ゲートファースト方式やゲートラスト方式等が公知のものであるが、どちらも適用することが可能である。 On the surface of the diffusion layer, an alloy of metal such as cobalt, nickel, platinum, etc., generally called silicide, and silicon is formed. As the gate electrode of the transistor, a commonly used polysilicon electrode, a polysilicon electrode partially metal-silicided, or a metal gate electrode may be used. Furthermore, as a method for forming a metal gate electrode, a gate first method, a gate last method, and the like are known, but either can be applied.
また、半導体基板１０２上に第１層間絶縁層１１０が形成される。第１層間絶縁層１１０にはコンタクト１１２が形成される。このコンタクト１１２は、第１層間絶縁層１１０内に埋設されていて、ソース拡散層１０８またはドレイン拡散層１０６に接続する。コンタクト１１２としては、Ｗ、Ａｌ等の各種金属が用いられる。
A first
第１層間絶縁層１１０上に第１キャップ絶縁層１２０が形成される。第１キャップ絶縁層１２０上に第２層間絶縁層１２２が形成される。第２層間絶縁層１２２内には、第１配線１２４ａ及び第１配線１２４ｂを含む第１配線１２４が形成される。第１配線１２４は、コンタクト１１２と接続する。第１配線１２４は、配線溝に埋設されたバリアメタル膜１２６及び金属層から構成される。金属層としては、例えば、Ｃｕに加えてＷやＡｌ等の添加物を含む合金、Ｃｕを９０質量％以上含む合金、Ｃｕのみからなる金属などが挙げられる。なお、本実施の形態では、第１配線１２４及びコンタクト１１２は、別部材で構成されているが、シングルダマシン構造又はデュアルダマシン構造を有していてもよい。
A first
また、第２層間絶縁層１２２上に第２キャップ絶縁層１２８及び第３層間絶縁層１３０が形成される。抵抗変化型不揮発性メモリ素子１４０は、第３層間絶縁層１３０内に形成されていて、その一部が第２キャップ絶縁層１２８の開口部に配置されている。抵抗変化型不揮発性メモリ素子１４０は、第２キャップ絶縁層１２８の開口部において、下層の第１配線１２４ａと接続する。一方、抵抗変化型不揮発性メモリ素子１４０は、上層のビア１３４と接続する。ビア１３４は、抵抗変化型不揮発性メモリ素子１４０の上部電極１４８と第２配線１３８とを電気的に接続する。第２配線１３８は、第１キャップ絶縁層１２０上に形成された第３キャップ絶縁層１３２上に形成される。また、第２配線１３８の少なくとも下面上及びビア１３４の周囲に連続してバリアメタル膜１３６が形成される。また、本実施の形態では、第２配線１３８とビア１３４とは、本実施の形態のように一体に構成されてもよいが（言い換えると、同一工程で形成されても良いが）、別部材で構成されても良い。また、ビア１３４は、底面及び側壁の一部が上部電極１４８で覆われている。
A second
ここで、第１の実施の形態の抵抗変化型不揮発性メモリ素子１４０について詳述する。
抵抗変化型不揮発性メモリ素子１４０は、金属密着層１４２、下部電極１４４、抵抗変化層１４６及び上部電極１４８がこの順で積層してなる積層構造を有する。抵抗変化層１４６は、平面視において下部電極１４４と上部電極１４８とが重なる領域（有効領域１６０）よりも外側に延在している。本実施の形態では、抵抗変化層１４６は、金属密着層１４２及び下部電極１４４の積層体の上面及び側面を覆う。さらに、抵抗変化層１４６は、平面視において、下部電極１４４と上部電極１４８とが対向する部分を有する有効領域１６０から外側に位置する側壁部を有する。本実施の形態では、有効領域１６０は、膜厚方向及び／又は面内方向の両方向（言い換えると、水平方向及び垂直方向）において、下部電極１４４と上部電極１４８とが対向してなる領域であるが、後述の第２の実施の形態のように、膜厚方向のみにおいて両電極が対向する領域であってもよい。本実施の形態では、抵抗変化型不揮発性メモリ素子１４０が、スタック構造を有しているので、第３層間絶縁層１３０に形成された凹部内に埋設された場合と比較して、膜厚方向の厚みが低減される。
Here, the variable resistance
The variable resistance
金属密着層１４２及び下部電極１４４はこの順番で下地層（例えば、第１配線１２４ａ及び／又は第２キャップ絶縁層１２８）上に位置している。すなわち、金属密着層１４２は、下地層上に位置している。下部電極１４４は、金属密着層１４２の上に位置している。また、抵抗変化層１４６は、下部電極１４４の上及び周囲に位置していて、当該周囲に位置する部分が下地層に接している。すなわち、抵抗変化層１４６は、下部電極１４４と接していて、下部電極１４４の上面上及び側壁上に位置している。この抵抗変化層１４６は、金属密着層１４２の側壁と対向しており、スペーサー部１５０と接している。抵抗変化層１４６のうち金属密着層１４２と対向する部分が下地層と接している。上部電極１４８は、抵抗変化層１４６上に位置している。
The
スペーサー部１５０は、有効領域１６０から延在した抵抗変化層１４６と下部電極１４４とが接することを防止する。本実施の形態では、スペーサー部１５０は、金属密着層１４２と同層に形成されていて、平面視において、例えば、金属密着層１４２の周縁部のすべてに形成されていることが好ましい。
The
また、抵抗変化型不揮発性メモリ素子１４０を構成する各層は、平面視において、例えば、矩形形状を有する。本実施の形態では、全周囲にスペーサー部１５０を有する金属密着層１４２と下部電極１４４とが同一面積であってもよい。また、抵抗変化層１４６は、下部電極１４４よりも大きな面積を有していて、上部電極１４８と同一面積であってもよい。言い換えると、スペーサー部１５０の側壁部と下部電極１４４の側壁部との位置が、断面視において一致していてもよい。また、抵抗変化層１４６の側壁部と上部電極１４８の側壁部の位置とが、断面視において一致していてもよい（本実施の形態において、一致するとは、製造プロセスに応じたバラツキを許容することを意味する）。抵抗変化層１４６は、平面視において下部電極１４４と上部電極１４８とが重なる領域（有効領域１６０）よりも外側に延在している限りにおいて、このような本実施の形態の態様に限定されない。
Further, each layer constituting the variable resistance
また、図６（ｂ）及び図７に示すように、金属密着層１４２は、第１配線１２４ａの上面及び第２キャップ絶縁層１２８の上面に亘って設けられてもよいが、第１配線１２４ａの上面のみに設けられてもよい。
また、断面視において、抵抗変化型不揮発性メモリ素子１４０は、互いに分離しており、その間に、配線溝以外の溝（例えば、特許文献２示す、可変抵抗膜の側壁部が位置するダミー溝）が形成されないことが好ましい。これにより、面内方向において、半導体装置の微細化を図ることが可能となる。
As shown in FIGS. 6B and 7, the
Further, in the cross-sectional view, the variable resistance
また、スペーサー部１５０は、絶縁層であることが望ましく、さらに望ましくは、金属密着層１４２の酸化物である。例えば、金属密着層１４２は、下部電極１４４の酸化物生成エネルギーよりも大きい材料で構成されることが望ましい。また、スペーサー部１５０は、前述のとおり、絶縁性を有する別部材で構成されてもよいが、下部電極１４４が、金属密着層１４２と抵抗変化層１４６とが対向する領域まで延在した延在部で構成されてもよい。これにより、抵抗変化層１４６が、金属密着層１４２と直接接触することにより、抵抗変化層１４６と金属密着層１４２との界面における意図しないスイッチング現象が発生することを抑制することができる。
The
金属密着層１４２（金属層）は、第２キャップ絶縁層１２８及び／又は第１配線１２４ａと下部電極１４４との密着性を向上させることができる。また、金属密着層１４２は、第１配線１２４ａを構成する金属の拡散を防止する機能を有することが好ましい。金属密着層１４２が、第１配線１２４ａから第２キャップ絶縁層１２８に亘って形成されることにより、第１配線１２４ａを構成する金属が抵抗変化素子に拡散することを確実に防止することができる。金属密着層の構成材料としては、例えば、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ及びそれらの積層構造を用いることが望ましい。本実施の形態では、金属密着層１４２としては、例えばＴｉＮとＴｉの積層膜を用いる。
The metal adhesion layer 142 (metal layer) can improve the adhesion between the second
下部電極１４４としては、金属密着層１４２よりも酸化膜生成エネルギーが低い材料を用いることが望ましく、例えば、Ｗ、Ｒｕ、Ｐｔなどが望ましい。本実施の形態では、下部電極１４４として、例えばＷを用いる。
As the
上部電極１４８としては、例えば、Ｔｉ、ＴｉＮ、Ａｌ、Ｎｉ、Ｃｕ、ＣｕＡｌ、Ｔａ、ＴａＮ、Ｚｒ、Ｈｆ、Ｍｏ、Ｒｕ、Ｐｔなどを用いることが望ましい。また、これらの材料の積層体であっても良い。本実施の形態では、例えば、上部電極１４８としてはＲｕを用いる。
As the
抵抗変化層１４６としては、ＴｉＯ２やＦｅＯ、ＮｉＯ、ＺｒＯ２、ＣｕＯ、ＨｆＯ２、Ｔａ２Ｏ５、ＷＯ、及びこれらの窒化物やシリケートを少なくとも含む単層膜もしくは積層膜を用いることが望ましい。本実施の形態では、抵抗変化層１４６として、例えば、Ｔａ２Ｏ５を用いる。
As the
次に、第１の実施の形態の半導体装置（抵抗変化型不揮発メモリ装置１００）の製造工程について説明する。図８は、第１の実施の形態の抵抗変化型不揮発記憶装置の製造工程の手順を示す工程断面図である。図８は、図６（ａ）のｂ−ｂ'断面図の一部における工程断面図を示す。 Next, a manufacturing process of the semiconductor device (resistance variable nonvolatile memory device 100) according to the first embodiment will be described. FIG. 8 is a process cross-sectional view illustrating the procedure of the manufacturing process of the variable resistance nonvolatile memory device according to the first embodiment. FIG. 8 is a process sectional view in a part of the bb ′ sectional view of FIG.
本実施の形態の抵抗変化型不揮発メモリ装置１００の製造方法（以下、本工程と称することもある）は、下部電極１４４、抵抗変化層１４６及び上部電極１４８を備える半導体装置の製造方法であって、次の工程を有する。すなわち、まず、基板（半導体基板１０２）上に金属層（金属密着層１４２）を形成する。次いで、金属密着層１４２の一部上（本実施の形態では、金属密着層１４２の一部上とは、金属密着層１４２の上面の一部上及び／又は側面の一部上を含むことを意味する。）に下部電極１４４を形成する。次いで、金属密着層１４２のうち露出部分にスペーサー部１５０を形成する。次いで、下部電極１４４及びスペーサー部１５０と接する抵抗変化層１４６を形成する。次いで、抵抗変化層１４６上に、上部電極１４８を形成する。
以下、詳述する。
A method of manufacturing the resistance change type
Details will be described below.
まず、半導体基板１０２上に、通常用いられる方法により、素子分離層１０４及び素子分離層１０４により他の領域と分離された素子領域上にトランジスタを形成する。これらの上部に第１層間絶縁層１１０及びトランジスタの拡散層と接続するコンタクト１１２を形成する。本実施の形態では、コンタクト１１２形成までの工程は、通常用いられる半導体装置の製造方法によって行えば良い。例えば、図示しないが、トランジスタの形成後に第１層間絶縁層１１０を堆積した後、フォトリソグラフィ法によりセルコンタクトとなる開口部を開口した後、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりコンタクト材料を埋込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により余剰コンタクト材料を除去することにより、コンタクト１１２を形成する。更に後、第１キャップ絶縁層１２０及び第２層間絶縁層１２２を堆積し、ＣＭＰ法による平坦化を行う。
First, a transistor is formed over the
次いで、第１キャップ絶縁層１２０及び第２層間絶縁層１２２に配線溝（第１配線１２４ａ及び第１配線１２４ｂの各々に対応する凹部）を形成し、この配線溝にバリアメタル膜１２６及び配線材料を埋設する。次いで、余剰の金属をＣＭＰにより除去することにより、第１配線１２４（第１配線１２４ａ及び第１配線１２４ｂ）を形成する。次いで、第１配線１２４及び第２層間絶縁層１２２上に第２キャップ絶縁層１２８を形成する。そして、フォトリソグラフィ法及びエッチング法を用いて、第１配線１２４ａの上面上に開口部を形成して、第１配線１２４ａの上面を露出する。
Next, a wiring groove (a recess corresponding to each of the
次いで、図８（ａ）に示すように、下部配線層（第１配線１２４ａ）及び第２キャップ絶縁層１２８上に金属密着層１４２と下部電極１４４を堆積する。例えば、金属密着層１４２は、ＴｉＮ及びＴｉはＴｉをターゲットとしたＤＣスパッタ法を用いて成膜し、スパッタガスをＡｒから窒素に切り替えてＴｉＮとＴｉの積層膜を連続的に形成する。その後、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、Ｗ（下部電極１４４）を成膜する。次いで、フォトリソグラフィ工程とドライエッチング工程とを用いることで、下部電極パターンを形成する。本実施の形態では、第２キャップ絶縁層１２８として、例えば、シリコン窒化膜を用い、金属密着層材料としてＴｉＮとＴｉの積層膜を用い、下部電極材料としてＷを用いる。また、本工程においては、金属密着層１４２及び下部電極１４４を形成した後にこれらを同時にパターニングしてもよいが、金属密着層１４２を形成しパターニングした後、その上に下部電極１４４を形成しパターニングすることにより個別にパターニングしてもよい。
Next, as shown in FIG. 8A, a
次に、図８（ｂ）に示すように、金属密着層１４２上に下部電極１４４を積層した後、金属密着層１４２の露出部分を選択的に酸化する。これにより、スペーサー部１５０を形成することができる。例えば、図８（ａ）に示す構造体を酸素雰囲気で加熱することにより、金属密着層１４２が露出している側壁端部を酸化することができる。本工程では、金属密着層１４２として、酸化物生成エネルギーが下部電極１４４よりも大きい材料を用いている。このため、金属密着層１４２は、下部電極１４４に比べて低温で酸化しやすい。金属密着層１４２が選択的に酸化される温度を用いる事で、金属密着層１４２の端部にのみスペーサー部１５０を形成することができる。すなわち、スペーサー部１５０は、金属密着層１４２の酸化物で構成される。本工程では、例えば、３００℃の酸化温度を用いることで、スペーサー部１５０の端部にＴｉＯ２からなるスペーサー部を形成することが可能となる。
Next, as shown in FIG. 8B, after the
次に、図８（ｃ）に示すように、スペーサー部１５０が形成された金属密着層１４２と下部電極１４４とを覆うように、抵抗変化層１４６及び上部電極１４８を堆積する。本工程では、例えば、抵抗変化層としてＴａ２Ｏ５を用い、上部電極金属としてＲｕを用いる。Ｔａ２Ｏ５はＴａ２Ｏ５ターゲットを用いたＲＦスパッタ法で堆積する。一方、ＲｕはＲｕターゲットを用いたＤＣスパッタ法で堆積する。
Next, as illustrated in FIG. 8C, the
次に、図８（ｄ）に示すように、フォトリソグラフィ工程とドライエッチング工程を用いて、上部電極と抵抗変化層を加工する。例えば、隣接する不揮発性メモリ素子形成領域の間の上部電極及び抵抗変化層を除去することができる。これにより、本実施の形態の抵抗変化型不揮発性メモリ素子１４０を形成することができる。また、本工程においては、抵抗変化層１４６及び上部電極１４８を形成した後にこれらを同時にパターニングしてもよいが、抵抗変化層１４６を形成しパターニングした後、その上に上部電極１４８を形成しパターニングすることにより個別にパターニングしてもよい。
Next, as shown in FIG. 8D, the upper electrode and the resistance change layer are processed using a photolithography process and a dry etching process. For example, the upper electrode and the resistance change layer between adjacent non-volatile memory element formation regions can be removed. Thereby, the variable resistance
この後、抵抗変化型不揮発性メモリ素子１４０上に第３層間絶縁層１３０を形成する。この第３層間絶縁層１３０上に第３キャップ絶縁層１３２及び不図示の第４層間絶縁層を形成する。次いで、この第４層間絶縁層及び第３層間絶縁層１３０を貫通し、上部電極１４８の上面に達するビア孔を形成する。そして、第４層間絶縁層にビア孔と連続する配線溝を形成する。次いで、ビア孔及び配線溝に第３キャップ絶縁層１３２及び金属膜を埋設する。余剰の金属膜をＣＭＰで除去することにより、ビア１３４及び第２配線１３８を形成する。この後、通常の半導体装置の製造工程を実施してもよい。
以上により、第１の実施の形態の抵抗変化型不揮発メモリ装置１００を形成することができる。
Thereafter, a third
As described above, the variable resistance
次に、本実施の形態の作用効果について説明する。
第１の抵抗変化型不揮発記憶素子は、金属密着層と抵抗変化層の間に、スペーサー部が形成されているため、金属密着層と抵抗変化層の界面における意図しないスイッチング現象や、金属密着層と抵抗変化層の反応によるスイッチング特性の劣化を回避し、高い信頼性を有する抵抗変化型不揮発メモリ素子を実現することができる。とくに、スペーサー部が絶縁膜材料であることにより、その効果が確実なものとなる。
Next, the effect of this Embodiment is demonstrated.
In the first variable resistance nonvolatile memory element, since the spacer portion is formed between the metal adhesion layer and the resistance change layer, an unintended switching phenomenon at the interface between the metal adhesion layer and the resistance change layer, or the metal adhesion layer Therefore, it is possible to avoid the deterioration of the switching characteristics due to the reaction between the resistance change layer and the resistance change layer, and to realize a variable resistance nonvolatile memory element having high reliability. In particular, when the spacer portion is made of an insulating film material, the effect is ensured.
また、上記金属密着層材料の酸化物生成エネルギーが下部電極材料の酸化物生成エネルギーよりも大きい為、金属密着層の端部のみ選択的に酸化する事が可能であり、製造方法で示すように金属密着層の酸化物から成るスペーサー部を微細化に有利なセルフアラインで形成することが可能である。このため、低コスト化を実現できる。一例として、金属密着層にＴｉもしくはＴｉＮ／Ｔｉ積層構造、下部電極にＷもしくはＲｕを用いた場合、金属密着層の酸化物生成エネルギーが低いため、上記効果を得られる。また、例えば、Ｗ及びＲｕ及びＰｔは抵抗変化型不揮発メモリ素子の下部電極材料として好適なため、優れた不揮発メモリ特性が得られる。
以上のようにして、高信頼なスイッチングな抵抗変化型不揮発メモリ素子を低コストで実現することができる。
Moreover, since the oxide formation energy of the metal adhesion layer material is larger than the oxide formation energy of the lower electrode material, it is possible to selectively oxidize only the edge of the metal adhesion layer, as shown in the manufacturing method. The spacer portion made of the oxide of the metal adhesion layer can be formed by self-alignment advantageous for miniaturization. For this reason, cost reduction can be realized. As an example, when Ti or TiN / Ti laminated structure is used for the metal adhesion layer and W or Ru is used for the lower electrode, the above effect can be obtained because the oxide formation energy of the metal adhesion layer is low. Further, for example, W, Ru, and Pt are suitable as the lower electrode material of the variable resistance nonvolatile memory element, and therefore excellent nonvolatile memory characteristics can be obtained.
As described above, a highly reliable variable resistance nonvolatile memory element can be realized at low cost.
（第２の実施の形態）
次に、第２の実施の形態の抵抗変化型不揮発メモリ装置１００について説明する。
第２の実施の形態の抵抗変化型不揮発メモリ装置１００は、層間絶縁層（第３層間絶縁層１３０）に形成された凹部１５２内に、抵抗変化型不揮発性メモリ素子１４０が配置されている点を除いて、第１の実施の形態と同様である。
以下、第１の実施の形態との異なる点について詳述する。
(Second Embodiment)
Next, the variable resistance
In the variable resistance
Hereinafter, differences from the first embodiment will be described in detail.
図９（ａ）は第２の実施の形態の抵抗変化型不揮発記憶装置の平面図である。図９（ａ）に示す抵抗変化型不揮発メモリ装置１００は、１Ｔ１Ｒ型の抵抗変化型不揮発メモリアレイが適用されている。図９（ｂ）は、図９（ａ）のａ−ａ'断面図である。図１０は、図９（ａ）のａ−ａ'断面図の一部である。
FIG. 9A is a plan view of the variable resistance nonvolatile memory device according to the second embodiment. A variable resistance nonvolatile memory array of 1T1R type is applied to the variable resistance
図９（ｂ）に示すように、半導体基板１０２上の第２層間絶縁層１２２上に、第２キャップ絶縁層１２８及び第３層間絶縁層１３０が積層される。第２層間絶縁層１２２には第１配線１２４ａが形成される。一方、第２キャップ絶縁層１２８及び第３層間絶縁層１３０には、第１配線１２４ａに接続する凹部１５２が形成される。平面視において、凹部１５２は、第１配線１２４ａの外縁で区画された領域の内側に形成されることが好ましい。また、例えば、凹部１５２は、平面視において、例えば、矩形形状、円形形状、楕円形状の各種の形状を有してもよいが、本実施の形態では円形形状を有する。
As shown in FIG. 9B, the second
抵抗変化型不揮発性メモリ素子１４０の一部又は全体は、このような凹部１５２に形成される。一例としては、図９（ｂ）に示すように、金属密着層１４２、スペーサー部１５０及び下部電極１４４の全体が、凹部１５２に埋設されている。一方、抵抗変化層１４６及び上部電極１４８は、一部が凹部１５２に埋設され、かつ残りが凹部１５２の開口部の外側に形成される。このように、抵抗変化型不揮発性メモリ素子１４０は、凹部１５２に沿って形成されている。
A part or all of the variable resistance
図９（ａ）に示すように、抵抗変化型不揮発性メモリ素子１４０は、平面視において、第１配線１２４ａの形成領域の内部に形成されることが好ましい。また、図９（ｂ）に示すように、抵抗変化型不揮発性メモリ素子１４０は、下層配線（第１配線１２４ａ）の延在方向に対する直交方向において、第１配線１２４ａの幅と比較して、同等以下の幅を有していることが好ましい。これにより、面内方向における微細化を図ることが可能となる。
As shown in FIG. 9A, the variable resistance
詳細には、金属密着層１４２は、第１配線１２４ａの上面及び凹部１５２の側壁の一部に形成される。金属密着層１４２の断面形状は、コの字形状でもよいが、板状でもよい。下部電極１４４は、凹部１５２に埋設された金属密着層１４２の上面上又は上面上かつ内壁上に沿って積層される。スペーサー部１５０は、金属密着層１４２の外縁部に形成されている。スペーサー部１５０の端部は、図１０に示すように、下部電極１４４と同一面を形成していてもよい（本実施の形態では、同一面とは、製造工程のバラツキを許容し得る）。
Specifically, the
また、抵抗変化層１４６は、凹部１５２に埋設された下部電極１４４及びスペーサー部１５０の上面上、凹部１５２の内壁上及び凹部１５２の開口部の周囲に亘って形成される。言い換えると、抵抗変化層１４６と金属密着層１４２との間に、下部電極１４４及びスペーサー部１５０が配置されている。また、上部電極１４８は、抵抗変化層１４６の上面に沿って形成される。また、図９（ａ）に示すように、上部電極１４８は、隣接する凹部１５２の間において、連続せずに離間していてもよい。
Further, the
本実施の形態において、図１０に示すように、上部電極１４８と下部電極１４４とが対向する有効領域１６０は、凹部１５２の内に形成される。抵抗変化層１４６の側壁部は、凹部１５２の開口部の外側に形成されており、この有効領域１６０から離れて形成される。加えて、凹部１５２内において、抵抗変化層１４６と金属密着層１４２との間に、下部電極１４４及びスペーサー部１５０が配置されている。
In the present embodiment, as shown in FIG. 10, the
また、図１０に示すように、金属密着層１４２は、第３層間絶縁層１３０に形成された凹部１５２の底部上及び側壁の一部上に沿って位置している。例えば、金属密着層１４２は、断面視においてコの字形状を有する。スペーサー部１５０は、金属密着層１４２の上端面上に位置している。すなわち、スペーサー部１５０は、凹部１５２の内壁の周囲に沿って形成される。このスペーサー部１５０は、例えば、平面視において、リング形状を有する。下部電極１４４は、金属密着層１４２の上並びに内壁上及びスペーサー部１５０の内壁上に位置している。この下部電極１４４は、図示されるように、コの字形状を有していてもよいが、金属密着層１４２及びスペーサー部１５０で構成される内孔に埋設されていてもよい。抵抗変化層１４６は、下部電極１４４上及びスペーサー部１５０上に位置している。この抵抗変化層１４６は、凹部１５２の側壁のうち残りの部分の上に位置している。また、上部電極１４８は、抵抗変化層１４６上に位置しており、具体的には、抵抗変化層１４６の上及び内壁上に位置している。本実施の形態では、さらに、ビア１３４は、上部電極１４８上に位置してればよく、例えば、上部電極１４８で構成された内孔に埋設されてもよい。
以上により、第２の実施の形態は、第１の実施の形態と同様の効果が得られる。
Further, as shown in FIG. 10, the
As described above, the second embodiment can obtain the same effects as those of the first embodiment.
次に、第２の実施の形態の半導体装置（抵抗変化型不揮発メモリ装置１００）の製造工程について説明する。図１１は、第２の実施の形態の抵抗変化型不揮発記憶装置の製造工程の手順を示す工程断面図である。図１１は、図９（ａ）のａ−ａ'断面図の一部における工程断面図を示す。 Next, a manufacturing process of the semiconductor device (resistance variable nonvolatile memory device 100) according to the second embodiment will be described. FIG. 11 is a process cross-sectional view illustrating the procedure of the manufacturing process of the variable resistance nonvolatile memory device according to the second embodiment. FIG. 11 is a process cross-sectional view in a part of the cross-sectional view along the line aa ′ in FIG.
本実施の形態の抵抗変化型不揮発メモリ装置１００の製造方法（以下、本工程と称することもある）は、次の工程を含む。まず、基板（半導体基板１０２）上に層間絶縁層（第３層間絶縁層１３０ａ）を形成する。次いで、第３層間絶縁層１３０ａに凹部（凹部１５２）を形成する。次いで、凹部１５２の内部に、金属密着層１４２及び下部電極１４４を形成する。次いで、凹部１５２の内部の金属密着層１４２のうち露出している部分にスペーサー部１５０を形成する。次いで、下部電極１４４及びスペーサー部１５０上、凹部１５２の開口部の外側に抵抗変化層１４６を形成する。この後、抵抗変化層１４６上に上部電極１４８を形成する。
以下、第１の実施の形態と異なる点を詳述する。
The method for manufacturing variable resistance
Hereinafter, differences from the first embodiment will be described in detail.
まず、第１の実施の形態と同様にして、半導体基板１０２上に第１配線１２４を有する第２層間絶縁層１２２（下部配線層）を形成する。次いで、第２層間絶縁層１２２上に第２キャップ絶縁層１２８及び第３層間絶縁層１３０ａを堆積する。
First, as in the first embodiment, a second interlayer insulating layer 122 (lower wiring layer) having a
次いで、図１１（ａ）に示すように、第３層間絶縁層１３０ａ及び第２キャップ絶縁層１２８に凹部１５２を形成する。例えば、フォトリソグラフィ工程及びドライエッチング工程を用いて、凹部１５２を形成することができる。凹部１５２の底面には第１配線１２４ａの上面の少なくとも一部が露出する。
Next, as illustrated in FIG. 11A, a
次いで、図１１（ｂ）に示すように、凹部１５２の内部及び開口の外側に金属密着層１４２及び下部電極１４４を堆積する。堆積手法としては、第１の実施の形態と同様とすることができる。金属密着層１４２及び下部電極１４４は凹部１５２の形状に沿って形成される。次いで、図１１（ｃ）に示すように、不図示のレジストを凹部１５２の内部に埋設した状態で、少なくとも凹部１５２の開口の外側に形成された金属密着層１４２及び下部電極１４４を選択的に除去する。本実施の形態では、凹部１５２の内壁上に形成された金属密着層１４２及び下部電極１４４の一部も除去されてよい。言い換えると、少なくとも凹部１５２の底部に選択的に、金属密着層１４２及び下部電極１４４を残すことができる。例えば、この工程にはドライエッチング工程を用いることができる。この後、不図示のレジストを除去する。
Next, as shown in FIG. 11B, a
次いで、図１１（ｄ）に示すように、金属密着層１４２のうち露出している部分、言い換えると、下部電極１４４に覆われていない部分にスペーサー部１５０を形成する。この工程は、第１の実施の形態と同様に、酸素雰囲気で加熱することにより、金属密着層のうち露出している端部を酸化することができる。
Next, as illustrated in FIG. 11D, the
次いで、図１１（ｅ）に示すように、凹部１５２の底部に埋設された下部電極１４４及びスペーサー部１５０を覆うように、凹部１５２の内部及び開口の外側に抵抗変化層１４６及び上部電極１４８を堆積する。このとき、抵抗変化層１４６は、金属密着層１４２と接してはおらず、下部電極１４４の上面及びスペーサー部１５０の上面に接している。また、堆積手法としては、第１の実施の形態と同様とすることができる。これにより、凹部１５２の内部に均一に抵抗変化層１４６及び上部電極１４８を堆積することができる。
Next, as illustrated in FIG. 11E, the
次いで、図１１（ｆ）に示すように、抵抗変化層１４６及び上部電極１４８を選択的に除去することより、抵抗変化層１４６及び上部電極１４８をパターニングすることができる。これにより、少なくとも抵抗変化層１４６の側壁部を凹部１５２の開口の外側に残すことができる。この工程は、例えば、第１の実施の形態と同様にして、フォトリソグラフィ工程及びドライエッチング工程を用いることができる。
Next, as shown in FIG. 11F, the
次いで、上部電極１４８上及び第３層間絶縁層１３０ａ上に不図示の層間絶縁層を堆積する。これにより、第３層間絶縁層１３０が形成される。この後は、第１の実施の形態と同様にして、第２の実施の形態の抵抗変化型不揮発メモリ装置１００を得ることができる。
Next, an interlayer insulating layer (not shown) is deposited on the
（第３の実施の形態）
次に、第３の実施の形態の抵抗変化型不揮発メモリ装置１００について説明する。
第３の実施の形態の抵抗変化型不揮発メモリ装置１００は、第１層間絶縁層１１０に形成された第１凹部（凹部１５４）内に、金属密着層１４２、下部電極１４４及びスペーサー部１５０が埋設されており、第２層間絶縁層１２２に形成された第２凹部（凹部１５６）内抵抗変化層１４６及び上部電極１４８が埋設されている点を除いて、第１の実施の形態と同様である。また、第３の実施の形態の抵抗変化型不揮発性メモリ素子１４０は、互いに連続して形成された第１凹部及び第２凹部を含む２以上の凹部に各構成が形成されている点で、１つの凹部内に各構成が形成される第２の実施の形態とは異なる。
以下、第１の実施の形態との異なる点について詳述する。
(Third embodiment)
Next, a variable resistance
In the variable resistance
Hereinafter, differences from the first embodiment will be described in detail.
図１２（ａ）は第３の実施の形態の抵抗変化型不揮発記憶装置の平面図である。図１２（ａ）に示す抵抗変化型不揮発メモリ装置１００は、１Ｔ１Ｒ型の抵抗変化型不揮発メモリアレイが適用されている。図１２（ｂ）は、図１２（ａ）のａ−ａ'断面図である。図１３は、図１２（ａ）のａ−ａ'断面図の一部である（ただし、説明しやすいように一部を省略する）。
FIG. 12A is a plan view of the variable resistance nonvolatile memory device according to the third embodiment. A variable resistance nonvolatile memory array of 1T1R type is applied to the variable resistance
本実施の形態の抵抗変化型不揮発性メモリ素子１４０は、図１２（ｂ）に示すように、コンタクト１６２及び第１ビア１６４を構成することができる。コンタクト１６２は、トランジスタのソース拡散層１０８に接続する。また、コンタクト１６２は、第１ビア１６４とソース拡散層１０８とを電気的に接続する。一方、コンタクト１６２と同層には、コンタクト１１２が形成される。コンタクト１１２は埋設金属層１１２ａ及びバリアメタル膜１１２ｂから構成される。このコンタクト１１２は、ドレイン拡散層１０６に接続する。コンタクト１１２は、第１配線１２４ｂとドレイン拡散層１０６とを電気的に接続する。また、これらのコンタクト１６２及びコンタクト１１２は、トランジスタ上に形成された第１層間絶縁層１１０内に埋設される。
As shown in FIG. 12B, the variable resistance
また、第１ビア１６４は、コンタクト１６２と第２ビア１６６とを電気的に接続する。また、第１ビア１６４は、第１配線１２４ｂと同層に形成される。言い換えると、第１ビア１６４と、第１配線１２４ｂとは、第１層間絶縁層１１０上に形成された第２層間絶縁層１２２内に埋設される。
The first via 164 electrically connects the
また、第２ビア１６６は、埋設金属層１６６ａ及びバリアメタル膜１６６ｂで構成される。第２ビア１６６は、第１ビア１６４と第２配線１３８とを電気的に接続する。なお、第２ビア１６６は、第１の実施の形態と同様に、第２配線１３８と同一部材で構成されてもよい。
The second via 166 is composed of a buried
次いで、抵抗変化型不揮発性メモリ素子１４０について詳述する。
コンタクト１６２は、金属密着層１４２、下部電極１４４及びスペーサー部１５０から構成される。金属密着層１４２は、凹部１５４の底面上及び内壁上に形成されていて、下部電極１４４の下面及び側壁面を覆う。下部電極１４４は、凹部１５４の内部の中心に形成されている。スペーサー部１５０は、凹部１５４の内壁上に形成されていて、下部電極１４４の端部に形成される。このスペーサー部１５０は、下部電極１４４とともに第１ビア１６４の端部に形成されていて、下部電極１４４の周囲を覆うように形成される。
Next, the variable resistance
The
また、第１ビア１６４は、少なくとも抵抗変化層１４６及び上部電極１４８から構成されていればよく、図１２（ｂ）に示すように、さらに埋め込み金属部１５８を有してもよい。上部電極１４８は、凹部１５６の底部上及び内壁上に形成されていて、下層の下部電極１４４及びスペーサー部１５０と接している。また、上部電極１４８は、抵抗変化層１４６よりも内側に形成されている。この上部電極１４８は、抵抗変化層１４６に沿って形成され、断面形状が抵抗変化層１４６と相似形を成してもよい。また、埋め込み金属部１５８は、凹部１５６のうち抵抗変化層１４６及び上部電極１４８が形成された部分の残りを埋設する。
The first via 164 only needs to be composed of at least the
また、図１３に示すように、抵抗変化層１４６は、凹部１５６に埋設された上部電極１４８と凹部１５４に埋設された下部電極１４４とが対向する有効領域１６０の外側に延在する。有効領域１６０から外側に延在した抵抗変化層１４６は、スペーサー部１５０と接する。なお、本実施の形態では、断面視において、上部電極１４８の幅と下部電極１４４との幅とを同一にすることができる（同一とは、製造プロセスのバラツキを許容する）。
As shown in FIG. 13, the
また、図１２（ａ）に示すように、抵抗変化型不揮発性メモリ素子１４０の形状は、平面視において、円形形状、楕円形状又は矩形形状のいずれでもよい。また、コンタクト１６２と第１ビア１６４とは同一の孔径を有することができる。さらに、抵抗変化型不揮発性メモリ素子１４０は、第２ビア１６６又はコンタクト１１２と同一の孔径を有しても良い。なお、平面視において、コンタクト１６２及び第１ビア１６４は、第１配線１２４ｂの配線幅と比較して、同一またはそれ以下の孔径とすることができる。
Further, as shown in FIG. 12A, the variable resistance
また、図１３に示すように、金属密着層１４２は、第１層間絶縁層１１０に形成された凹部１５４の底部上及び側壁の一部上に沿って位置している。例えば、金属密着層１４２は、断面視においてコの字形状を有する。スペーサー部１５０は、金属密着層１４２の上端面上に位置している。すなわち、スペーサー部１５０は、凹部１５４の内壁の周囲に沿って形成される。このスペーサー部１５０は、例えば、平面視において、リング形状を有する。下部電極１４４は、金属密着層１４２の上並びに内壁上及びスペーサー部１５０の内壁上に位置している。この下部電極１４４は、図示されるように、金属密着層１４２及びスペーサー部１５０で構成される内孔に埋設される。また、抵抗変化層１４６は、第２層間絶縁層１２２に形成された凹部１５６の底部上及び側壁の一部上に沿って位置している。例えば、抵抗変化層１４６は、断面視においてコの字形状を有する。この抵抗変化層１４６は、下部電極１４４上及びスペーサー部１５０上に位置している。また、上部電極１４８は、抵抗変化層１４６上に位置しており、具体的には、抵抗変化層１４６の上及び内壁上に位置している。本実施の形態では、さらに、埋め込み金属部１５８は、上部電極１４８上に位置してればよく、例えば、上部電極１４８で構成された内孔に埋設されてもよい。
Further, as shown in FIG. 13, the
第３の実施の形態においては、抵抗変化型不揮発性メモリ素子１４０が、コンタクト及びビアに埋設されているので、第１の実施の形態及び第２の実施の形態と比較して、面内方向の微細化をさらに実現することができる。また、第３の実施の形態は、第１の実施の形態と同等の効果が得られる。
In the third embodiment, since the variable resistance
次に、第３の実施の形態の半導体装置（抵抗変化型不揮発メモリ装置１００）の製造工程について説明する。図１４は、第２の実施の形態の抵抗変化型不揮発記憶装置の製造工程の手順を示す工程断面図である。図１４は、図１２（ａ）のａ−ａ'断面図の一部における工程断面図を示す。 Next, a manufacturing process of the semiconductor device (resistance variable nonvolatile memory device 100) of the third embodiment will be described. FIG. 14 is a process cross-sectional view illustrating the procedure of the manufacturing process of the variable resistance nonvolatile memory device according to the second embodiment. FIG. 14 is a process cross-sectional view in a part of the cross-sectional view along the line aa ′ in FIG.
本実施の形態の抵抗変化型不揮発メモリ装置１００の製造方法（以下、本工程と称することもある）は、次の工程を含む。まず、半導体基板１０２上に第１層間絶縁層１１０を形成する。次いで、第１層間絶縁層１１０に第１凹部（凹部１５４）を形成する。次いで、凹部１５４に金属密着層１４２及び下部電極１４４を埋設する。次いで、金属密着層１４２のうち露出部分にスペーサー部１５０を形成する。次いで、第１層間絶縁層１１０上に第２層間絶縁層１２２を形成する。この第２層間絶縁層１２２に第２凹部（凹部１５６）を形成する。この後、凹部１５６に抵抗変化層１４６及び上部電極１４８を埋設する。
以下、第１及び第２の実施の形態と異なる点を詳述する。
The method for manufacturing variable resistance
Hereinafter, differences from the first and second embodiments will be described in detail.
まず、第１の実施の形態と同様にして、半導体基板１０２上の素子領域にトランジスタを形成し、この上に第１層間絶縁層１１０を形成する。
図１４（ａ）に示すように、フォトリソグラフィ法及びドライエッチング法を用いて、半導体基板１０２の拡散層に達する凹部（コンタクト孔）を第１層間絶縁層１１０に形成する。一方のコンタクト孔には、バリアメタル膜１１２ｂ及び埋設金属層１１２ａを形成する。
図１４（ｂ）に示すように、他方のコンタクト孔（凹部１５４）には、金属密着層１４２及び下部電極１４４を埋設する。例えば、凹部１５４内部及び開口の外側に金属密着層１４２及び下部電極１４４を堆積させ、ＣＭＰを用いて余剰の部分を研削する。堆積方法は、第１の実施の形態と同等のものを用いることができる。
First, in the same manner as in the first embodiment, a transistor is formed in an element region on the
As shown in FIG. 14A, a recess (contact hole) reaching the diffusion layer of the
As shown in FIG. 14B, a
次いで、図１４（ｃ）に示すように、凹部１５４の開口において、露出している金属密着層１４２を酸化する。これにより、金属密着層１４２の露出部分にスペーサー部１５０を形成することができる。
Next, as shown in FIG. 14C, the exposed
第１層間絶縁層１１０上に金属層を形成し、この金属層をパターニングすることにより、第１配線１２４ｂを形成することができる。なお、第１配線１２４ｂは、ダマシン方法により形成されても良い。この場合には、第１配線１２４ｂを、第１ビア１６４より先に形成してもよいし、後に形成してもよい。
The
次いで、図１４（ｄ）に示すように、第１配線１２４ｂを覆うように、第１層間絶縁層１１０上に第２層間絶縁層１２２を形成する。この第２層間絶縁層１２２に凹部１５６を形成する。例えば、フォトリソグラフィ法及びドライエッチング法を用いることができる。
Next, as shown in FIG. 14D, a second
この後、図１４（ｅ）に示すように、凹部１５６に抵抗変化層１４６及び上部電極１４８を堆積する。堆積方法は、第１の実施の形態と同様とすることができる。
そして、図１４（ｆ）に示すように、凹部１５６の中心部に不図示のレジストマスクを埋設した状態で、開口の外側に形成された抵抗変化層１４６及び上部電極１４８を選択的に除去する。例えば、ドライエッチング法を用いることができる。その後、不図示のレジストマスクを除去する。これにより、凹部１５６の底部上及び内壁上に、抵抗変化層１４６及び上部電極１４８を選択的に形成できるが、この態様に限定されずに、凹部１５６内部全体を抵抗変化層１４６及び上部電極１４８で埋設してもよい。
Thereafter, as shown in FIG. 14E, the
Then, as shown in FIG. 14F, the
次いで、凹部１５６の残りの空間を埋め込み金属部１５８で埋設する。例えば、凹部１５６内部の上部電極１４８上に所定の金属層を形成し、この金属層の余剰部分をＣＭＰにより、埋め込み金属部１５８を形成することができる。埋め込み金属部１５８としては、特に限定されないが、例えば、Ｃｕ、Ａｌ、Ｗなど、ビアや配線に用いる各種金属または合金を用いることができる。
Next, the remaining space of the
次いで、抵抗変化型不揮発性メモリ素子１４０及び第２層間絶縁層１２２上に第３層間絶縁層１３０を形成する。第３層間絶縁層１３０にビア孔を形成し、このビア孔にバリアメタル膜１６６ｂ及び埋設金属層１６６ａを埋設する。その後、第３層間絶縁層１３０上に第３キャップ絶縁層１３２及び不図示の第４層間絶縁層を形成する。次いで、この第４層間絶縁層及び第３キャップ絶縁層１３２を貫通し、第２ビア１６６の上面に達する開口部を形成する。そして、第４層間絶縁層に開口部と連続する配線溝を形成する。次いで、開口部及び配線溝にバリアメタル膜１３６及び金属膜を埋設する。余剰の金属膜をＣＭＰで除去することにより、第２配線１３８を形成する。この後、通常の半導体装置の製造工程を実施してもよい。
以上により、第３の実施の形態の抵抗変化型不揮発メモリ装置１００を形成することができる。
Next, a third
As described above, the variable resistance
なお、当然ながら、上述した複数の実施の形態は、その内容が相反しない範囲で組み合わせることができる。また、上述した実施の形態では、各部の構造などを具体的に説明したが、その構造などは本願発明を満足する範囲で各種に変更することができる。 Needless to say, the above-described embodiments can be combined within a range in which the contents do not conflict with each other. In the above-described embodiment, the structure of each part has been specifically described. However, the structure and the like can be variously changed within a range that satisfies the present invention.
１０ 抵抗変化型不揮発メモリ装置
１２ 半導体基板
１４ 素子分離層
１６ ドレイン拡散層
１８ ソース拡散層
２０ 第１層間絶縁層
２２ コンタクト
２４ ゲート絶縁膜
２６ ゲート電極
２８ 側壁部
３０ 第１キャップ絶縁層
３２ 第２層間絶縁層
３４ 第１配線
３６ バリアメタル膜
４０ 第２キャップ絶縁層
４２ 第３層間絶縁層
４４ 第３キャップ絶縁層
４６ ビア
４８ バリアメタル膜
５０ 抵抗変化型不揮発性メモリ素子
５２ 金属密着層
５４ 下部電極
５６ 抵抗変化層
５８ 上部電極
６０ 第２配線
７０ 電流経路
７２ 不完全な電流経路
７４ 側壁部
７６ 不完全な電流経路
８０ 有効領域
８２ 側壁部
８４ 界面
１００ 抵抗変化型不揮発メモリ装置
１０２ 半導体基板
１０４ 素子分離層
１０６ ドレイン拡散層
１０８ ソース拡散層
１１０ 第１層間絶縁層
１１２ コンタクト
１１２ａ 埋設金属層
１１２ｂ バリアメタル膜
１１４ ゲート絶縁膜
１１６ ゲート電極
１１８ 側壁部
１２０ 第１キャップ絶縁層
１２２ 第２層間絶縁層
１２４、１２４ａ、１２４ｂ 第１配線
１２６ バリアメタル膜
１２８ 第２キャップ絶縁層
１３０、１３０ａ 第３層間絶縁層
１３２ 第３キャップ絶縁層
１３４ ビア
１３６ バリアメタル膜
１３８ 第２配線
１４０ 抵抗変化型不揮発性メモリ素子
１４２ 金属密着層
１４４ 下部電極
１４６ 抵抗変化層
１４８ 上部電極
１５０ スペーサー部
１５２ 凹部
１５４ 凹部
１５６ 凹部
１５８ 埋め込み金属部
１６０ 有効領域
１６２ コンタクト
１６４ 第１ビア
１６６ 第２ビア
１６６ａ 埋設金属層
１６６ｂ バリアメタル膜
10 resistance variable nonvolatile memory device 12 semiconductor substrate 14 element isolation layer 16 drain diffusion layer 18 source diffusion layer 20 first interlayer insulating layer 22 contact 24 gate insulating film 26 gate electrode 28 sidewall 30 first cap insulating layer 32 second interlayer Insulating layer 34 First wiring 36 Barrier metal film 40 Second cap insulating layer 42 Third interlayer insulating layer 44 Third cap insulating layer 46 Via 48 Barrier metal film 50 Variable resistance nonvolatile memory element 52 Metal adhesion layer 54 Lower electrode 56 Resistance change layer 58 Upper electrode 60 Second wiring 70 Current path 72 Incomplete current path 74 Side wall 76 Incomplete current path 80 Effective area 82 Side wall 84 Interface 100 Resistance change nonvolatile memory device 102 Semiconductor substrate 104 Element isolation layer 106 Drain diffusion layer 108 Source diffusion layer 110 First interlayer insulating layer 112 Tact 112a Buried metal layer 112b Barrier metal film 114 Gate insulating film 116 Gate electrode 118 Side wall 120 First cap insulating layer 122 Second interlayer insulating layers 124, 124a, 124b First wiring 126 Barrier metal film 128 Second cap insulating layer 130 , 130a Third interlayer insulating layer 132 Third cap insulating layer 134 Via 136 Barrier metal film 138 Second wiring 140 Variable resistance nonvolatile memory element 142 Metal adhesion layer 144 Lower electrode 146 Resistance change layer 148 Upper electrode 150 Spacer portion 152 Recess 154 Recess 156 Recess 158 Embedded metal portion 160 Effective region 162 Contact 164 First via 166 Second via 166a Embedded metal layer 166b Barrier metal film
Claims (16)
前記基板上に設けられた金属層と、
前記金属層上に設けられた下部電極と、
前記下部電極上に設けられていて、その一部が前記金属層と対向している抵抗変化層と、
前記金属層と前記抵抗変化層とが対向する部分に位置している、スペーサー部と、
前記抵抗変化層上に設けられた上部電極と、
を備える半導体装置。 A substrate,
A metal layer provided on the substrate;
A lower electrode provided on the metal layer;
A resistance change layer provided on the lower electrode, a part of which is opposed to the metal layer;
A spacer portion located at a portion where the metal layer and the resistance change layer face each other;
An upper electrode provided on the variable resistance layer;
A semiconductor device comprising:
前記スペーサー部は絶縁層である、半導体装置。 The semiconductor device according to claim 1,
The semiconductor device, wherein the spacer portion is an insulating layer.
前記スペーサー部は前記金属層の酸化物で構成される、半導体装置。 The semiconductor device according to claim 1 or 2,
The said spacer part is a semiconductor device comprised with the oxide of the said metal layer.
前記金属層は、前記下部電極よりも酸化膜生成エネルギーが大きい材料で構成される、半導体装置。 The semiconductor device according to any one of claims 1 to 3,
The semiconductor device, wherein the metal layer is made of a material having a larger oxide film generation energy than the lower electrode.
前記金属層は、Ｔａ、ＴａＮ、Ｔｉ、及びＴｉＮからなる群から選択される少なくとも一種を含む、半導体装置。 The semiconductor device according to any one of claims 1 to 4,
The semiconductor device, wherein the metal layer includes at least one selected from the group consisting of Ta, TaN, Ti, and TiN.
下部電極は、Ｗ、Ｒｕ、及びＰｔからなる群から選択される少なくとも一種を含む、半導体装置。 The semiconductor device according to any one of claims 1 to 5,
The lower electrode includes a semiconductor device including at least one selected from the group consisting of W, Ru, and Pt.
前記基板上に設けられた下地層と、
前記下地層上に設けられた金属層と、
前記金属層上に設けられた下部電極と、
前記下部電極上に設けられていて、その一部が前記金属層と対向しており、前記下部電極の上及び周囲に位置しており、及び、当該周囲に位置する部分が前記下地層に接している、抵抗変化層と、
前記金属層と前記抵抗変化層とが対向する部分に位置しており、かつ前記金属層の周縁部に形成されている、スペーサー部と、
前記抵抗変化層上に設けられた上部電極と、
を備える、
半導体装置。 A substrate,
An underlayer provided on the substrate;
A metal layer provided on the underlayer;
A lower electrode provided on the metal layer;
Provided on the lower electrode, a part of which faces the metal layer, is located on and around the lower electrode, and a portion located on the circumference is in contact with the base layer A resistance change layer;
A spacer portion, which is located in a portion where the metal layer and the resistance change layer face each other, and is formed on a peripheral portion of the metal layer;
An upper electrode provided on the variable resistance layer;
Comprising
Semiconductor device.
前記基板上に設けられた層間絶縁層と、
前記層間絶縁層に形成された凹部の底部上及び側壁の一部上に沿って位置する、金属層と、
前記金属層の上端面上に位置する、スペーサー部と、
前記金属層の上並びに内壁上及び前記スペーサー部の内壁上に位置する、下部電極と、
前記下部電極上及び前記スペーサー部上に位置する、抵抗変化層と、
抵抗変化層上に位置する、上部電極と、
を備える、
半導体装置。 A substrate,
An interlayer insulating layer provided on the substrate;
A metal layer located on the bottom of the recess formed in the interlayer insulating layer and on a part of the side wall;
A spacer portion located on the upper end surface of the metal layer;
A lower electrode located on the metal layer and on the inner wall and on the inner wall of the spacer portion;
A resistance change layer located on the lower electrode and the spacer portion;
An upper electrode located on the variable resistance layer;
Comprising
Semiconductor device.
前記基板上に積層された第１層間絶縁層及び第２層間絶縁層と、
前記第１層間絶縁層に形成された第１凹部の底部上及び側壁の一部上に沿って位置する、金属層と、
前記金属層の上端面上に位置する、スペーサー部と、
前記金属層の内側に埋設された、下部電極と、
前記第２層間絶縁層に形成された第２凹部の底部及び側壁の一部上に沿って位置していて、前記スペーサー部上及び前記下部電極上に位置する、抵抗変化層と、
前記抵抗変化層の内壁上に位置する、上部電極と、
を備える、
半導体装置。 A substrate,
A first interlayer insulating layer and a second interlayer insulating layer stacked on the substrate;
A metal layer located on the bottom of the first recess formed on the first interlayer insulating layer and on a part of the side wall;
A spacer portion located on the upper end surface of the metal layer;
A lower electrode embedded inside the metal layer;
A resistance change layer located along a part of the bottom and side wall of the second recess formed in the second interlayer insulating layer, and located on the spacer part and the lower electrode;
An upper electrode located on the inner wall of the variable resistance layer;
Comprising
Semiconductor device.
基板上に金属層を形成する工程と、
前記金属層の一部上に前記下部電極を形成する工程と、
前記金属層のうち露出部分にスペーサー部を形成する工程と、
前記下部電極及び前記スペーサー部と接する前記抵抗変化層を形成する工程と、
前記抵抗変化層上に前記上部電極を形成する工程と、
を有する、半導体装置の製造方法。 A method of manufacturing a semiconductor device comprising a lower electrode, a resistance change layer, and an upper electrode,
Forming a metal layer on the substrate;
Forming the lower electrode on a portion of the metal layer;
Forming a spacer portion on the exposed portion of the metal layer;
Forming the variable resistance layer in contact with the lower electrode and the spacer portion;
Forming the upper electrode on the variable resistance layer;
A method for manufacturing a semiconductor device, comprising:
前記基板上に層間絶縁層を形成する工程と、
前記層間絶縁層に凹部を形成する工程と、を有しており、
前記金属層を形成する前記工程は、前記凹部内に前記金属層を形成する工程を含み、
前記抵抗変化層を形成する前記工程は、前記抵抗変化層を、前記下部電極上、前記スペーサー部上、及び前記凹部の開口部の外側に形成する工程を含む、
半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 10,
Forming an interlayer insulating layer on the substrate;
Forming a recess in the interlayer insulating layer,
The step of forming the metal layer includes the step of forming the metal layer in the recess,
The step of forming the variable resistance layer includes a step of forming the variable resistance layer on the lower electrode, on the spacer portion, and outside the opening of the concave portion.
A method for manufacturing a semiconductor device.
前記基板上に第１層間絶縁層を形成する工程と、
前記第１層間絶縁層に第１凹部を形成する工程と、
前記第１層間絶縁層上に第２層間絶縁層を形成する工程と、
前記第２層間絶縁層に第２凹部を形成する工程と、を有しており、
前記金属層を形成する前記工程及び前記下部電極を形成する前記工程は、前記第１凹部に前記金属層及び前記下部電極を埋設する工程を含み、
前記抵抗変化層を形成する前記工程及び前記上部電極を形成する工程は、前記第２凹部に前記抵抗変化層及び前記上部電極を埋設する工程を含む、
半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 10,
Forming a first interlayer insulating layer on the substrate;
Forming a first recess in the first interlayer insulating layer;
Forming a second interlayer insulating layer on the first interlayer insulating layer;
Forming a second recess in the second interlayer insulating layer,
The step of forming the metal layer and the step of forming the lower electrode include a step of burying the metal layer and the lower electrode in the first recess,
The step of forming the variable resistance layer and the step of forming the upper electrode include a step of burying the variable resistance layer and the upper electrode in the second recess.
A method for manufacturing a semiconductor device.
前記スペーサー部を形成する前記工程は、前記金属層の露出部分を選択的に酸化する工程を有する、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to any one of claims 10 to 12,
The method of manufacturing a semiconductor device, wherein the step of forming the spacer portion includes a step of selectively oxidizing an exposed portion of the metal layer.
前記金属層は、前記下部電極よりも酸化膜生成エネルギーが大きい材料で構成される、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to any one of claims 10 to 13,
The method for manufacturing a semiconductor device, wherein the metal layer is made of a material having an oxide film generation energy larger than that of the lower electrode.
前記金属層は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮからなる群から選択される少なくとも一種を含む、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to any one of claims 10 to 14,
The method for manufacturing a semiconductor device, wherein the metal layer includes at least one selected from the group consisting of Ta, TaN, Ti, and TiN.
下部電極は、Ｗ、Ｒｕ、Ｐｔからなる群から選択される少なくとも一種を含む、半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to any one of claims 10 to 15,
The method for manufacturing a semiconductor device, wherein the lower electrode includes at least one selected from the group consisting of W, Ru, and Pt.
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| JP2011174299A JP2013038279A (en) | 2011-08-09 | 2011-08-09 | Semiconductor device and method of manufacturing semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014207380A (en) * | 2013-04-15 | 2014-10-30 | シャープ株式会社 | Memory cell employing variable resistive element |
| CN112368810A (en) * | 2018-07-24 | 2021-02-12 | 国际商业机器公司 | Oxide resistance random access memory |
-
2011
- 2011-08-09 JP JP2011174299A patent/JP2013038279A/en not_active Withdrawn
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