JP2013030657A - Method of manufacturing semiconductor device - Google Patents

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孝則 橋爪
Akihiko Kameoka
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Abstract

PROBLEM TO BE SOLVED: To provide a technology for easily detecting a defective product in which displacement amount of a bump land exceeds a tolerable range, in a step for manufacturing a ball grid array (BGA).SOLUTION: A failure analyzing pattern 20 for detecting displacement amount of a bump land is formed at the same time in a step in which a solder resist film 17 is patterned to expose a bump land 12D and an alignment hole 15. The failure analyzing pattern 20 is arranged at a position on the lower surface of a large wiring board 10 which is away from a device region 13 by a distance (L). The distance (L) is set to be equal to a maximum tolerable range of displacement amount of the bump land 12D based on the outline of the BGA which is individualized from the large wiring board 10.

Description

本発明は、半導体装置の製造技術に関し、特に、ＢＧＡ(Ball Grid Array)などの面実装型半導体装置の製造に適用して有効な技術に関するものである。   The present invention relates to a manufacturing technique of a semiconductor device, and more particularly to a technique effective when applied to the manufacture of a surface mount type semiconductor device such as a BGA (Ball Grid Array).

ＢＧＡ(Ball Grid Array)のような面実装パッケージ形態を有する半導体装置は、配線基板（パッケージ基板とも呼ばれる）の上面に搭載した半導体チップ（以下、単にチップという）を樹脂で封止した構造を有している。   2. Description of the Related Art A semiconductor device having a surface mount package form such as BGA (Ball Grid Array) has a structure in which a semiconductor chip (hereinafter simply referred to as a chip) mounted on an upper surface of a wiring board (also referred to as a package board) is sealed with a resin. doing.

上記配線基板の上面には複数の配線が形成されており、これらの配線の一端である電極パッド（ボンディングリード）とチップとは、金属ワイヤあるいはバンプ電極を介して電気的に接続される。また、配線基板の下面には、配線基板内のビアホールを通じて上記電極パッドに電気的に接続された複数のバンプランドが設けられる。これらのバンプランドは、半導体装置の外部接続端子を構成しており、半導体装置は、これらのバンプランドに接続された半田ボールを介して電子機器のマザーボード（実装基板）に実装される。   A plurality of wirings are formed on the upper surface of the wiring board, and an electrode pad (bonding lead) which is one end of these wirings and the chip are electrically connected via metal wires or bump electrodes. In addition, a plurality of bump lands electrically connected to the electrode pads through via holes in the wiring board are provided on the lower surface of the wiring board. These bump lands constitute external connection terminals of the semiconductor device, and the semiconductor device is mounted on a motherboard (mounting substrate) of an electronic device via solder balls connected to these bump lands.

特許文献１（特許第３３９８５８０号）は複数の配線基板領域を有する基板フレームに外形パンチングを施し、ダイ／ポンチにより基板フレームを打ち抜いて複数の配線基板を形成する技術を開示している。   Patent Document 1 (Japanese Patent No. 3398580) discloses a technique of forming a plurality of wiring boards by punching a board frame having a plurality of wiring board regions and punching out the board frame by a die / punch.

特許文献２（特開２００９−２５２９６４号公報）は、テープキャリア型半導体装置のベースフィルムに穿設された不良品打ち抜き穴（検査によって不良品であると判定されたテープキャリアをベースフィルムから除去するための打ち抜き穴）の位置ずれを目視によって判定する技術を開示している。   Patent Document 2 (Japanese Patent Laid-Open No. 2009-252964) discloses a defective punched hole formed in a base film of a tape carrier type semiconductor device (removes a tape carrier determined to be defective by inspection from the base film). The technology of judging the positional deviation of the punching hole) for visual inspection is disclosed.

上記ベースフィルムには、その一面に貼り付けた銅（Ｃｕ）箔をエッチングして回路パターンを形成する際、位置ずれ認識用パターンが同時に形成される。位置ずれ認識用パターンは、四角形の平面パターンを有しており、矩形の平面パターンを有する打ち抜き穴のコーナー部と重なる領域に配置される。   When the circuit pattern is formed by etching the copper (Cu) foil attached to one surface of the base film, a misregistration recognition pattern is simultaneously formed. The misregistration recognition pattern has a quadrangular plane pattern, and is arranged in a region overlapping with a corner portion of a punched hole having a rectangular plane pattern.

打ち抜き穴がベースフィルムの正しい位置に穿設されたか否かは、打ち抜き穴と位置ずれ認識用パターンとが重なる領域の位置、形状等を目視により調べ、これらが許容範囲内にあるか否かによって判定する。   Whether or not the punched holes are perforated at the correct position of the base film is determined by visually checking the position, shape, etc. of the region where the punched holes and the misalignment recognition pattern overlap, and whether or not these are within the allowable range. judge.

特許第３３９８５８０号Japanese Patent No. 3398580 特開２００９−２５２９６４号公報JP 2009-252964 A

配線基板を用いる半導体装置の製造方法の一例として、前記特許文献１のように、複数の配線基板領域を有する大型配線基板（基板フレーム）をパンチ（切断金型）で打ち抜くことによって、配線基板を個片化する方法がある。   As an example of a method of manufacturing a semiconductor device using a wiring board, as described in Patent Document 1, a wiring board is formed by punching a large wiring board (substrate frame) having a plurality of wiring board regions with a punch (cutting die). There is a way to separate them.

特許文献１に記載された個片化方法では、打ち抜き箇所を特定するために、あらかじめ大型配線基板に位置決め（位置合わせ）の基準となるパターン（例えば孔）を形成しておき、このパターンを基準にして大型配線基板を打ち抜くことにより、配線基板を個片化している。   In the singulation method described in Patent Document 1, a pattern (for example, a hole) serving as a reference for positioning (positioning) is formed in advance on a large-sized wiring board in order to specify a punching location, and this pattern is used as a reference. By punching out the large wiring board, the wiring board is separated into pieces.

ところが、一般に配線基板を用いた半導体装置の製造工程では、製造装置と配線基板との間に位置ずれの問題が発生し易い。例えば特許文献１に記載された製造方法では、配線基板の打ち抜き箇所を特定する際の基準となるパターンでさえもが、本来形成されるべき位置からずれ、本来の切断箇所とは異なる部分を切断してしまうことがある。   However, in general, in a manufacturing process of a semiconductor device using a wiring board, a problem of misalignment is likely to occur between the manufacturing apparatus and the wiring board. For example, in the manufacturing method described in Patent Document 1, even a pattern serving as a reference when specifying a punched portion of a wiring board is shifted from a position where it should originally be formed, and a portion different from the original cut portion is cut. May end up.

その結果、個片化された配線基板に形成される電極パッド（バンプランド）の位置も、個片化された配線基板（半導体装置）の外形を基準とした場合、所定の位置からずれてしまうことになる。   As a result, the position of the electrode pad (bump land) formed on the separated wiring board also deviates from a predetermined position when the outer shape of the separated wiring board (semiconductor device) is used as a reference. It will be.

なお、バンプランドの位置が（配線基板の外形を基準とした）所定の位置からずれてしまうと、配線基板から個片化した（取得した）半導体装置の検査工程において、半導体装置に形成された半田ボール（半田材）にテスト用ソケット内のテスト端子（ピン）を接触させることが困難となる。また、完成した半導体装置を実装基板に実装した際、実装基板上の本来配置（搭載）される領域から半導体装置の一部がはみ出てしまい、隣に配置された他の電子部品と接触する、あるいは隣に配置される他の電子部品の実装の妨げになるといった問題が発生する。   When the position of the bump land deviates from a predetermined position (based on the outer shape of the wiring board), the bump land is formed on the semiconductor device in the inspection process of the semiconductor device separated (acquired) from the wiring board. It becomes difficult to bring the test terminals (pins) in the test socket into contact with the solder balls (solder material). In addition, when the completed semiconductor device is mounted on the mounting substrate, a part of the semiconductor device protrudes from the region originally placed (mounted) on the mounting substrate, and comes into contact with other electronic components arranged next to it, Or the problem that the mounting of the other electronic component arrange | positioned adjacent becomes obstructed generate | occur | produces.

本発明の目的は、バンプランドが所定の位置から大きく（許容範囲を超える量）ずれた不良の半導体装置を容易に特定（排除）することのできる技術を提供することにある。   An object of the present invention is to provide a technique that can easily identify (exclude) a defective semiconductor device in which a bump land is greatly deviated (amount exceeding an allowable range) from a predetermined position.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

本発明の好ましい実施の形態である半導体装置の製造方法は、
（ａ）上面、前記上面に形成された複数のボンディングリード、前記上面とは反対側の下面、前記下面に形成され、かつ前記複数のボンディングリードとそれぞれ電気的に接続される複数のバンプランド、および前記複数のバンプランドのそれぞれを露出するように前記下面を覆う絶縁膜を有するデバイス領域と、平面視において前記デバイス領域の外側にそれぞれ形成された不良解析用パターンおよび位置決め用パターンとを備えた配線基板を準備する工程；
（ｂ）前記配線基板の前記デバイス領域における前記上面に半導体チップを搭載する工程；
（ｃ）前記工程（ｂ）の後、前記複数のバンプランドのそれぞれに半田材を配置する工程；
（ｄ）前記工程（ｃ）の後、前記位置決め用パターンに基づいて切断箇所を特定し、前記デバイス領域を前記切断箇所に沿って前記配線基板から分離することにより、組立体を取得する工程；
（ｅ）前記工程（ｄ）の後、取得した前記組立体の外観を検査する工程；
（ｆ）前記工程（ｅ）の後、取得した前記組立体をテストピンを有するテスト用ソケット内に収納して検査を行う工程；
を含み、
前記工程（ｅ）において、取得した前記組立体から前記不良解析用パターンが確認された場合は、前記組立体を不良品と認定するものである。 A method for manufacturing a semiconductor device according to a preferred embodiment of the present invention includes:
(A) an upper surface, a plurality of bonding leads formed on the upper surface, a lower surface opposite to the upper surface, a plurality of bump lands formed on the lower surface and electrically connected to the plurality of bonding leads, And a device region having an insulating film covering the lower surface so as to expose each of the plurality of bump lands, and a defect analysis pattern and a positioning pattern formed on the outside of the device region in plan view, respectively. Preparing a wiring board;
(B) mounting a semiconductor chip on the upper surface of the device region of the wiring board;
(C) After the step (b), placing a solder material on each of the plurality of bump lands;
(D) After the step (c), a step of obtaining an assembly by specifying a cutting portion based on the positioning pattern and separating the device region from the wiring board along the cutting portion;
(E) a step of inspecting the appearance of the obtained assembly after the step (d);
(F) After the step (e), the obtained assembly is housed in a test socket having a test pin and inspected;
Including
In the step (e), when the defect analysis pattern is confirmed from the acquired assembly, the assembly is recognized as a defective product.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。   The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.

配線基板から分離された組立体の外観検査によって、不良解析用パターンの有無を確認することにより、組立体に形成されたバンプランドの位置ずれ量が許容範囲を超えた不良の組立体を容易に検出することが可能となる。   By checking the appearance of the assembly separated from the wiring board by checking the appearance of the failure analysis pattern, it is easy to find a defective assembly where the amount of displacement of the bump land formed in the assembly exceeds the allowable range. It becomes possible to detect.

本発明の実施の形態１であるＢＧＡの製造工程を示すフロー図である。It is a flowchart which shows the manufacturing process of BGA which is Embodiment 1 of this invention. ＢＧＡの製造に用いる大型配線基板の全体平面図である。It is a whole top view of the large sized wiring board used for manufacture of BGA. （ａ）は、図２の一部を示す平面図、（ｂ）は、（ａ）のＡ−Ａ線断面図である。(A) is a top view which shows a part of FIG. 2, (b) is the sectional view on the AA line of (a). （ａ）は、ＢＧＡの製造方法を示す平面図、（ｂ）は、（ａ）のＡ−Ａ線断面図である。(A) is a top view which shows the manufacturing method of BGA, (b) is the sectional view on the AA line of (a). （ａ）、（ｂ）は、ＢＧＡの製造方法を示す平面図である。(A), (b) is a top view which shows the manufacturing method of BGA. （ａ）、（ｂ）は、ＢＧＡの製造方法を示す平面図である。(A), (b) is a top view which shows the manufacturing method of BGA. （ａ）は、図６に続くＢＧＡの製造方法を示す平面図、（ｂ）は、（ａ）のＢ−Ｂ線断面図である。(A) is a top view which shows the manufacturing method of BGA following FIG. 6, (b) is the BB sectional drawing of (a). （ａ）は、図７に続くＢＧＡの製造方法を示す平面図、（ｂ）は、（ａ）のＣ−Ｃ線断面図、（ｃ）は、（ａ）のＤ−Ｄ線断面図である。(A) is a plan view showing a method for manufacturing a BGA following FIG. 7, (b) is a cross-sectional view taken along the line CC of (a), and (c) is a cross-sectional view taken along the line DD of (a). is there. 図８に続くＢＧＡの製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of BGA following FIG. （ａ）は、図９に続くＢＧＡの製造方法を示す平面図、（ｂ）は、（ａ）のＢ−Ｂ線断面図である。(A) is a top view which shows the manufacturing method of BGA following FIG. 9, (b) is the BB sectional drawing of (a). （ａ）は、図１０に続くＢＧＡの製造方法を示す平面図、（ｂ）は、（ａ）のＣ−Ｃ線断面図、（ｃ）は、（ａ）のＤ−Ｄ線断面図である。(A) is a plan view showing a manufacturing method of a BGA following FIG. 10, (b) is a cross-sectional view taken along the line CC of (a), and (c) is a cross-sectional view taken along the line DD of (a). is there. （ａ）は、図１０に続くＢＧＡの製造方法を示す平面図、（ｂ）は、（ａ）のＥ−Ｅ線断面図である。(A) is a top view which shows the manufacturing method of BGA following FIG. 10, (b) is the EE sectional view taken on the line of (a). （ａ）は、図１２に続くＢＧＡの製造方法を示す平面図、（ｂ）は、（ａ）のＣ−Ｃ線断面図、（ｃ）は、（ａ）のＤ−Ｄ線断面図である。(A) is the top view which shows the manufacturing method of BGA following FIG. 12, (b) is CC sectional view taken on the line of (a), (c) is DD sectional view taken on the line of (a). is there. （ａ）は、図１３に続くＢＧＡの製造方法を示す平面図、（ｂ）は、（ａ）のＦ−Ｆ線断面図である。(A) is a top view which shows the manufacturing method of BGA following FIG. 13, (b) is the FF sectional view taken on the line of (a). 図１４（ｂ）の拡大断面図である。It is an expanded sectional view of FIG.14 (b). （ａ）は、図１４に続くＢＧＡの製造方法を示す平面図、（ｂ）は、（ａ）のＦ−Ｆ線断面図である。(A) is a top view which shows the manufacturing method of BGA following FIG. 14, (b) is the FF sectional view taken on the line of (a). （ａ）は、図１６に続くＢＧＡの製造方法を示す平面図、（ｂ）は、（ａ）のＦ−Ｆ線断面図である。(A) is a top view which shows the manufacturing method of BGA following FIG. 16, (b) is the FF sectional view taken on the line of (a). （ａ）は、図１７に続くＢＧＡの製造方法を示す平面図、（ｂ）は、（ａ）のＧ−Ｇ線断面図である。(A) is a top view which shows the manufacturing method of BGA following FIG. 17, (b) is the GG sectional view taken on the line of (a). 図１８に続くＢＧＡの製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of BGA following FIG. 図１９に続くＢＧＡの製造方法を示す断面図である。FIG. 20 is a cross-sectional view showing a method for manufacturing the BGA following FIG. 19. 図２０に続くＢＧＡの製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of BGA following FIG. 図２１に続くＢＧＡの製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of BGA following FIG. 図２２に続くＢＧＡの製造方法を示す断面図である。FIG. 23 is a cross-sectional view showing a BGA manufacturing method following FIG. 22; 図２３に続くＢＧＡの製造方法を示す断面図である。FIG. 24 is a cross-sectional view showing a method for manufacturing the BGA following FIG. 23. 図２４に続くＢＧＡの製造方法を示す断面図である。FIG. 25 is a cross-sectional view showing a method for manufacturing the BGA following FIG. 24. 図２５に続くＢＧＡの製造方法を示す平面図である。FIG. 26 is a plan view showing a method for manufacturing the BGA following FIG. 25. 図２５に続くＢＧＡの製造方法を示す平面図である。FIG. 26 is a plan view showing a method for manufacturing the BGA following FIG. 25. ＢＧＡの電気特性検査に用いるテスト用ソケットの概略断面図である。It is a schematic sectional drawing of the socket for a test used for the electrical property test | inspection of BGA. 図２７に続くＢＧＡの製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of BGA following FIG. ＢＧＡおよび他の電子部品をマザーボードに実装した状態を示す断面図である。It is sectional drawing which shows the state which mounted BGA and another electronic component on the motherboard. 不良解析用パターンのレイアウトの別例を示す平面図である。It is a top view which shows another example of the layout of the pattern for defect analysis. 不良解析用パターンのレイアウトのさらに別例を示す平面図である。It is a top view which shows another example of the layout of the pattern for defect analysis. ＢＧＡの半田ボールピッチと位置ずれ量の最大許容範囲を定めたＪＥＩＴＡ規格およびＪＥＤＥＣ規格を示す図である。It is a figure which shows the JEITA standard and the JEDEC standard which defined the maximum tolerance | permissible_range of the solder ball pitch and position shift amount of BGA. 本発明の実施の形態２であるＢＧＡの製造工程を示す平面図である。It is a top view which shows the manufacturing process of BGA which is Embodiment 2 of this invention. 本発明の実施の形態２であるＢＧＡの製造工程を示す平面図である。It is a top view which shows the manufacturing process of BGA which is Embodiment 2 of this invention. 本発明の実施の形態２であるＢＧＡの製造工程を示す平面図である。It is a top view which shows the manufacturing process of BGA which is Embodiment 2 of this invention. 本発明の実施の形態２であるＢＧＡの製造工程を示す平面図である。It is a top view which shows the manufacturing process of BGA which is Embodiment 2 of this invention.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、平面図であってもハッチングを付す場合や、断面図であってもハッチングを省略する場合がある。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted. Also, in the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary. Furthermore, in the drawings for describing the embodiments, hatching may be applied even in a plan view or hatching may be omitted even in a cross-sectional view for easy understanding of the configuration.

（実施の形態１）
図１は、本実施の形態によるＢＧＡの製造工程を示すフロー図、図２は、ＢＧＡの製造に用いる大型配線基板の全体平面図、図３（ａ）は、図２の一部（デバイス領域２個分）を示す平面図、図３（ｂ）は、図３（ａ）のＡ−Ａ線断面図である。 (Embodiment 1)
FIG. 1 is a flowchart showing a manufacturing process of a BGA according to the present embodiment, FIG. 2 is an overall plan view of a large-sized wiring board used for manufacturing the BGA, and FIG. 3A is a part (device region) of FIG. FIG. 3B is a cross-sectional view taken along the line AA in FIG. 3A.

図２および図３に示す大型配線基板１０は、平面形状が長方形の基材１１と、この基材１１の両面（上面および下面）に貼り付けた銅箔１２とで構成される両面銅張積層板である。基材１１は、例えば耐熱性ガラス布にエポキシ樹脂を含浸させた絶縁材で構成されている。   A large-sized wiring board 10 shown in FIGS. 2 and 3 has a double-sided copper-clad laminate composed of a base material 11 having a rectangular planar shape and copper foils 12 attached to both surfaces (upper surface and lower surface) of the base material 11. It is a board. The base material 11 is comprised, for example with the insulating material which impregnated the epoxy resin to the heat resistant glass cloth.

図２および図３（ａ）において、二点鎖線で示す矩形のデバイス領域１３は、後の工程でＢＧＡの配線基板となる領域を示す設計上の領域である。図２に示すように、大型配線基板１０は、４つのデバイス領域１３を有しているので、この大型配線基板１０から４個のＢＧＡを取得することができる。   In FIG. 2 and FIG. 3A, a rectangular device region 13 indicated by a two-dot chain line is a design region indicating a region to be a BGA wiring board in a later step. As shown in FIG. 2, since the large wiring board 10 has four device regions 13, four BGAs can be acquired from the large wiring board 10.

大型配線基板１０を使ってＢＧＡを製造するには、まず、図４（ａ）、（ｂ）に示すように、ドリルを用いた孔明け加工により、大型配線基板１０の各デバイス領域１３の内側に複数のビアホール１４を形成し、各デバイス領域１３の外側に位置決め孔（位置決め用パターン）１５を形成する。   In order to manufacture a BGA using the large wiring substrate 10, first, as shown in FIGS. 4A and 4B, the inside of each device region 13 of the large wiring substrate 10 is formed by drilling using a drill. A plurality of via holes 14 are formed, and positioning holes (positioning patterns) 15 are formed outside the device regions 13.

各デバイス領域１３に形成されるビアホール１４は、次の工程で大型配線基板１０の上面に形成する電極パッド（ボンディングリード）と下面に形成する電極パッド（バンプランド）とを電気的に接続するための接続孔である。なお、実際の大型配線基板１０の製造工程では、各デバイス領域１３に多数（数十個〜数百個）のビアホール１４を形成するが、ここでは図面を見易くするために、各デバイス領域１３に形成するビアホール１４の数を４個とする。   The via hole 14 formed in each device region 13 electrically connects an electrode pad (bonding lead) formed on the upper surface of the large-sized wiring substrate 10 and an electrode pad (bump land) formed on the lower surface in the next step. Connection hole. In the actual manufacturing process of the large-sized wiring substrate 10, a large number (several tens to several hundreds) of via holes 14 are formed in each device region 13. The number of via holes 14 to be formed is four.

各デバイス領域１３の外側に形成される位置決め孔１５は、後述する大型配線基板１０の切断工程で大型配線基板１０を切断金型に位置決めする際に使用されるガイド孔である。大型配線基板１０に形成する位置決め孔１５の数は、切断金型の構造等に依存するので特に限定はできないが、ここでは、各デバイス領域１３の外側に２個の位置決め孔１５を形成する。位置決め孔１５の開口径は、通常、デバイス領域１３の内側に形成されるビアホール１４の開口径よりも大きい。   The positioning holes 15 formed on the outside of each device region 13 are guide holes used when positioning the large wiring board 10 on the cutting die in the cutting process of the large wiring board 10 described later. The number of positioning holes 15 formed in the large-sized wiring board 10 depends on the structure of the cutting mold and the like, and thus is not particularly limited. Here, however, two positioning holes 15 are formed outside each device region 13. The opening diameter of the positioning hole 15 is usually larger than the opening diameter of the via hole 14 formed inside the device region 13.

上記位置決め孔１５は、後述するワイヤボンディング工程やモールド工程で大型配線基板１０をボンディング装置やモールド金型に位置決めする際のガイド孔として使用することもできる。また、大型配線基板１０を一つの工程から次の工程に搬送する際の送り孔として用することもできる。これらのガイド孔や送り孔は、デバイス領域１３の外側に位置決め孔１５とは別途に形成することもできる。   The positioning hole 15 can also be used as a guide hole when positioning the large-sized wiring board 10 on a bonding apparatus or a mold in a wire bonding process or a molding process described later. Moreover, it can also be used as a feed hole when the large-sized wiring board 10 is transported from one process to the next process. These guide holes and feed holes can be formed outside the device region 13 separately from the positioning holes 15.

ドリルを用いて大型配線基板１０にビアホール１４と位置決め孔１５とを形成する上記の工程では、全てのビアホール１４および全ての位置決め孔１５をそれぞれ一括して同時に形成するのではなく、１個ずつ形成する。   In the above-described process of forming the via holes 14 and the positioning holes 15 in the large-sized wiring board 10 using a drill, not all the via holes 14 and all the positioning holes 15 are formed simultaneously, but one by one. To do.

具体的には、例えば図５（ａ）に示すように、１つのデバイス領域１３の内側に４個のビアホール１４を１個ずつ形成し、続いて図５（ｂ）に示すように、隣接するデバイス領域１３の内側に４個のビアホール１４を１個ずつ形成する。このようにして、４つのデバイス領域１３のそれぞれに４個のビアホール１４を形成する。   Specifically, for example, as shown in FIG. 5A, four via holes 14 are formed one by one inside one device region 13, and then adjacent to each other as shown in FIG. 5B. Four via holes 14 are formed inside the device region 13 one by one. In this way, four via holes 14 are formed in each of the four device regions 13.

次に、図６（ａ）に示すように、１つのデバイス領域１３の外側に２個の位置決め孔１５を１個ずつ形成し、続いて図６（ｂ）に示すように、隣接するデバイス領域１３の外側に２個の位置決め孔１５を１個ずつ形成する。このようにして、４つのデバイス領域１３のそれぞれの外側に２個の位置決め孔１５を形成する。なお、ビアホール１４と位置決め孔１５は、いずれを先に形成してもよい。   Next, as shown in FIG. 6 (a), two positioning holes 15 are formed one by one on the outside of one device region 13, and then, as shown in FIG. 6 (b), adjacent device regions are formed. Two positioning holes 15 are formed one by one on the outside of 13. In this way, two positioning holes 15 are formed outside each of the four device regions 13. Note that either the via hole 14 or the positioning hole 15 may be formed first.

ドリルを用いて位置決め孔１５を１個ずつ形成する上記の孔明け工程では、大型配線基板１０に対するドリルの位置ずれ等に起因して、位置決め孔１５の位置にばらつきが生じ、場合によっては位置ずれ量が許容限界を超えてしまうこともある。前述したように、位置決め孔１５は、大型配線基板１０を切断金型に位置決めする際に使用されるガイド孔である。そのため、デバイス領域１３とその外側に形成された位置決め孔１５との間に位置ずれが生じた場合には、大型配線基板１０を切断してＢＧＡを個片化した際、デバイス領域１３の外形を基準としてレイアウトされた電極パッド（後述）の位置が配線基板の外形に対してずれてしまうことになる。従って、位置決め孔１５は、デバイス領域１３の外形を基準として所定の位置に精度良く形成することが要求される。   In the above-described drilling process in which the positioning holes 15 are formed one by one using a drill, the position of the positioning hole 15 varies due to the position displacement of the drill with respect to the large-sized wiring board 10, and in some cases, the position displacement occurs. The amount can exceed acceptable limits. As described above, the positioning hole 15 is a guide hole used when positioning the large-sized wiring board 10 in the cutting die. Therefore, when a positional deviation occurs between the device region 13 and the positioning hole 15 formed outside thereof, the outer shape of the device region 13 is reduced when the large wiring substrate 10 is cut and the BGA is separated into pieces. The position of an electrode pad (described later) laid out as a reference is shifted with respect to the outer shape of the wiring board. Therefore, the positioning hole 15 is required to be accurately formed at a predetermined position on the basis of the outer shape of the device region 13.

次に、図７（ａ）、（ｂ）に示すように、フォトリソグラフィ技術を用いて大型配線基板１０の上面の銅箔１２をパターニングすることにより、各デバイス領域１３の内側にボンディングリード（電極パッド）１２Ａおよび配線１２Ｂを形成し、各デバイス領域１３の外側にメッキ用の給電線１２Ｃを形成する。   Next, as shown in FIGS. 7A and 7B, the copper foil 12 on the upper surface of the large-sized wiring substrate 10 is patterned by using a photolithography technique, so that bonding leads (electrodes) are formed inside each device region 13. Pad) 12A and wiring 12B are formed, and a feeder line 12C for plating is formed outside each device region 13.

上記配線１２Ｂは、その一端がボンディングリード１２Ａに電気的に接続され、かつ、その他端がビアホール１４の開口端を囲むように形成される。また、配線１２Ｂの他端には、給電線１２Ｃが電気的に接続される。すなわち、ボンディングリード１２Ａ、配線１２Ｂおよび給電線１２Ｃは、一体に形成される。   The wiring 12B is formed so that one end thereof is electrically connected to the bonding lead 12A and the other end surrounds the opening end of the via hole 14. Further, the power supply line 12C is electrically connected to the other end of the wiring 12B. That is, the bonding lead 12A, the wiring 12B, and the power supply line 12C are integrally formed.

次に、図８（ａ）、（ｂ）、（ｃ）に示すように、フォトリソグラフィ技術を用いて大型配線基板１０の下面の銅箔１２をパターニングすることにより、各デバイス領域１３の内側にバンプランド（電極パッド）１２Ｄおよび配線１２Ｅを形成し、各デバイス領域１３の外側にメッキ用の給電線１２Ｆを形成する。   Next, as shown in FIGS. 8A, 8 </ b> B, and 8 </ b> C, the copper foil 12 on the lower surface of the large-sized wiring substrate 10 is patterned by using a photolithography technique so that the inside of each device region 13 is formed. Bump lands (electrode pads) 12 </ b> D and wirings 12 </ b> E are formed, and a feeder line 12 </ b> F for plating is formed outside each device region 13.

上記配線１２Ｅは、その一端がバンプランド１２Ｄに電気的に接続され、かつ、その他端がビアホール１４の開口端を囲むように形成される。また、配線１２Ｅの他端には、給電線１２Ｆが電気的に接続される。すなわち、バンプランド１２Ｄ、配線１２Ｅおよび給電線１２Ｆは、一体に形成される。   The wiring 12E is formed so that one end thereof is electrically connected to the bump land 12D and the other end surrounds the opening end of the via hole 14. Further, the power supply line 12F is electrically connected to the other end of the wiring 12E. That is, the bump land 12D, the wiring 12E, and the power supply line 12F are integrally formed.

なお、実際の大型配線基板１０の製造工程では、各デバイス領域１３に多数（数十個〜数百個）のボンディングリード１２Ａおよびバンプランド１２Ｄを形成するが、ここでは図面を見易くするために、各デバイス領域１３に形成するボンディングリード１２Ａおよびバンプランド１２Ｄの数をそれぞれ４個とする。   In the actual manufacturing process of the large-sized wiring board 10, a large number (tens to hundreds) of bonding leads 12 </ b> A and bump lands 12 </ b> D are formed in each device region 13. The number of bonding leads 12A and bump lands 12D formed in each device region 13 is four.

次に、図９に示すように、無電解メッキ法を用いてビアホール１４の内部に銅メッキ層１６を形成する。これにより、大型配線基板１０の上面の導体層（ボンディングリード１２Ａ、配線１２Ｂ、給電線１２Ｃ）と下面の導体層（バンプランド１２Ｄ、配線１２Ｅ、給電線１２Ｆ）とがビアホール１４を介して電気的に接続される。   Next, as shown in FIG. 9, a copper plating layer 16 is formed inside the via hole 14 using an electroless plating method. As a result, the conductor layer (bonding lead 12A, wiring 12B, power supply line 12C) on the upper surface of the large-sized wiring substrate 10 and the conductor layer (bump land 12D, wiring 12E, power supply line 12F) on the lower surface are electrically connected via the via hole 14. Connected to.

次に、図１０に示すように、大型配線基板１０の上面にソルダレジスト膜（絶縁膜）１７を塗布した後、フォトリソグラフィ技術を用いてソルダレジスト膜１７をパターニングすることにより、各デバイス領域１３の内側のボンディングリード１２Ａと各デバイス領域１３の外側の位置決め孔１５とをそれぞれ露出させる。   Next, as shown in FIG. 10, after applying a solder resist film (insulating film) 17 on the upper surface of the large-sized wiring substrate 10, the solder resist film 17 is patterned using a photolithographic technique, whereby each device region 13 is formed. The bonding leads 12A on the inner side and the positioning holes 15 on the outer side of the device regions 13 are exposed.

また、図１１に示すように、大型配線基板１０の下面にソルダレジスト膜１７を塗布した後、フォトリソグラフィ技術を用いてソルダレジスト膜１７をパターニングすることにより、各デバイス領域１３の内側のバンプランド１２Ｄと各デバイス領域１３の外側の位置決め孔１５とをそれぞれ露出させる。   Further, as shown in FIG. 11, after applying a solder resist film 17 to the lower surface of the large-sized wiring substrate 10, the solder resist film 17 is patterned by using a photolithography technique, so that the bump land inside each device region 13 is formed. 12D and the positioning holes 15 outside the device regions 13 are exposed.

本実施の形態では、バンプランド１２Ｄの上部を覆うソルダレジスト膜１７を除去してバンプランド１２Ｄの表面を露出させる際、ソルダレジスト膜１７の開口径をバンプランド１２Ｄの開口径よりも小さくする、いわゆるＳＭＤ(Solder Mask Defined)方式を用いる。この場合、実際にバンプランド１２Ｄとして機能するのは、ソルダレジスト膜１７の開口から露出した部分のみとなり、ソルダレジスト膜１７で覆われたバンプランド１２Ｄの周縁部は、バンプランド１２Ｄとして機能しない。   In the present embodiment, when the solder resist film 17 covering the top of the bump land 12D is removed to expose the surface of the bump land 12D, the opening diameter of the solder resist film 17 is made smaller than the opening diameter of the bump land 12D. A so-called SMD (Solder Mask Defined) method is used. In this case, only the portion exposed from the opening of the solder resist film 17 actually functions as the bump land 12D, and the peripheral portion of the bump land 12D covered with the solder resist film 17 does not function as the bump land 12D.

バンプランド１２Ｄの表面には、後述する工程で半田ボールが接続されるが、上記のＳＭＤ方式を用いてバンプランド１２Ｄの表面を露出させた場合、半田ボールの中心は、ソルダレジスト膜１７の開口径の中心と一致する。   A solder ball is connected to the surface of the bump land 12D in a process to be described later. However, when the surface of the bump land 12D is exposed using the SMD method, the center of the solder ball is the opening of the solder resist film 17. It coincides with the center of the aperture.

また、本実施の形態では、大型配線基板１０の下面のソルダレジスト膜１７をパターニングしてバンプランド１２Ｄおよび位置決め孔１５を露出させる上記の工程において、各デバイス領域１３の外側のソルダレジスト膜１７を同時に除去し、各デバイス領域１３の四隅近傍に不良解析用パターン（レジスト開口）２０を形成する。不良解析用パターン２０の平面形状は、例えばＬ字形である。   In the present embodiment, the solder resist film 17 on the lower surface of the large-sized wiring substrate 10 is patterned to expose the bump lands 12D and the positioning holes 15, and the solder resist film 17 outside the device regions 13 is exposed. At the same time, the defect analysis patterns (resist openings) 20 are formed near the four corners of each device region 13. The planar shape of the defect analysis pattern 20 is, for example, L-shaped.

上記不良解析用パターン２０は、大型配線基板１０を切断してＢＧＡを個片化した後の外観検査工程（後述）において、ＢＧＡの配線基板が大型配線基板１０のデバイス領域１３の外縁に沿って正確に切断されたか否かを判定するために使用される。   The defect analysis pattern 20 is formed in such a manner that the BGA wiring board extends along the outer edge of the device region 13 of the large wiring board 10 in an appearance inspection process (described later) after the large wiring board 10 is cut into pieces. Used to determine if cut correctly.

上記不良解析用パターン２０は、各デバイス領域１３の外側において、導体層（給電線１２Ｆ）が配置されていない箇所に形成される。従って、不良解析用パターン２０の内側には、大型配線基板１０の基材１１のみが露出しており、導体層は露出していない。   The defect analysis pattern 20 is formed outside the device region 13 at a location where the conductor layer (feed line 12F) is not disposed. Therefore, only the base material 11 of the large-sized wiring board 10 is exposed inside the defect analysis pattern 20, and the conductor layer is not exposed.

なお、実際の大型配線基板１０では、各デバイス領域１３に高密度に導体層が形成されるため、導体層が形成された領域に不良解析用パターン２０を配置すると、不良解析用パターン２０の内側に露出した導体層同士が大型配線基板１０を切断した際の切断面において短絡する恐れがある。しかし、導体層が配置されていない領域に不良解析用パターン２０を形成した場合は、このような問題を回避することができる。   In the actual large-sized wiring board 10, conductor layers are formed at high density in each device region 13. Therefore, when the failure analysis pattern 20 is arranged in the region where the conductor layer is formed, the inside of the failure analysis pattern 20 The conductor layers exposed to each other may be short-circuited at the cut surface when the large wiring board 10 is cut. However, such a problem can be avoided when the defect analysis pattern 20 is formed in a region where the conductor layer is not disposed.

前述したように、不良解析用パターン２０は、ソルダレジスト膜１７をパターニングしてバンプランド１２Ｄおよび位置決め孔１５を露出させる工程で同時に形成される。すなわち、不良解析用パターン２０、バンプランド１２Ｄおよび位置決め孔１５のそれぞれの開口パターンは、同一のフォトマスクに形成されたパターンである。従って、不良解析用パターン２０とバンプランド１２Ｄとの間には、原則として互いの位置にずれが生じることはない。   As described above, the defect analysis pattern 20 is simultaneously formed in the process of patterning the solder resist film 17 to expose the bump lands 12D and the positioning holes 15. That is, the opening patterns of the defect analysis pattern 20, the bump land 12D, and the positioning hole 15 are patterns formed on the same photomask. Therefore, in principle, there is no deviation between the positions of the defect analysis pattern 20 and the bump land 12D.

図１２に示すように、不良解析用パターン２０は、デバイス領域１３の外縁から距離（Ｌ）だけ離れた位置に配置される。この距離（Ｌ）は、大型配線基板１０から個片化されたＢＧＡの外形を基準としたバンプランド１２Ｄの位置ずれ量の最大許容範囲に等しくなるように設定されている。   As shown in FIG. 12, the defect analysis pattern 20 is arranged at a position away from the outer edge of the device region 13 by a distance (L). This distance (L) is set to be equal to the maximum permissible range of the displacement amount of the bump land 12D with reference to the outer shape of the BGA separated from the large-sized wiring board 10.

バンプランド１２Ｄの表面には、後述する工程で半田ボールが接続されるが、ＢＧＡの外形に対する半田ボールの中心の位置ずれ量の最大許容範囲は、ＪＥＩＴＡ(Japan Electronics and Information Technology Association)規格またはＪＥＤＥＣ(Joint Electron Device Engineering Council)規格によって定められている。従って、上記の距離（Ｌ）は、ＪＥＩＴＡ規格またはＪＥＤＥＣ規格で定められた半田ボールの位置ずれ量の最大許容範囲に等しく、例えばボールピッチが０．８ｍｍで、かつ、後述するように樹脂封止体２６が個別に形成されたフランジタイプの半導体装置（ＢＧＡ）の最大許容範囲は、ＪＥＩＴＡ規格の場合ではφ０．２ｍｍ、ＪＥＤＥＣ規格ではφ０．１５ｍｍである。なお、ＪＥＩＴＡ規格については、図３３に示すように、複数のデバイス領域１３を一括して樹脂封止することで形成される直方体タイプの半導体装置の最大許容範囲が、フランジタイプの半導体装置の最大許容範囲と異なっている。   A solder ball is connected to the surface of the bump land 12D in a process to be described later. The maximum allowable range of the misalignment amount of the center of the solder ball with respect to the outer shape of the BGA is JEITA (Japan Electronics and Information Technology Association) standard or JEDEC. (Joint Electron Device Engineering Council) standard. Therefore, the above distance (L) is equal to the maximum allowable range of the solder ball position deviation defined by the JEITA standard or the JEDEC standard. For example, the ball pitch is 0.8 mm and the resin sealing is performed as described later. The maximum allowable range of the flange type semiconductor device (BGA) in which the body 26 is individually formed is φ0.2 mm in the case of the JEITA standard, and φ0.15 mm in the JEDEC standard. For the JEITA standard, as shown in FIG. 33, the maximum allowable range of a rectangular parallelepiped type semiconductor device formed by collectively sealing a plurality of device regions 13 with resin is the maximum of a flange type semiconductor device. It is different from the allowable range.

また、実際の大型配線基板１０では、各デバイス領域１３に数十個〜数百個の半田ボールが接続されるが、このような多数の半田ボールが接続される場合、上記の距離（Ｌ）は、互いに隣り合う２個のバンプランド１２Ｄのそれぞれの表面に接続される２個の半田ボールの間隔の２分の１程度となる。   In the actual large-sized wiring board 10, several tens to several hundreds of solder balls are connected to each device region 13. When such a large number of solder balls are connected, the distance (L) Is about one-half of the interval between two solder balls connected to the surfaces of two bump lands 12D adjacent to each other.

次に、大型配線基板１０の上面に形成されたボンディングリード１２Ａの表面、および大型配線基板１０の下面に形成されたボンディングリード１２Ａの表面にそれぞれメッキ層（図示省略）を形成する。ここでは、給電線１２Ｃ、１２Ｆを通じて各デバイス領域１３の内側の導体層（配線１２Ｂ、１２Ｅ、ボンディングリード１２Ａ、バンプランド１２Ｄ）に電流を流す電解メッキ法を用い、ソルダレジスト膜１７で覆われていない領域の導体層（ボンディングリード１２Ａ、バンプランド１２Ｄ）の表面のみにメッキ層を形成する。   Next, a plating layer (not shown) is formed on the surface of the bonding lead 12 </ b> A formed on the upper surface of the large wiring substrate 10 and on the surface of the bonding lead 12 </ b> A formed on the lower surface of the large wiring substrate 10. Here, it is covered with the solder resist film 17 using an electrolytic plating method in which a current is passed through the power supply lines 12C and 12F to the conductor layers (wirings 12B and 12E, bonding leads 12A and bump lands 12D) inside each device region 13. A plating layer is formed only on the surface of the conductor layer (bonding lead 12A, bump land 12D) in the unexposed region.

上記メッキ層は、ニッケル（Ｎｉ）と金（Ａｕ）の積層膜からなる。ボンディングリード１２Ａの表面の金メッキ層は、後の工程でボンディングリード１２Ａの表面に接続される金ワイヤとボンディングリード１２Ａとを金（Ａｕ）−金（Ａｕ）接合させるために形成される。また、バンプランド１２Ｄの表面の金メッキ層は、後の工程でバンプランド１２Ｄの表面に接続される半田ボールの濡れ性を向上させるために形成される。   The plating layer is made of a laminated film of nickel (Ni) and gold (Au). The gold plating layer on the surface of the bonding lead 12A is formed in order to perform gold (Au) -gold (Au) bonding between the gold wire connected to the surface of the bonding lead 12A and the bonding lead 12A in a later step. Further, the gold plating layer on the surface of the bump land 12D is formed in order to improve the wettability of the solder ball connected to the surface of the bump land 12D in a later process.

次に、図１３に示すように、大型配線基板１０をルータ加工することにより、各デバイス領域１３の外縁と重なる領域の一部に、平面形状が矩形のスリットホール（貫通孔）２１を形成する。   Next, as shown in FIG. 13, the large-sized wiring board 10 is subjected to router processing to form a slit hole (through hole) 21 having a rectangular planar shape in a part of the region overlapping the outer edge of each device region 13. .

スリットホール２１を形成する目的の一つは、各デバイス領域１３の内側に形成された導体層（配線１２Ｂ、１２Ｅ、ボンディングリード１２Ａ、バンプランド１２Ｄ）を不要となった給電線１２Ｃ、１２Ｆから電気的に分離することにある。これにより、各デバイス領域１３の内側に形成された導体層（配線１２Ｂ、１２Ｅ、ボンディングリード１２Ａ、バンプランド１２Ｄ）の導通試験をデバイス領域１３単位で行うことが可能となる。   One of the purposes for forming the slit hole 21 is that the conductor layers (wirings 12B and 12E, bonding leads 12A, and bump lands 12D) formed inside each device region 13 are electrically connected from the feeder lines 12C and 12F. Is to separate. This makes it possible to conduct a continuity test of the conductor layers (wirings 12B and 12E, bonding leads 12A, and bump lands 12D) formed inside each device region 13 in units of device regions 13.

また、各デバイス領域１３の外縁と重なる領域の一部にスリットホール２１を形成することにより、後の工程で大型配線基板１０を切断する際の作業性が向上する。なお、本実施の形態では、スリットホール２１によりソルダレジスト膜１７、基材１１および導体層を除去することについて説明したが、デバイス領域１３単位で導通試験を行うためには、少なくとも導体層の一部を除去することで、各ボンディングリード１２Ａおよび各バンプランド１２Ｄのそれぞれが給電線１２Ｆから分離されていればよいため、分離手段としては、スリットホール２１に限らず、ソルダレジスト膜１７および導体層（配線１２Ｂ、１２Ｅ）のみを除去するような溝（凹部）であってもよい。   In addition, by forming the slit hole 21 in a part of the region overlapping with the outer edge of each device region 13, workability when cutting the large wiring substrate 10 in a later process is improved. In the present embodiment, the removal of the solder resist film 17, the base material 11 and the conductor layer by the slit hole 21 has been described. However, in order to conduct a continuity test in the device region 13 unit, at least one conductor layer is required. Since the bonding leads 12A and the bump lands 12D only need to be separated from the power supply line 12F by removing the portion, the separation means is not limited to the slit hole 21, but the solder resist film 17 and the conductor layer. It may be a groove (recess) that removes only the (wirings 12B, 12E).

次に、図１４におよび図１５（図１４（ｂ）の拡大図）に示すように、大型配線基板１０の上面の各デバイス領域１３に接着剤２２を介してチップ２３を搭載する。矩形の単結晶シリコン基板からなるチップ２３は、複数のボンディングパッド（電極パッド）２４および図示しない集積回路が形成された表面（デバイス面）と反対側の裏面を大型配線基板１０の上面と対向させた状態でデバイス領域１３の中央部に搭載される。   Next, as shown in FIG. 14 and FIG. 15 (enlarged view of FIG. 14B), a chip 23 is mounted on each device region 13 on the upper surface of the large-sized wiring board 10 via an adhesive 22. A chip 23 made of a rectangular single crystal silicon substrate has a back surface opposite to a surface (device surface) on which a plurality of bonding pads (electrode pads) 24 and an integrated circuit (not shown) are formed opposed to the upper surface of the large-sized wiring substrate 10. In this state, it is mounted at the center of the device region 13.

次に、図１６に示すように、大型配線基板１０の上面に形成されたボンディングリード１２Ａと、チップ２３の表面のボンディングパッド２４とを金ワイヤ２５によって電気的に接続する。金ワイヤ２５のボンディングは、例えば熱と超音波とを併用するボールボンディング法を用いて行う。   Next, as shown in FIG. 16, the bonding lead 12 </ b> A formed on the upper surface of the large wiring substrate 10 and the bonding pad 24 on the surface of the chip 23 are electrically connected by the gold wire 25. The bonding of the gold wire 25 is performed using, for example, a ball bonding method using both heat and ultrasonic waves.

次に、図１７に示すように、大型配線基板１０の上面の各デバイス領域１３に搭載されたチップ２３を樹脂封止体２６によって個別に封止する。樹脂封止体２６によるチップ２３の封止は、大型配線基板１０をトランスファモールド方式の金型（図示省略）に装着して行う。樹脂封止体２６は、例えばシリコンフィラーを添加した熱硬化性エポキシ樹脂で構成される。   Next, as shown in FIG. 17, the chips 23 mounted in the device regions 13 on the upper surface of the large-sized wiring substrate 10 are individually sealed with a resin sealing body 26. The chip 23 is sealed with the resin sealing body 26 by mounting the large wiring substrate 10 on a transfer mold type mold (not shown). The resin sealing body 26 is made of, for example, a thermosetting epoxy resin to which a silicon filler is added.

次に、図１８に示すように、大型配線基板１０の下面の各デバイス領域１３に形成されたバンプランド１２Ｄの表面に半田ボール２７を接続する。半田ボール２７は、例えば錫（Ｓｎ）単体、または錫に少量のビスマス（Ｂｉ）、亜鉛（Ｚｎ）、銀（Ａｇ）、銅（Ｃｕ）のいずれか、あるいはこれらのうちの２種以上を添加した錫合金などで構成される。   Next, as shown in FIG. 18, solder balls 27 are connected to the surface of the bump land 12 </ b> D formed in each device region 13 on the lower surface of the large-sized wiring substrate 10. For example, tin (Sn) alone or a small amount of bismuth (Bi), zinc (Zn), silver (Ag), copper (Cu), or two or more of these are added to the solder balls 27 Made of tin alloy or the like.

バンプランド１２Ｄの表面に半田ボール２７を接続するには、例えばボール状に成形した半田材をバンプランド１２Ｄの表面に搭載した後、大型配線基板１０を加熱して半田材をリフローさせる。このようにすると、バンプランド１２Ｄの表面に接続された半田ボール２７は、その中心がバンプランド１２Ｄの表面を覆うソルダレジスト膜１７の開口径の中心と一致するように、自己整合で位置決めされる。ここまでの工程により、大型配線基板１０の組み立て工程が完了する。   In order to connect the solder ball 27 to the surface of the bump land 12D, for example, a solder material formed in a ball shape is mounted on the surface of the bump land 12D, and then the large wiring board 10 is heated to reflow the solder material. In this way, the solder ball 27 connected to the surface of the bump land 12D is positioned by self-alignment so that the center thereof coincides with the center of the opening diameter of the solder resist film 17 covering the surface of the bump land 12D. . Through the steps so far, the assembly process of the large-sized wiring board 10 is completed.

次に、上記大型配線基板１０を切断してＢＧＡを個片化するために、大型配線基板１０を図１９に示す切断金型（パンチ金型）３０に装着する。   Next, in order to cut the large wiring substrate 10 and separate the BGA into pieces, the large wiring substrate 10 is mounted on a cutting die (punch die) 30 shown in FIG.

図１９に示すように、切断金型３０は、２本の位置決めピン３１が設けられたダイ３２と、これらの位置決めピン３１が挿入される２個のピン穴３３を備えたパンチ３４とで構成されている。   As shown in FIG. 19, the cutting die 30 is composed of a die 32 provided with two positioning pins 31 and a punch 34 provided with two pin holes 33 into which these positioning pins 31 are inserted. Has been.

パンチ３４の外形寸法は、大型配線基板１０のデバイス領域１３の外形寸法と同一である。従って、このパンチ３４を使って大型配線基板１０を切断することにより、デバイス領域１３と同一の外形寸法を有するＢＧＡが取得される。   The outer dimensions of the punch 34 are the same as the outer dimensions of the device region 13 of the large wiring board 10. Therefore, by cutting the large wiring board 10 using this punch 34, a BGA having the same outer dimensions as the device region 13 is obtained.

大型配線基板１０を切断金型３０に装着するには、図２０に示すように、大型配線基板１０の下面を上に向けた状態で２個の位置決め孔１５のそれぞれにダイ３２のピン３１を挿入した後、図２１に示すように、ダイ３２とパンチ３４とで大型配線基板１０を上下方向から挟み込む。   In order to attach the large wiring board 10 to the cutting die 30, as shown in FIG. 20, the pin 31 of the die 32 is inserted into each of the two positioning holes 15 with the lower surface of the large wiring board 10 facing upward. After the insertion, as shown in FIG. 21, the large-sized wiring board 10 is sandwiched between the die 32 and the punch 34 from above and below.

次に、図２２に示すように、パンチ３４を押し下げ、大型配線基板１０をデバイス領域１３単位で切断することにより、大型配線基板１０から１個のＢＧＡ４０を取得する。このとき切断・分離された大型配線基板１０は、ＢＧＡ４０の配線基板を構成する。   Next, as shown in FIG. 22, one BGA 40 is obtained from the large wiring substrate 10 by pressing down the punch 34 and cutting the large wiring substrate 10 in units of device regions 13. The large wiring board 10 cut and separated at this time constitutes a wiring board of the BGA 40.

次に、図２３に示すように、ダイ３２およびパンチ３４を初期位置に戻し、続いて、図２４に示すように、ダイ３２の位置決めピン３１をパンチ３４のピン穴３３から抜き取った後、図２５に示すように、ＢＧＡ４０を切断金型３０から取り出す。このようにして、切断金型３０に装着された大型配線基板１０をデバイス領域１３単位で順次切断することにより、大型配線基板１０から４個のＢＧＡ（組立体）４０を取得する。   Next, as shown in FIG. 23, the die 32 and the punch 34 are returned to the initial positions. Subsequently, as shown in FIG. 24, after the positioning pins 31 of the die 32 are extracted from the pin holes 33 of the punch 34, As shown in FIG. 25, the BGA 40 is taken out from the cutting die 30. In this manner, four BGAs (assemblies) 40 are obtained from the large-sized wiring board 10 by sequentially cutting the large-sized wiring board 10 mounted on the cutting die 30 in units of device regions 13.

図１９〜図２５を用いて説明したように、切断金型３０を使って大型配線基板１０を切断する工程では、大型配線基板１０を切断金型３０に装着する際、大型配線基板１０の各デバイス領域１３の外側に形成された２個の位置決め孔１５をダイ３２のピン３１を挿入する（図２０）。すなわち、大型配線基板１０の位置決め孔１５は、大型配線基板１０をデバイス領域１３単位で切断する際のガイド孔として使用される。   As described with reference to FIGS. 19 to 25, in the process of cutting the large wiring board 10 using the cutting mold 30, each of the large wiring boards 10 is mounted when the large wiring board 10 is mounted on the cutting mold 30. The pins 31 of the die 32 are inserted into the two positioning holes 15 formed outside the device region 13 (FIG. 20). That is, the positioning hole 15 of the large-sized wiring board 10 is used as a guide hole when the large-sized wiring board 10 is cut in units of device regions 13.

そのため、大型配線基板１０の所定のデバイス領域１３とその外側の位置決め孔１５との間に位置ずれが生じている場合は、大型配線基板１０を切断金型３０に装着した際、そのデバイス領域１３とパンチ３４との間に位置ずれが生じる。従って、この場合は、大型配線基板１０をデバイス領域１３の外縁に沿って正確に切断することができなくなるので、ＢＧＡ４０のバンプランド１２Ｄに接続された半田ボール２７の位置がＢＧＡ４０の外形に対してずれてしまうことになる。   Therefore, when there is a displacement between the predetermined device region 13 of the large-sized wiring board 10 and the positioning hole 15 on the outside thereof, when the large-sized wiring substrate 10 is mounted on the cutting die 30, the device region 13 And a punch 34 are displaced. Accordingly, in this case, the large-sized wiring board 10 cannot be accurately cut along the outer edge of the device region 13, so that the position of the solder ball 27 connected to the bump land 12 </ b> D of the BGA 40 is relative to the outer shape of the BGA 40. It will shift.

そして、ＢＧＡ４０の外形に対する半田ボール２７の位置ずれ量が、前述したＪＥＩＴＡ規格またはＪＥＤＥＣ規格で定められた最大許容範囲を超えている場合、このＢＧＡ４０は不良品となる。そこで、本実施の形態では、次の外観検査工程において、ＢＧＡ４０の外形に対する半田ボール２７の位置ずれ量が、ＪＥＩＴＡ規格またはＪＥＤＥＣ規格で定められた最大許容範囲を超えているか否かを判定する。   When the amount of displacement of the solder ball 27 with respect to the outer shape of the BGA 40 exceeds the maximum allowable range defined by the JEITA standard or the JEDEC standard, the BGA 40 becomes a defective product. Therefore, in the present embodiment, in the next appearance inspection process, it is determined whether or not the positional deviation amount of the solder ball 27 with respect to the outer shape of the BGA 40 exceeds the maximum allowable range defined by the JEITA standard or the JEDEC standard.

前述したように、大型配線基板１０の各デバイス領域１３の外側には、デバイス領域１３の外縁から距離（Ｌ）だけ離れた位置に不良解析用パターン２０が形成される（図１２）。そして、この距離（Ｌ）は、ＪＥＩＴＡ規格またはＪＥＤＥＣ規格で定められた最大許容範囲に等しくなるように設定されている。   As described above, the defect analysis pattern 20 is formed on the outside of each device region 13 of the large-sized wiring board 10 at a position away from the outer edge of the device region 13 by a distance (L) (FIG. 12). The distance (L) is set to be equal to the maximum allowable range defined by the JEITA standard or the JEDEC standard.

また、上記不良解析用パターン２０は、大型配線基板１０の下面に塗布したソルダレジスト膜１７をパターニングしてバンプランド１２Ｄを露出させる工程で同時に形成するため、不良解析用パターン２０とバンプランド１２Ｄ（およびバンプランド１２Ｄに接続される半田ボール２７）との間の位置ずれ量は０である。   In addition, the defect analysis pattern 20 is formed at the same time in the step of patterning the solder resist film 17 applied to the lower surface of the large-sized wiring substrate 10 to expose the bump lands 12D, so the defect analysis pattern 20 and the bump lands 12D ( And the amount of positional deviation between the solder balls 27) connected to the bump lands 12D is zero.

そこで、外観検査工程では、ＢＧＡ４０の下面を観察する。そして、例えば図２６に示すように、ソルダレジスト膜１７が除去されて基材１１が露出している箇所が確認された場合、すなわち大型配線基板１０のデバイス領域１３の外側に配置された不良解析用パターン２０の一部がＢＧＡ４０の配線基板に残った場合は、ＢＧＡ４０の外形に対する半田ボール２７の位置ずれ量も、距離（Ｌ）、すなわちＪＥＩＴＡ規格またはＪＥＤＥＣ規格で定められた最大許容範囲を超えたと判断することができるため、このＢＧＡ４０を不良品と認定する。   Therefore, in the appearance inspection process, the lower surface of the BGA 40 is observed. Then, for example, as shown in FIG. 26, when the solder resist film 17 is removed and a portion where the base material 11 is exposed is confirmed, that is, the failure analysis arranged outside the device region 13 of the large-sized wiring board 10. When a part of the pattern 20 is left on the wiring board of the BGA 40, the positional deviation amount of the solder ball 27 with respect to the outer shape of the BGA 40 also exceeds the distance (L), that is, the maximum allowable range defined by the JEITA standard or the JEDEC standard. This BGA 40 is recognized as a defective product.

また、ＢＧＡ４０の下面を観察したとき、例えば図２７に示すように、半田ボール２７が接続されたバンプランド１２Ｄの表面を除く領域の全体がソルダレジスト膜１７で覆われている場合、すなわちＢＧＡ４０の下面に不良解析用パターン２０が存在しない場合は、ＢＧＡ４０の外形に対する半田ボール２７の位置ずれ量が距離（Ｌ）、すなわちＪＥＩＴＡ規格またはＪＥＤＥＣ規格で定められた最大許容範囲より小さいと判断することができるので、その他の外観不良がない限り、このＢＧＡ４０を外観検査工程での良品と認定する。   Further, when the lower surface of the BGA 40 is observed, for example, as shown in FIG. 27, when the entire region excluding the surface of the bump land 12D to which the solder ball 27 is connected is covered with the solder resist film 17, that is, When the defect analysis pattern 20 does not exist on the lower surface, it is determined that the amount of positional deviation of the solder ball 27 with respect to the outer shape of the BGA 40 is smaller than the distance (L), that is, the maximum allowable range defined by the JEITA standard or the JEDEC standard. Therefore, as long as there is no other appearance defect, the BGA 40 is certified as a non-defective product in the appearance inspection process.

このように、本実施の形態によれば、外観検査工程においてＢＧＡ４０の下面を観察することにより、半田ボール２７の位置ずれ量が最大許容範囲を超えた不良のＢＧＡ４０を容易に検出することができる。   Thus, according to the present embodiment, by observing the lower surface of the BGA 40 in the appearance inspection process, it is possible to easily detect a defective BGA 40 in which the amount of positional deviation of the solder ball 27 exceeds the maximum allowable range. .

次に、上記外観検査工程で良品と認定されたＢＧＡ４０の電気特性検査を行う。この電気特性検査は、例えば図２８に示すようなテスト用ソケット５０にＢＧＡ４０を収納して行う。   Next, an electrical property test is performed on the BGA 40 that is certified as a good product in the appearance inspection process. This electrical characteristic inspection is performed by housing the BGA 40 in a test socket 50 as shown in FIG. 28, for example.

テスト用ソケット５０は、ソケット本体５１と、ソケット本体５１の上部に開閉可能に取り付けられたキャップ５２とを備えている。また、ソケット本体５１には、複数個のボール接続用テストピン５３が内蔵されている。ボール接続用テストピン５３は、ＢＧＡ４０の配線基板のバンプランド１２Ｄに接続された半田ボール２７と接触する円柱状のプローブ針である。   The test socket 50 includes a socket body 51 and a cap 52 attached to the upper part of the socket body 51 so as to be openable and closable. Further, the socket body 51 incorporates a plurality of ball connection test pins 53. The ball connection test pin 53 is a cylindrical probe needle that contacts the solder ball 27 connected to the bump land 12 </ b> D of the wiring board of the BGA 40.

ボール接続用テストピン５３は、コイルバネの弾性力によってピンガイド５４内を上下動するポゴピン（POGO pin）構造を有しており、その下端部は、ソケット本体５１に内蔵された図示しないコンタクトプローブに接続されている。ボール接続用テストピン５３が収容されたピンガイド５４の内壁面の上端部は、その下方の部分よりも隙間が広くなっており、半田ボール２７が挿入されるボールガイド部として機能する。   The ball connection test pin 53 has a POGO pin structure that moves up and down in the pin guide 54 by the elastic force of the coil spring, and its lower end is a contact probe (not shown) built in the socket body 51. It is connected. The upper end portion of the inner wall surface of the pin guide 54 in which the ball connection test pin 53 is accommodated is wider than the lower portion thereof, and functions as a ball guide portion into which the solder ball 27 is inserted.

ボール接続用テストピン５３の先端部（上端部）の形状は、球状の半田ボール２７と多点で接触する、いわゆるクラウン形状になっている。ボール接続用テストピン５３の先端部の形状をこのようにした場合は、球状の半田ボール２７との接触点（接触面積）が増えるので、ボール接続用テストピン５３の先端部を半田ボール２７の表面に確実に接触させることができる。なお、図に示したボール接続用テストピン５３の先端部は、半田ボール２７と２点で接触する形状になっているが、半田ボール２７と３点以上で接触する形状であってもよいことは勿論である。   The shape of the tip (upper end) of the ball connection test pin 53 is a so-called crown shape that contacts the spherical solder ball 27 at multiple points. When the shape of the tip of the ball connection test pin 53 is set in this way, the contact point (contact area) with the spherical solder ball 27 increases, so that the tip of the ball connection test pin 53 is connected to the solder ball 27. The surface can be reliably contacted. The tip of the ball connection test pin 53 shown in the figure has a shape that makes contact with the solder ball 27 at two points, but may have a shape that makes contact with the solder ball 27 at three or more points. Of course.

上記テスト用ソケット５０を使用してＢＧＡ４０の電気特性検査を行う際は、図２９に示すように、ＢＧＡ４０をソケット本体５１の上面に位置決めする。そして、キャップ５１の下面に設けられた凸部５５をＢＧＡ４０の上面に押し付けることによって、ＢＧＡ４０をソケット本体５１の上面に固定する。   When the electrical characteristics of the BGA 40 are inspected using the test socket 50, the BGA 40 is positioned on the upper surface of the socket body 51 as shown in FIG. Then, the BGA 40 is fixed to the upper surface of the socket body 51 by pressing the convex portion 55 provided on the lower surface of the cap 51 against the upper surface of the BGA 40.

本実施の形態では、この電気特性検査工程に先立つ外観検査工程において、半田ボール２７の位置ずれ量が大きいＢＧＡ４０を不良品として取り除いているので、テスト用ソケット５０に装着されたＢＧＡ４０の下面の半田ボール２７をボール接続用テストピン５３の先端部と確実に接触させることができる。   In the present embodiment, since the BGA 40 having a large positional deviation amount of the solder ball 27 is removed as a defective product in the appearance inspection process prior to the electrical characteristic inspection process, the solder on the lower surface of the BGA 40 attached to the test socket 50 is removed. The ball 27 can be reliably brought into contact with the tip of the ball connection test pin 53.

次に、この状態でＢＧＡ４０に対する各種の電気特性検査を行う。この電気特性検査には、例えばＢＧＡ４０の配線基板に搭載されたチップ２３からボール接続用テストピン５３に至る配線経路の導通／非導通を確認する検査、チップ２３に対するＡＣ／ＤＣテスト、チップ１０２から半田ボール２７に至る配線経路の導通／非導通を確認する検査などが含まれる。   Next, in this state, various electrical characteristic inspections for the BGA 40 are performed. This electrical characteristic inspection includes, for example, an inspection for confirming conduction / non-conduction of the wiring path from the chip 23 mounted on the wiring board of the BGA 40 to the ball connection test pin 53, an AC / DC test for the chip 23, and from the chip 102. An inspection for confirming conduction / non-conduction of the wiring path leading to the solder ball 27 is included.

このようにして、前述の大型配線基板１０から取得した複数個のＢＧＡ４０のうち、前述の外観検査工程で良品と認定されたＢＧＡ４０の電気特性検査を行い、良品のＢＧＡ４０のを選別することにより、ＢＧＡ４０の製造工程が完了する。   In this manner, among the plurality of BGAs 40 acquired from the large-sized wiring board 10, the electrical characteristics inspection of the BGAs 40 that are recognized as good products in the appearance inspection process described above is performed, and the non-defective BGAs 40 are selected. The manufacturing process of BGA 40 is completed.

前述の外観検査工程で良品と認定されたＢＧＡ４０は、ＢＧＡ４０の外形に対する半田ボール２７の位置ずれ量が小さい。そのため、図３０に示すように、半田ボール２７を介してＢＧＡ４０を電子機器の実装基板（マザーボード）４１に実装した際、実装基板４１の本来の搭載位置に精度よく実装することができ、隣に配置される他の電子部品と接触したり、隣に配置される他の電子部品の実装を妨げたりすることがない。   The BGA 40 certified as a non-defective product in the appearance inspection process described above has a small amount of positional deviation of the solder ball 27 with respect to the outer shape of the BGA 40. Therefore, as shown in FIG. 30, when the BGA 40 is mounted on the mounting board (motherboard) 41 of the electronic device via the solder balls 27, it can be accurately mounted on the original mounting position of the mounting board 41. It does not come into contact with other electronic components that are arranged, and does not interfere with the mounting of other electronic components that are arranged next to each other.

なお、本実施の形態では、ドリルを用いて大型配線基板１０にビアホール１４と位置決め孔１５とを形成する工程（図４〜図６に示す工程）において、位置決め孔１５をデバイス領域１３毎に順番に形成したが、複数のデバイス領域１３の外側に同時に位置決め孔１５を形成してもよい。   In the present embodiment, in the step of forming the via hole 14 and the positioning hole 15 in the large-sized wiring board 10 using a drill (steps shown in FIGS. 4 to 6), the positioning holes 15 are sequentially arranged for each device region 13. However, the positioning holes 15 may be formed simultaneously outside the plurality of device regions 13.

本実施の形態では、位置決め孔１５をデバイス領域１３毎に順番に形成するからこそ、位置決め孔１５が所定の位置からずれると説明したが、複数のデバイス領域１３のそれぞれに対応する複数の位置決め孔１５を同時に形成する場合においても、位置決め孔１５の形成のために使用する装置に大型配線基板１０を設置する際に大型配線基板１０の位置がずれた場合には、デバイス領域１３と位置決め孔１５との間に位置ずれが生じる。   In the present embodiment, it has been described that the positioning holes 15 are displaced from the predetermined position because the positioning holes 15 are formed in order for each device region 13, but a plurality of positioning holes corresponding to each of the plurality of device regions 13 are described. In the case where the large-sized wiring board 10 is displaced when the large-sized wiring board 10 is installed in the apparatus used for forming the positioning holes 15, the device region 13 and the positioning holes 15 are also formed. The position shifts between the two.

しかしながら、本実施の形態のように、不良品を判別する手段（不良解析用パターン２０）を大型配線基板１０に設けておくことにより、複数の位置決め孔１５を同時に形成する場合においても、半田ボール２７の位置ずれが生じた不良品を確実に特定することができる。   However, even when the plurality of positioning holes 15 are formed at the same time by providing a means (defect analysis pattern 20) for determining a defective product in the large-sized wiring board 10 as in the present embodiment, the solder ball It is possible to reliably identify the defective product in which the positional deviation of 27 has occurred.

また、大型配線基板１０と加工装置との間に位置ずれが生じなかったとしても、切断工程において使用する加工手段（装置）の加工精度（誤差）により、個片化されたＢＧＡ４０が不良品となる恐れもある。しかし、本実施の形態によれば、デバイス領域１３の外側に不良品を識別するためのパターン（本実施の形態では、レジスト開口で構成された不良解析用パターン）を設けているため、このような課題が発生したとしても、不良品を確実に特定することができる。   Even if there is no misalignment between the large wiring board 10 and the processing apparatus, the separated BGA 40 is determined to be defective due to the processing accuracy (error) of the processing means (apparatus) used in the cutting process. There is also a fear. However, according to the present embodiment, a pattern for identifying a defective product is provided outside the device region 13 (in this embodiment, a pattern for defect analysis constituted by resist openings). Even if a difficult problem occurs, a defective product can be reliably identified.

本実施の形態では、デバイス領域１３の四隅の近傍に平面形状がＬ字形の不良解析用パターン２０を形成したが、不良解析用パターン２０の平面形状はＬ字形以外であってもよい。また、不良解析用パターン２０の平面形状がＬ字形である場合には、デバイス領域１３の四隅のうち、４か所全てに形成するのではなく、図３１に示すように、対角線上に位置する２か所（互いに対向する２つの角部）の近傍に形成してもよい。さらに、不良解析用パターン２０の平面形状が長方形のような直線状のパターンである場合には、デバイス領域１３のコーナー部近傍ではなく、図３２に示すように、各辺（スリットホール２１が形成される位置）に配置してもよい。   In the present embodiment, the defect analysis pattern 20 having the L shape in the planar shape is formed in the vicinity of the four corners of the device region 13, but the planar shape of the defect analysis pattern 20 may be other than the L shape. Further, when the planar shape of the defect analysis pattern 20 is L-shaped, it is not formed at all four corners of the four corners of the device region 13, but is located on a diagonal line as shown in FIG. You may form in the vicinity of two places (two corners which mutually oppose). Further, when the planar shape of the defect analysis pattern 20 is a linear pattern such as a rectangle, each side (slit hole 21 is formed as shown in FIG. 32, not in the vicinity of the corner portion of the device region 13. May be arranged at a position where

本実施の形態では、大型配線基板１０の各デバイス領域１３の４辺にスリットホール２１を形成したが、例えば無電解メッキ法を用いてボンディングリード１２Ａおよびバンプランド１２Ｄの表面にメッキ層を形成する場合は、給電線１２Ｃ、１２Ｆが不要となるので、スリットホール２１を設けなくともよい。   In the present embodiment, the slit holes 21 are formed on the four sides of each device region 13 of the large-sized wiring substrate 10. For example, a plating layer is formed on the surfaces of the bonding leads 12A and the bump lands 12D using an electroless plating method. In this case, the feeder lines 12C and 12F are not necessary, and therefore the slit hole 21 is not necessarily provided.

（実施の形態２）
前記実施の形態１では、大型配線基板１０の下面に塗布したソルダレジスト膜１７をパターニングしてバンプランド１２Ｄおよび位置決め孔１５を露出させる際、各デバイス領域１３の外側のソルダレジスト膜１７を同時に除去することによって不良解析用パターン（レジスト開口）２０を形成した。 (Embodiment 2)
In the first embodiment, when the solder resist film 17 applied to the lower surface of the large-sized wiring substrate 10 is patterned to expose the bump lands 12D and the positioning holes 15, the solder resist film 17 outside the device regions 13 is simultaneously removed. As a result, a defect analysis pattern (resist opening) 20 was formed.

これは、ソルダレジスト膜１７をパターニングしてバンプランド１２Ｄを露出させる工程で同時に形成した不良解析用パターン２０は、バンプランド１２Ｄ（およびバンプランド１２Ｄの表面に接続される半田ボール２７）との間の位置ずれ量が０であることを利用したものである。   This is because the defect analysis pattern 20 formed simultaneously in the process of patterning the solder resist film 17 and exposing the bump lands 12D is between the bump lands 12D (and the solder balls 27 connected to the surface of the bump lands 12D). This is based on the fact that the amount of positional deviation is zero.

しかしながら、この方法は、バンプランド１２Ｄの上部を覆うソルダレジスト膜１７を除去してバンプランド１２Ｄの表面を露出させる際に、ソルダレジスト膜１７の開口径をバンプランド１２Ｄの開口径よりも小さくするＳＭＤ方式を用いる場合においてのみ適用できる方法であり、ソルダレジスト膜１７の開口径をバンプランド１２Ｄの開口径よりも大きくする、いわゆるＮＳＭＤ(Non Solder Mask Defined)方式を用いる場合には、適用することができない。   However, in this method, when the solder resist film 17 covering the top of the bump land 12D is removed to expose the surface of the bump land 12D, the opening diameter of the solder resist film 17 is made smaller than the opening diameter of the bump land 12D. This method can be applied only when the SMD method is used, and is applied when using a so-called NSMD (Non Solder Mask Defined) method in which the opening diameter of the solder resist film 17 is larger than the opening diameter of the bump land 12D. I can't.

すなわち、ソルダレジスト膜１７の開口径をバンプランド１２Ｄの開口径よりも大きくするＮＳＭＤ方式を用いる場合には、バンプランド１２Ｄに接続される半田ボール２７の中心が常にバンプランド１２Ｄの中心と一致することになる。そのため、ソルダレジスト膜１７をパターニングしてバンプランド１２Ｄを露出させる工程で使用するフォトマスクに合わせずれが生じた場合には、ソルダレジスト膜１７の開口径の中心とバンプランド１２Ｄの中心、すなわちソルダレジスト膜１７の開口径の中心と半田ボール２７の中心との間に位置ずれが生じることになる。   That is, when using the NSMD method in which the opening diameter of the solder resist film 17 is larger than the opening diameter of the bump land 12D, the center of the solder ball 27 connected to the bump land 12D always coincides with the center of the bump land 12D. It will be. Therefore, when misalignment occurs in the photomask used in the process of patterning the solder resist film 17 to expose the bump lands 12D, the center of the opening diameter of the solder resist film 17 and the center of the bump land 12D, that is, the solder A positional deviation occurs between the center of the opening diameter of the resist film 17 and the center of the solder ball 27.

このように、ＮＳＭＤ方式を用いる場合には、ソルダレジスト膜１７をパターニングしてバンプランド１２Ｄを露出させる工程で同時に形成される不良解析用パターン２０とバンプランド１２Ｄ（およびバンプランド１２Ｄに接続される半田ボール２７）との間の位置ずれ量が０にならないので、この不良解析用パターン２０をＢＧＡ４０の外形に対する半田ボール２７の位置ずれの判定に利用することができない。   As described above, when the NSMD method is used, the defect analysis pattern 20 and the bump land 12D (and the bump land 12D, which are simultaneously formed in the step of patterning the solder resist film 17 to expose the bump land 12D, are connected. Since the amount of positional deviation with respect to the solder ball 27) does not become zero, the defect analysis pattern 20 cannot be used to determine the positional deviation of the solder ball 27 with respect to the outer shape of the BGA 40.

そこで、バンプランド１２Ｄの上部のソルダレジスト膜１７を除去してバンプランド１２Ｄの表面を露出させる際にＮＳＭＤ方式を用いる場合には、例えば図３４に示すように、大型配線基板１０の下面の銅箔１２をパターニングして各デバイス領域１３の内側にバンプランド１２Ｄおよび配線１２Ｅを形成し、各デバイス領域１３の外側にメッキ用の給電線１２Ｆを形成する工程（実施の形態１の図８に示す工程）において、各デバイス領域１３の外側に銅箔１２で構成された不良解析用パターン（導体パターン）２８を形成する。不良解析用パターン２８の平面形状は、例えばＬ字形であり、その位置は、例えば各デバイス領域１３の四隅近傍である。   Therefore, when the NSMD method is used to remove the solder resist film 17 on the bump land 12D and expose the surface of the bump land 12D, for example, as shown in FIG. A step of patterning the foil 12 to form bump lands 12D and wirings 12E inside each device region 13 and forming a feeding wire 12F for plating outside each device region 13 (shown in FIG. 8 of the first embodiment) In step), a defect analysis pattern (conductor pattern) 28 composed of the copper foil 12 is formed outside each device region 13. The planar shape of the defect analysis pattern 28 is, for example, L-shaped, and the positions thereof are, for example, near the four corners of each device region 13.

バンプランド１２Ｄおよび配線１２Ｅと同時に形成される不良解析用パターン２８は、バンプランド１２Ｄとの間の位置ずれ量が０である。従って、後の工程でバンプランド１２Ｄの表面に接続される半田ボール２７と不良解析用パターン２８との間の位置ずれ量も０となる。   The defect analysis pattern 28 formed at the same time as the bump land 12D and the wiring 12E has a positional deviation amount of 0 from the bump land 12D. Therefore, the positional deviation amount between the solder ball 27 connected to the surface of the bump land 12D and the defect analysis pattern 28 in the subsequent process is also zero.

また、図３５に示すように、不良解析用パターン２８は、前記実施の形態１の不良解析用パターン２０と同じように、デバイス領域１３の外縁から距離（Ｌ）だけ離れた位置に配置される。この距離（Ｌ）は、大型配線基板１０から個片化されたＢＧＡの配線基板の外形を基準としたバンプランド１２Ｄの位置ずれ量の最大許容範囲、すなわちＪＥＩＴＡ規格またはＪＥＤＥＣ規格で定められた半田ボールの位置ずれ量の最大許容範囲に等しい。   Further, as shown in FIG. 35, the defect analysis pattern 28 is arranged at a position separated from the outer edge of the device region 13 by a distance (L), like the defect analysis pattern 20 of the first embodiment. . This distance (L) is the maximum allowable range of the displacement amount of the bump land 12D with reference to the outer shape of the BGA wiring board separated from the large wiring board 10, that is, the solder defined by the JEITA standard or the JEDEC standard. It is equal to the maximum allowable range of ball position deviation.

図３６に示すように、大型配線基板１０の下面に塗布したソルダレジスト膜１７をパターニングしてバンプランド１２Ｄおよび位置決め孔１５を露出させる工程（実施の形態１の図１１に示す工程）では、ソルダレジスト膜１７の開口径をバンプランド１２Ｄの開口径よりも大きく形成する。また、この工程では、不良解析用パターン２８の上部を覆うソルダレジスト膜１７も除去し、不良解析用パターン２８の表面を露出させる。   As shown in FIG. 36, in the step of exposing the bump lands 12D and the positioning holes 15 by patterning the solder resist film 17 applied to the lower surface of the large wiring substrate 10 (step shown in FIG. 11 of the first embodiment), the solder The opening diameter of the resist film 17 is formed larger than the opening diameter of the bump land 12D. In this step, the solder resist film 17 covering the upper part of the failure analysis pattern 28 is also removed, and the surface of the failure analysis pattern 28 is exposed.

ＢＧＡ４０の外観検査工程では、ＢＧＡ４０の下面を観察する。そして、例えば図３７に示すように、導体層が露出していることが確認された場合、すなわち不良解析用パターン２８の一部が残っていることが確認された場合は、ＢＧＡ４０の外形に対する半田ボール２７の位置ずれ量が、ＪＥＩＴＡ規格またはＪＥＤＥＣ規格で定められた最大許容範囲を超えたと判断し、このＢＧＡ４０を不良品と認定する。   In the appearance inspection process of the BGA 40, the lower surface of the BGA 40 is observed. For example, as shown in FIG. 37, when it is confirmed that the conductor layer is exposed, that is, when it is confirmed that a part of the defect analysis pattern 28 remains, the solder for the outer shape of the BGA 40 It is determined that the positional deviation amount of the ball 27 has exceeded the maximum allowable range defined by the JEITA standard or the JEDEC standard, and this BGA 40 is recognized as a defective product.

他方、ＢＧＡ４０の下面を観察し、導体層が露出していないことが確認された場合は、ＢＧＡ４０の外形に対する半田ボール２７の位置ずれ量が上記の最大許容範囲よりも小さいと判断し、その他の外観不良がない限り、このＢＧＡ４０を外観検査工程での良品と認定する。   On the other hand, when the lower surface of the BGA 40 is observed and it is confirmed that the conductor layer is not exposed, it is determined that the amount of positional deviation of the solder ball 27 with respect to the outer shape of the BGA 40 is smaller than the above maximum allowable range. As long as there is no appearance defect, the BGA 40 is certified as a non-defective product in the appearance inspection process.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

前記実施の形態では、配線基板のバンプランドに接続する外部接続端子として半田ボールを使用するＢＧＡについて説明したが、バンプランドに接続する外部接続端子として平坦な半田材を使用するＬＧＡ(Land Grid Array)などに適用することもできる。   In the above embodiment, the BGA using the solder balls as the external connection terminals connected to the bump lands of the wiring board has been described. However, an LGA (Land Grid Array) using a flat solder material as the external connection terminals connected to the bump lands. ) Etc.

前記実施の形態では、大型配線基板として両面銅張積層板を使用したが、４層配線基板あるいは６層配線基板など、より多層の配線層を有する配線基板を使用してもよい。なお、４層以上の配線層を有する大型配線基板を使用した場合、不良解析用パターンの内側に露出するのは基材（コア材）ではなく、基材の表面に配置（形成）された絶縁層である。   In the above embodiment, a double-sided copper-clad laminate is used as a large-sized wiring board, but a wiring board having a multilayered wiring layer such as a four-layer wiring board or a six-layer wiring board may be used. In addition, when a large-sized wiring board having four or more wiring layers is used, it is not the base material (core material) that is exposed inside the defect analysis pattern, but the insulation disposed (formed) on the surface of the base material Is a layer.

前記実施の形態では、大型配線基板からＢＧＡを個片化する際、切断金型（パンチ金型）を用いて大型配線基板を切断したが、ブレードを用いたダイシング方式で大型配線基板を切断してもよい。また、この場合は、デバイス領域毎に位置決め孔（位置決めパターン）を形成しなくともよい。   In the above embodiment, when the BGA is separated from the large wiring substrate, the large wiring substrate is cut using a cutting die (punch die), but the large wiring substrate is cut by a dicing method using a blade. May be. In this case, a positioning hole (positioning pattern) may not be formed for each device region.

前記実施の形態では、切断工程において大型配線基板の切断箇所を特定するための位置合わせ用のパターンとして、デバイス領域の外側に設けた位置決め孔（位置決め用パターン）を使用したが、金属（配線）などの導体層を用いて位置決め用パターンを形成してもよい。但し、使用する金属（配線）は、配線の形成工程、あるいはレジスト開口の形成工程とは異なる工程で形成されたものであることを前提とする。また、位置決め孔の代わりに金属（配線）を使用する場合は、カメラ（撮像手段）を用いて位置合わせを行うものとする。   In the above embodiment, the positioning hole (positioning pattern) provided outside the device region is used as the alignment pattern for specifying the cutting location of the large wiring board in the cutting process. The positioning pattern may be formed using a conductor layer such as. However, it is assumed that the metal (wiring) to be used is formed in a process different from the wiring forming process or the resist opening forming process. Further, when metal (wiring) is used instead of the positioning hole, alignment is performed using a camera (imaging means).

本発明は、ＢＧＡ(Ball Grid Array)などの面実装型半導体装置の製造に適用することができる。   The present invention can be applied to the manufacture of a surface mount type semiconductor device such as a BGA (Ball Grid Array).

１０ 大型配線基板
１１ 基材
１２ 銅箔
１２Ａ ボンディングリード（電極パッド）
１２Ｂ 配線
１２Ｃ 給電線
１２Ｄ バンプランド（電極パッド）
１２Ｅ 配線
１２Ｆ 給電線
１３ デバイス領域
１４ ビアホール
１５ 位置決め孔（位置決め用パターン）
１６ 銅メッキ層
１７ ソルダレジスト膜（絶縁膜）
２０ 不良解析用パターン（レジスト開口）
２１ スリットホール
２２ 接着剤
２３ チップ
２４ ボンディングパッド（電極パッド）
２５ 金ワイヤ
２６ 樹脂封止体
２７ 半田ボール
２８ 不良解析用パターン（導体パターン）
３０ 切断金型
３１ 位置決めピン
３２ ダイ
３３ ピン穴
３４ パンチ
４０ ＢＧＡ
４１ 実装基板（マザーボード）
５０ テスト用ソケット
５１ ソケット本体
５２ キャップ
５３ ボール接続用テストピン
５４ ピンガイド
５５ 凸部 10 Large Wiring Board 11 Base Material 12 Copper Foil 12A Bonding Lead (Electrode Pad)
12B Wiring 12C Feeding line 12D Bump land (electrode pad)
12E Wiring 12F Feeding line 13 Device region 14 Via hole 15 Positioning hole (positioning pattern)
16 Copper plating layer 17 Solder resist film (insulating film)
20 Defect analysis pattern (resist opening)
21 Slit hole 22 Adhesive 23 Chip 24 Bonding pad (electrode pad)
25 Gold wire 26 Resin encapsulant 27 Solder ball 28 Defect analysis pattern (conductor pattern)
30 Cutting die 31 Positioning pin 32 Die 33 Pin hole 34 Punch 40 BGA
41 Mounting board (motherboard)
50 Test Socket 51 Socket Body 52 Cap 53 Ball Connection Test Pin 54 Pin Guide 55 Projection

Claims (13)

以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）上面、前記上面に形成された複数のボンディングリード、前記上面とは反対側の下面、前記下面に形成され、かつ前記複数のボンディングリードとそれぞれ電気的に接続される複数のバンプランド、および前記複数のバンプランドのそれぞれを露出するように前記下面を覆う絶縁膜を有するデバイス領域と、平面視において前記デバイス領域の外側にそれぞれ形成された不良解析用パターンおよび位置決め用パターンとを備えた配線基板を準備する工程；
（ｂ）前記配線基板の前記デバイス領域における前記上面に半導体チップを搭載する工程；
（ｃ）前記工程（ｂ）の後、前記複数のバンプランドのそれぞれに半田材を配置する工程；
（ｄ）前記工程（ｃ）の後、前記位置決め用パターンに基づいて切断箇所を特定し、前記デバイス領域を前記切断箇所に沿って前記配線基板から分離することにより、組立体を取得する工程；
（ｅ）前記工程（ｄ）の後、取得した前記組立体の外観を検査する工程；
（ｆ）前記工程（ｅ）の後、取得した前記組立体をテストピンを有するテスト用ソケット内に収納して検査を行う工程；
ここで、
前記工程（ｅ）において、取得した前記組立体から前記不良解析用パターンが確認された場合は、前記組立体を不良品と認定する。 A method for manufacturing a semiconductor device comprising the following steps:
(A) an upper surface, a plurality of bonding leads formed on the upper surface, a lower surface opposite to the upper surface, a plurality of bump lands formed on the lower surface and electrically connected to the plurality of bonding leads, And a device region having an insulating film covering the lower surface so as to expose each of the plurality of bump lands, and a defect analysis pattern and a positioning pattern formed on the outside of the device region in plan view, respectively. Preparing a wiring board;
(B) mounting a semiconductor chip on the upper surface of the device region of the wiring board;
(C) After the step (b), placing a solder material on each of the plurality of bump lands;
(D) After the step (c), a step of obtaining an assembly by specifying a cutting portion based on the positioning pattern and separating the device region from the wiring board along the cutting portion;
(E) a step of inspecting the appearance of the obtained assembly after the step (d);
(F) After the step (e), the obtained assembly is housed in a test socket having a test pin and inspected;
here,
In the step (e), when the defect analysis pattern is confirmed from the acquired assembly, the assembly is recognized as a defective product. 平面視において、前記バンプランドの周縁部は前記絶縁膜で覆われており、前記不良解析用パターンは、前記絶縁膜に形成された開口部であることを特徴とする請求項１記載の半導体装置の製造方法。   2. The semiconductor device according to claim 1, wherein a peripheral portion of the bump land is covered with the insulating film in a plan view, and the defect analysis pattern is an opening formed in the insulating film. Manufacturing method. 平面視において、前記バンプランドの周縁部は前記絶縁膜から露出しており、前記不良解析用パターンは、前記絶縁膜に形成された開口部から露出する導体層であることを特徴とする請求項１記載の半導体装置の製造方法。   2. The planar view, wherein a peripheral portion of the bump land is exposed from the insulating film, and the defect analysis pattern is a conductor layer exposed from an opening formed in the insulating film. 2. A method of manufacturing a semiconductor device according to 1. 前記位置決め用パターンは、前記配線基板に形成された孔であることを特徴とする請求項１記載の半導体装置の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein the positioning pattern is a hole formed in the wiring board. 前記半導体チップは、複数のボンディングパッドおよび集積回路が形成された表面、および前記表面と反対側の裏面を有し、
前記工程（ｂ）では、前記半導体チップの前記裏面と前記配線基板の前記上面とが接着剤を介して接合されることを特徴とする請求項１記載の半導体装置の製造方法。 The semiconductor chip has a surface on which a plurality of bonding pads and an integrated circuit are formed, and a back surface opposite to the surface.
2. The method of manufacturing a semiconductor device according to claim 1, wherein, in the step (b), the back surface of the semiconductor chip and the top surface of the wiring substrate are bonded together with an adhesive. 前記工程（ａ）は、前記複数のボンディングリードおよび前記複数のバンプランドのそれぞれの表面に電解メッキ法でメッキ層を形成する工程を含むことを特徴とする請求項１記載の半導体装置の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein the step (a) includes a step of forming a plating layer on each surface of the plurality of bonding leads and the plurality of bump lands by an electrolytic plating method. . 前記工程（ｄ）では、切断金型を用いて前記デバイス領域を前記配線基板から分離することを特徴とする請求項１記載の半導体装置の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein, in the step (d), the device region is separated from the wiring substrate using a cutting die. 前記不良解析用パターンの平面形状は、Ｌ字形であることを特徴とする請求項１記載の半導体装置の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein a planar shape of the defect analysis pattern is L-shaped. 前記工程（ｂ）において、前記複数のバンプランドのそれぞれに接続する前記半田材は、半田ボールであることを特徴とする請求項１記載の半導体装置の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein in the step (b), the solder material connected to each of the plurality of bump lands is a solder ball. 前記デバイス領域の外縁から前記不良解析用パターンまでの距離は、前記組立体の外形を基準とした前記バンプランドの位置ずれ量の最大許容範囲に等しいことを特徴とする請求項１記載の半導体装置の製造方法。   2. The semiconductor device according to claim 1, wherein a distance from an outer edge of the device region to the defect analysis pattern is equal to a maximum allowable range of a displacement amount of the bump land with reference to an outer shape of the assembly. Manufacturing method. 前記デバイス領域の外縁から前記不良解析用パターンまでの距離は、互いに隣り合う前記バンプランドのそれぞれの表面に接続される前記半田材の間隔の２分の１であることを特徴とする請求項１記載の半導体装置の製造方法。   The distance from the outer edge of the device region to the defect analysis pattern is one half of the interval between the solder materials connected to the surfaces of the bump lands adjacent to each other. The manufacturing method of the semiconductor device of description. 前記配線基板は、複数の前記デバイス領域を有しており、
前記不良解析用パターンおよび前記位置決め用パターンは、複数の前記デバイス領域のそれぞれの外側に形成されることを特徴とする請求項１記載の半導体装置の製造方法。 The wiring board has a plurality of the device regions,
2. The method of manufacturing a semiconductor device according to claim 1, wherein the defect analysis pattern and the positioning pattern are formed outside each of the plurality of device regions. 半田材を介して実装基板に搭載される半導体装置であって、かつ以下の工程を含むことを特徴とする半導体装置の製造方法：
（ａ）上面、前記上面に形成された複数のボンディングリード、前記上面とは反対側の下面、前記下面に形成され、かつ前記複数のボンディングリードとそれぞれ電気的に接続される複数のバンプランド、および前記複数のバンプランドのそれぞれを露出するように前記下面を覆う絶縁膜を有するデバイス領域と、平面視において前記デバイス領域の外側に形成された不良解析用パターンと、平面視において前記デバイス領域の外側に形成された位置決め用パターンと備えた配線基板を準備する工程；
（ｂ）前記配線基板の前記デバイス領域における前記上面に半導体チップを搭載する工程；
（ｃ）前記工程（ｂ）の後、前記複数のバンプランドのそれぞれに半田材を配置する工程；
（ｄ）前記工程（ｃ）の後、前記位置決め用パターンに基づいて切断箇所を特定し、前記配線基板から前記デバイス領域を分離することにより、組立体を取得する工程；
（ｅ） 前記工程（ｄ）の後、取得した前記組立体の外観を検査する工程；
ここで、
前記工程（ｅ）において、取得した前記組立体から前記不良解析用パターンが確認された場合は、前記組立体を不良品と認定する。 A method of manufacturing a semiconductor device, comprising: a semiconductor device mounted on a mounting substrate via a solder material, and including the following steps:
(A) an upper surface, a plurality of bonding leads formed on the upper surface, a lower surface opposite to the upper surface, a plurality of bump lands formed on the lower surface and electrically connected to the plurality of bonding leads, And a device region having an insulating film covering the lower surface so as to expose each of the plurality of bump lands, a failure analysis pattern formed outside the device region in plan view, and a device region in plan view. Preparing a wiring board provided with a positioning pattern formed on the outside;
(B) mounting a semiconductor chip on the upper surface of the device region of the wiring board;
(C) After the step (b), placing a solder material on each of the plurality of bump lands;
(D) After the step (c), a step of obtaining an assembly by specifying a cutting portion based on the positioning pattern and separating the device region from the wiring board;
(E) after the step (d), inspecting the appearance of the acquired assembly;
here,
In the step (e), when the defect analysis pattern is confirmed from the acquired assembly, the assembly is recognized as a defective product.
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