JP2013020682A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【解決手段】一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、及び制御回路を有する。メモリセルアレイは、複数の閾値電圧分布を保持可能に構成された複数のメモリセル、及び複数のメモリセルのゲートに共通接続された複数のワード線を含む。制御回路は、メモリセルに少なくとも一部が負の閾値電圧分布を与え、これによりメモリセルのデータを消去する消去動作の実行後、メモリセルに正の複数通りの閾値電圧分布のうち最も低い閾値電圧分布を与える複数回の第1書込動作を実行する。制御回路は、複数回の第1書込動作の実行時に消去動作及び第1書込動作を除くその他の動作を実行させる第1実行命令をコントローラから受け付けた場合、複数回の第1書込動作の間にその他の動作を実行する。
【選択図】図9
Description
[構成]
先ず、図1を参照して、第1実施形態に係る不揮発性メモリシステムの全体構成について説明する。図1は、本発明の第1実施形態に係る不揮発性メモリシステム100のブロック図である。
1つのメモリブロックMBは、図4及び図5に示すように、半導体基板20上に順次積層されたバックゲート層30、メモリ層40、選択トランジスタ層50、及び配線層60を有する。バックゲート層30は、バックゲートトランジスタBTrとして機能する。メモリ層40は、メモリトランジスタMTr1〜MTr8として機能する。選択トランジスタ層50は、ドレイン側選択トランジスタSDTr、及びソース側選択トランジスタSSTrとして機能する。配線層60は、ソース線SL、及びビット線BLとして機能する。
次に、第1の実施の形態に係る消去動作、第1書込動作、及び第2書込動作について説明する。説明の便宜上、2ビット/セルを例に説明する。具体的には、メモリトランジスタMTrの閾値電圧分布は、1つの負の分布(E)、4通りの正の分布(EP、A、B、C)を持ち得る。図6は、メモリトランジスタMTrに記憶される2ビットの4値データ(データ“11”、“10”、“01”、“00”)とメモリトランジスタMTrの閾値電圧分布との関係を示す。ここで、データ“11”(E、EP)は消去状態、データ“10”、“01”、“00”(A、B、C)は書込状態を示す。閾値電圧分布Eの下限は、負の値を有する。閾値電圧分布EP、A、B、Cの下限は、正の値を有する。閾値電圧分布EP、A、B、Cは、所定のマージンをおいて正の方向に並ぶ。
次に、第2の実施の形態に係る不揮発性メモリシステムについて説明する。第2の実施の形態は、第1の実施の形態と同様の構成を有するため、その説明については省略する。以下で説明するように、第2の実施の形態は、第1書込動作が第1の実施の形態と異なる。
次に、第3の実施の形態に係る不揮発性メモリシステムについて説明する。第3の実施の形態は、第1の実施の形態と同様の構成を有するため、その説明については省略する。以下で説明するように、第3の実施の形態は、第1書込動作が第1の実施の形態と異なる。
次に、第4の実施の形態に係る不揮発性メモリシステムについて説明する。第4の実施の形態は、第1の実施の形態と同様の構成を有するため、その説明については省略する。以下で説明するように、第4の実施の形態は、第1書込動作が第1の実施の形態と異なる。
次に、第5の実施の形態に係る不揮発性メモリシステムについて説明する。第5の実施の形態は、第1の実施の形態と同様の構成を有するため、その説明については省略する。以下で説明するように、第5の実施の形態は、第1書込動作が第1の実施の形態と異なる。
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
Claims (7)
- 複数の閾値電圧分布を保持可能に構成された複数のメモリセル、及び複数の前記メモリセルのゲートに共通接続された複数のワード線を含むメモリセルアレイと、
前記メモリセルに少なくとも一部が負の閾値電圧分布を与え、これにより前記メモリセルのデータを消去する消去動作の実行後、前記メモリセルに正の複数通りの閾値電圧分布のうち最も低い閾値電圧分布を与える複数回の第1書込動作を実行する制御回路とを備え、
前記メモリセルアレイは、
半導体基板と、
前記半導体基板に対して垂直方向に延び、前記メモリセルのボディとして機能する半導体層と、
前記半導体層の側面に設けられ、電荷を蓄積する電荷蓄積層と、
前記半導体層と共に前記電荷蓄積層を挟むように設けられ、前記メモリセルのゲート及び前記ワード線として機能する導電層とを備え、
前記制御回路は、それぞれの前記ワード線に共通接続された複数の前記メモリセル毎に前記第1書込動作を実行し、
前記制御回路は、複数回の前記第1書込動作の実行時に前記消去動作及び前記第1書込動作を除くその他の動作を実行させる第1実行命令をコントローラから受け付けた場合、複数回の前記第1書込動作の間に前記その他の動作を実行する
ことを特徴とする不揮発性半導体記憶装置。 - 前記制御回路は、複数回の前記第1書込動作を連続して実行させる第2実行命令を前記コントローラから受け付け、
前記制御回路は、前記第2実行命令に基づき連続した複数回の前記第1書込動作の実行中、前記第1実行命令を前記コントローラから受け付けた場合、連続した複数回の前記第1書込動作を中断して前記その他の動作を実行した後、前記第1書込動作の中断した状態に関する中断情報に基づき連続した複数回の前記第1書込動作を再開する
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記中断情報を記憶する記憶部を更に備える
ことを特徴とする請求項2記載の不揮発性半導体記憶装置。 - 前記制御回路は、前記中断情報を前記コントローラに送信する
ことを特徴とする請求項2記載の不揮発性半導体記憶装置。 - 前記制御回路は、所定番目の前記メモリセルに対して前記第1書込動作を実行した後に、連続した複数回の前記第1書込動作を中断した場合、前記所定番目のメモリセルから連続した複数回の前記第1書込動作を再開させる
ことを特徴とする請求項2記載の不揮発性半導体記憶装置。 - 前記制御回路は、前記第2実行命令と独立して前記消去動作を行なわせる第3実行命令を前記コントローラから受け付ける
ことを特徴とする請求項2記載の不揮発性半導体記憶装置。 - 前記制御回路は、1回の前記第1書込動作を実行させる複数の第2実行命令を前記コントローラから受け付ける
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。
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