JP2013020682A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】メモリセルに保持されたデータの信頼性を向上させることを可能にした不揮発性半導体記憶装置を提供する。
【解決手段】一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、及び制御回路を有する。メモリセルアレイは、複数の閾値電圧分布を保持可能に構成された複数のメモリセル、及び複数のメモリセルのゲートに共通接続された複数のワード線を含む。制御回路は、メモリセルに少なくとも一部が負の閾値電圧分布を与え、これによりメモリセルのデータを消去する消去動作の実行後、メモリセルに正の複数通りの閾値電圧分布のうち最も低い閾値電圧分布を与える複数回の第１書込動作を実行する。制御回路は、複数回の第１書込動作の実行時に消去動作及び第１書込動作を除くその他の動作を実行させる第１実行命令をコントローラから受け付けた場合、複数回の第１書込動作の間にその他の動作を実行する。
【選択図】図９

Description

本実施の形態は、不揮発性半導体記憶装置に関する。

近年、メモリセルの集積度を高めるために、メモリセルを3次元的に配置した不揮発性半導体記憶装置（積層型の不揮発性半導体記憶装置）が多数提案されている。

特開２０１０−１６１１３２号公報

本実施の形態は、メモリセルに保持されたデータの信頼性を向上させることを可能にした不揮発性半導体記憶装置を提供する。

一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、及び制御回路を有する。メモリセルアレイは、複数の閾値電圧分布を保持可能に構成された複数のメモリセル、及び複数のメモリセルのゲートに共通接続された複数のワード線を含む。制御回路は、メモリセルに少なくとも一部が負の閾値電圧分布を与え、これによりメモリセルのデータを消去する消去動作の実行後、メモリセルに正の複数通りの閾値電圧分布のうち最も低い閾値電圧分布を与える複数回の第１書込動作を実行する。メモリセルアレイは、半導体基板、半導体層、電荷蓄積層、及び導電層を有する。半導体層は、半導体基板に対して垂直方向に延び、メモリセルのボディとして機能する。電荷蓄積層は、半導体層の側面に設けられ、電荷を蓄積する。導電層は、半導体層と共に電荷蓄積層を挟むように設けられ、メモリセルのゲート及びワード線として機能する。制御回路は、それぞれのワード線に共通接続された複数のメモリセル毎に第１書込動作を実行する。制御回路は、複数回の第１書込動作の実行時に消去動作及び第１書込動作を除くその他の動作を実行させる第１実行命令をコントローラから受け付けた場合、複数回の第１書込動作の間にその他の動作を実行する。

第１の実施の形態に係る不揮発性メモリシステム１００のブロック図である。 第１の実施の形態に係るメモリチップ２００のブロック図である。 第１の実施の形態に係るメモリセルアレイ２０１の回路図である。 第１の実施の形態に係るメモリセルアレイ２０１の概略斜視図である。 第１の実施の形態に係るメモリセルアレイ２０１の断面図である。 第１の実施の形態に係るメモリトランジスタＭＴｒの閾値電圧分布とデータとの関係を示す図である。 第１書込動作を実行しない場合の問題を示す図である。 第１書込動作による効果を示す図である。 第１の実施の形態の状態遷移図である。 第１の実施の形態における第１書込動作時のタイミングチャート図である。 第１の実施の形態における消去ステータスＳＴを示す図である。 第１の実施の形態における第１書込動作時のタイミングチャート図である。 第２の実施の形態における第１書込動作時のタイミングチャート図である。 第２の実施の形態における消去ステータスＳＴ（１）、ＳＴ（２）を示す図である。 第２の実施の形態における第１書込動作時のタイミングチャート図である。 第３の実施の形態において、ワード線ＷＬ１〜４に接続されたメモリトランジスタＭＴｒ１〜４に対する第１書込動作が完了した後、第１書込動作が中断した場合の処理を示す図である。 第４の実施の形態における第１書込動作時のタイミングチャート図である。 第４の実施の形態における第１書込動作時のタイミングチャート図である。 第５の実施の形態における第１書込動作時のタイミングチャート図である。 他の実施の形態におけるメモリトランジスタＭＴｒの閾値電圧分布とデータとの関係を示す図である。

以下、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。

［第１の実施の形態］
［構成］
先ず、図１を参照して、第１実施形態に係る不揮発性メモリシステムの全体構成について説明する。図１は、本発明の第１実施形態に係る不揮発性メモリシステム１００のブロック図である。

不揮発性メモリシステム１００は、図１に示すように、複数のＮＡＮＤ型のメモリチップ２００（不揮発性半導体記憶装置）、及びそれらメモリチップ２００を制御するコントローラ３００を有する。コントローラ３００は、外部のホストコンピュータ４００からの制御信号に応じて動作する。コントローラ３００は、メモリチップ２００にアクセスしてデータの読み出し、データの書き込みあるいはデータの消去などの実行を命令する。

次に、図２を参照して、メモリチップ２００の具体的な構成について説明する。メモリチップ２００は、図２に示すように、データを不揮発に記憶するメモリセルアレイ２０１、及びメモリセルアレイ２０１を制御する各種回路２０２〜２１５を有する。

入出力回路２０２は、コマンド、アドレス及びデータを、入出力データＩ／Ｏを介して入出力する。入出力回路２０２は、後述するコマンドレジスタ２０４、ステータスレジスタ２０７、アドレスレジスタ２０８、及びデータレジスタ２１１に接続する。

論理回路２０３は、チップイネーブル信号／ＣＥ１〜４、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、ライトプロテクト信号/ＷＰ、選択制御信号ＰＳＬ、その他の制御信号を受け取る。論理回路２０３は、それらの信号に基づいてメモリセルアレイ２０１の制御を行う。論理回路２０３は、入出力回路２０２、及び後述する制御回路２０５に接続する。コマンドレジスタ２０４は、入出力回路２０２に入力されたコマンドをデコードする。コマンドレジスタ２０４は、後述する制御回路２０５に接続する。

制御回路２０５は、データの転送制御及び書き込み／消去／読み出しのシーケンス制御を行う。制御回路２０５は、後述するステータスレジスタ２０６、２０７、データレジスタ２１１、カラムデコーダ２１２、センスアンプ２１４、及び高電圧発生回路２１５に接続する。

ステータスレジスタ２０６（図２のＲＹ／／ＢＹを示す；以下、第１ステータスレジスタとも呼ぶ）は、Ｒｅａｄｙ／Ｂｕｓｙ端子にメモリチップ２００のＲｅａｄｙ／Ｂｕｓｙ状態を示す信号を出力する。ステータスレジスタ２０７（以下、第２ステータスレジスタとも呼ぶ）は、メモリチップ２００の状態（Ｐａｓｓ／Ｆａｉｌ、Ｒｅａｄｙ／Ｂｕｓｙ等）を示す信号を制御回路２０５から受けて、この信号を入出力回路２０２を介してホストコンピュータ４００に出力する。

上記のステータスレジスタ２０７は、中断情報を保持する領域ＡＲを有する。この中断情報は、制御回路２０５から入力される情報である。中断情報は、全てにメモリトランジスタＭＴｒに対して第１書込動作を行い、完了する前に割込動作が入ったときに制御回路２０５から入力される。中断情報に関する詳細は後述する。

ロウアドレスバッファ２０９やカラムアドレスバッファ２１０は、アドレスレジスタ２０８を介して、アドレスデータを受け取り、転送する。ロウアドレスバッファ２０９は、後述するロウデコーダ２１３に接続する。カラムアドレスバッファ２１０は、後述するカラムデコーダ２１２に接続する。

データレジスタ２１１は、メモリセルアレイ２０１への書き込みデータを一時的に保持すると共にメモリセルアレイ２０１から読み出されたデータを一時的に保持する機能を有する。この書き込みデータは、入出力回路２０２及びデータバスＢＵＳを介して、データレジスタ２１１に転送される。

カラムデコーダ２１２、及びロウデコーダ２１３は、ロウアドレスバッファ２０９、メモリセルアレイ２０１から供給されるアドレスデータに基づいて、後述するメモリセルアレイ２０１内のワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬ等を選択し、所望の電圧を印加するように制御する。センスアンプ２１４は、ビット線ＢＬの電圧を検知増幅し、メモリセルアレイ２０１からデータを読み出す。

高電圧発生回路２１５は、各動作モードに応じて必要とされる高電圧を発生する。高電圧発生回路２１５は、制御回路２０５から与えられる指令に基づいて所定の高電圧を発生する。高電圧発生回路２１５は、メモリセルアレイ２０１、ロウデコーダ２１３、及びセンスアンプ２１４に接続する。

次に、図３を参照して、メモリセルアレイ２０１の回路構成について具体的に説明する。

メモリセルアレイ２０１は、図３に示すように、ｍ個のメモリブロックＭＢ（１）、…ＭＢ（ｍ）を含む。なお、以下において、全てのメモリブロックＭＢ（１）・・・（ｍ）を総称する場合には、メモリブロックＭＢと記載する場合もある。

各メモリブロックＭＢは、それぞれｎ行２列のマトリクス状に配列されたメモリユニットＭＵ（１、１）〜ＭＵ（２、ｎ）を有する。ｎ行２列はあくまで一例であり、これに限定されるものではない。以下では、各メモリユニットＭＵ（１、１）〜（２、ｎ）を区別することなく、単にメモリユニットＭＵと記載する場合もある。

メモリユニットＭＵ（１、１）〜（２、ｎ）の一端は、ビット線ＢＬ（１）〜（ｎ）に接続され、メモリユニットＭＵ（１、１）〜（２、ｎ）の他端は、ソース線ＳＬに接続される。ビット線ＢＬ（１）〜（ｎ）は、ロウ方向に所定ピッチをもって、複数のメモリブロックＭＢを跨ぐようにカラム方向に延びる。以下では、全てのビット線ＢＬ（１）・・・ＢＬ（ｎ）を総称する場合には、ビット線ＢＬと記載する場合もある。

メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。

メモリストリングＭＳは、図３に示すように、直列接続されたメモリトランジスタＭＴｒ１〜８（メモリセル）、及びバックゲートトランジスタＢＴｒを有する。メモリトランジスタＭＴｒ１〜ＭＴｒ４、ＭＴｒ５〜ＭＴｒ８は、各々、直列接続される。なお、メモリトランジスタＭＴｒ１〜８は、後述する図４及び図５に示すように積層方向に配列される。バックゲートトランジスタＢＴｒは、メモリトランジスタＭＴｒ４とメモリトランジスタＭＴｒ５との間に接続される。

メモリトランジスタＭＴｒ１〜ＭＴｒ８は、その電荷蓄積層に電荷を蓄積することによってデータを保持する。バックゲートトランジスタＢＴｒは、少なくともメモリストリングＭＳを動作の対象として選択した場合に導通状態とされる。

メモリブロックＭＢ（１）〜ＭＢ（ｍ）において、ｎ行２列のマトリクス状に配列されたメモリトランジスタＭＴｒ１〜ＭＴｒ８のゲートには、各々、ワード線ＷＬ１〜ＷＬ８が共通に接続される。ｎ行２列のバックゲートトランジスタＢＴｒのゲートには、バックゲート線ＢＧが共通に接続される。

ソース側選択トランジスタＳＳＴｒのドレインは、メモリストリングＭＳのソースに接続される。ソース側選択トランジスタＳＳＴｒのソースはソース線ＳＬに接続される。各メモリブロックＭＢにおいてロウ方向に１列に並ぶｎ個のソース側選択トランジスタＳＳＴｒのゲートには、１本のソース側選択ゲート線ＳＧＳ（１）又はＳＧＳ（２）が共通に接続される。なお、以下では、ソース側選択ゲート線ＳＧＳ（１）、（２）を区別せず総称してソース側選択ゲート線ＳＧＳと称することもある。

ドレイン側選択トランジスタＳＤＴｒのソースは、メモリストリングＭＳのドレインに接続される。ドレイン側選択トランジスタＳＤＴｒのドレインは、ビット線ＢＬに接続される。各メモリブロックＭＢにおいてロウ方向に一列に並ぶｎ個のドレイン側選択トランジスタＳＤＴｒのゲートには、ドレイン側選択ゲート線ＳＧＤ（１）又はＳＧＤ（２）が共通に接続される。なお、以下では、ドレイン側選択ゲート線ＳＧＤ（１）、（２）を区別せず総称してドレイン側選択ゲート線ＳＧＤと称することもある。

［積層構造］
１つのメモリブロックＭＢは、図４及び図５に示すように、半導体基板２０上に順次積層されたバックゲート層３０、メモリ層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０は、バックゲートトランジスタＢＴｒとして機能する。メモリ層４０は、メモリトランジスタＭＴｒ１〜ＭＴｒ８として機能する。選択トランジスタ層５０は、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。

バックゲート層３０は、図４及び図５に示すように、バックゲート導電層３１を有する。バックゲート導電層３１は、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層３１は、半導体基板２０と平行なロウ方向及びカラム方向に２次元的に、板状に広がる。バックゲート導電層３１は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。

バックゲート層３０は、図５に示すように、メモリゲート絶縁層４３、及び連結半導体層４４Ｂを有する。メモリゲート絶縁層４３は、連結半導体層４４Ｂとバックゲート導電層３１との間に設けられる。連結半導体層４４Ｂは、バックゲートトランジスタＢＴｒのボディ（チャネル）として機能する。連結半導体層４４Ｂは、バックゲート導電層３１を掘り込む。連結半導体層４４Ｂは、上面からみてカラム方向を長手方向とする略矩形状に形成される。連結半導体層４４Ｂは、１つのメモリブロックＭＢ中でロウ方向及びカラム方向にマトリクス状に形成される。連結半導体層４４Ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。

メモリ層４０は、図４及び図５に示すように、バックゲート層３０の上層に形成される。メモリ層４０は、４層のワード線導電層４１ａ〜４１ｄを有する。ワード線導電層４１ａは、ワード線ＷＬ４、及びメモリトランジスタＭＴｒ４のゲートとして機能する。また、ワード線導電層４１ａは、ワード線ＷＬ５、及びメモリトランジスタＭＴｒ５のゲートとしても機能する。同様に、ワード線導電層４１ｂ〜４１ｄは、各々、ワード線ＷＬ１〜ＷＬ３、及びメモリトランジスタＭＴｒ１〜ＭＴｒ３のゲートとして機能する。また、ワード線導電層４１ｂ〜４１ｄは、各々、ワード線ＷＬ６〜ＷＬ８、及びメモリトランジスタＭＴｒ６〜ＭＴｒ８のゲートとしても機能する。

ワード線導電層４１ａ〜４１ｄは、その上下間に層間絶縁層４５を挟んで積層される。ワード線導電層４１ａ〜４１ｄは、カラム方向にピッチをもってロウ方向（図３の紙面垂直方向）を長手方向として延びる。ワード線導電層４１ａ〜４１ｄは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。

メモリ層４０は、図５に示すように、メモリゲート絶縁層４３、柱状半導体層４４Ａ、及びダミー半導体層４４Ｄを有する。メモリゲート絶縁層４３は、柱状半導体層４４Ａとワード線導電層４１ａ〜４１ｄとの間に設けられる。柱状半導体層４４Ａは、メモリトランジスタＭＴｒ１〜ＭＴｒ８のボディ（チャネル）として機能する。ダミー半導体層４４Ｄは、メモリトランジスタＭＴｒ１〜ＭＴｒ８のボディとして機能しない。

メモリゲート絶縁層４３は、ワード線導電層４１ａ〜４１ｄの側面側から柱状半導体層４４Ａ側へと、ブロック絶縁層４３ａ、電荷蓄積層４３ｂ、及びトンネル絶縁層４３ｃを有する。電荷蓄積層４３ｂは、電荷を蓄積可能に構成される。

ブロック絶縁層４３ａは、ワード線導電層４１ａ〜４１ｄの側壁に所定の厚みをもって形成される。電荷蓄積層４３ｂは、ブロック絶縁層４３ａの側壁に所定の厚みをもって形成される。トンネル絶縁層４３ｃは、電荷蓄積層４３ｂの側壁に所定の厚みをもって形成される。ブロック絶縁層４３ａ、及びトンネル絶縁層４３ｃは、酸化シリコン（ＳｉＯ_２）の材料を用いる。電荷蓄積層４３ｂは、窒化シリコン（ＳｉＮ）の材料を用いる。

柱状半導体層４４Ａは、ワード線導電層４１ａ〜４１ｄ、及び層間絶縁層４５を貫通する。柱状半導体層４４Ａは、半導体基板２０に対して垂直方向に延びる。一対の柱状半導体層４４Ａは、連結半導体層４４Ｂのカラム方向の端部近傍に整合する。柱状半導体層４４Ａは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。なお、ダミー半導体層４４Ｄは、ワード線導電層４１ａ〜４１ｄ、及び層間絶縁層４５を貫通する。ダミー半導体層４４Ｄの下方には、バックゲート導電層３１が設けられていない。

上記バックゲート層３０及びメモリ層４０において、一対の柱状半導体層４４Ａ、及びその下端を連結する連結半導体層４４Ｂは、メモリストリングＭＳのボディ（チャネル）として機能するメモリ半導体層４４を構成する。メモリ半導体層４４は、ロウ方向からみてＵ字状に形成される。

上記バックゲート層３０の構成を換言すると、バックゲート導電層３１は、メモリゲート絶縁層４３を介して連結半導体層４４Ｂの側面及び下面を取り囲む。また、上記メモリ層４０の構成を換言すると、ワード線導電層４１ａ〜４１ｄは、メモリゲート絶縁層４３を介して柱状半導体層４４Ａの側面を取り囲む。

選択トランジスタ層５０は、図４及び図５に示すように、ソース側導電層５１ａ、ドレイン側導電層５１ｂ、及びダミー導電層５１ｃを有する。ソース側導電層５１ａは、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層５１ｂは、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。ダミー導電層５１ｃは、ソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤとして機能しない。

ソース側導電層５１ａは、メモリ半導体層４４を構成する一方の柱状半導体層４４Ａの上層に形成される。ドレイン側導電層５１ｂは、ソース側導電層５１ａと同層であって、メモリ半導体層４４を構成する他方の柱状半導体層４４Ａの上層に形成される。ダミー導電層５１ｃは、ソース側導電層５１ａと同層であって、柱状半導体層４４Ａの上層以外の箇所に設けられる。複数のソース側導電層５１ａ、ドレイン側導電層５１ｂ、及びダミー導電層５１ｃは、カラム方向に所定ピッチをもってロウ方向に延びる。ソース側導電層５１ａ、及びドレイン側導電層５１ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。

選択トランジスタ層５０は、図５に示すように、ソース側ゲート絶縁層５３ａ、ソース側柱状半導体層５４ａ、ドレイン側ゲート絶縁層５３ｂ、ドレイン側柱状半導体層５４ｂ、及びダミー半導体層５４Ｄを有する。ソース側柱状半導体層５４ａは、ソース側選択トランジスタＳＳＴｒのボディ（チャネル）として機能する。ドレイン側柱状半導体層５４ｂは、ドレイン側選択トランジスタＳＤＴｒのボディ（チャネル）として機能する。

ソース側ゲート絶縁層５３ａは、ソース側導電層５１ａとソース側柱状半導体層５４ａとの間に設けられる。ソース側柱状半導体層５４ａは、ソース側導電層５１ａを貫通する。ソース側柱状半導体層５４ａは、ソース側ゲート絶縁層５３ａの側面及び一対の柱状半導体層４４Ａの一方の上面に接続され、半導体基板２０に対して垂直方向に延びるように柱状に形成される。ソース側柱状半導体層５４ａは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。

ドレイン側ゲート絶縁層５３ｂは、ドレイン側導電層５１ｂとドレイン側柱状半導体層５４ｂとの間に設けられる。ドレイン側柱状半導体層５４ｂは、ドレイン側導電層５１ｂを貫通する。ドレイン側柱状半導体層５４ｂは、ドレイン側ゲート絶縁層５３ｂの側面及び一対の柱状半導体層４４Ａの他方の上面に接続され、半導体基板２０に対して垂直方向に延びるように柱状に形成される。ドレイン側柱状半導体層５４ｂは、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）の材料を用いる。

ダミー半導体層５４Ｄは、ダミー導電層５１ｃを貫通する。ダミー半導体層５４Ｄは、Ｉ字状に形成される。ダミー半導体層５４Ｄの下面は、ダミー半導体層４４Ｄの上面に接する。

配線層６０は、ソース線層６１、ビット線層６２、及びプラグ層６３を有する。ソース線層６１は、ソース線ＳＬとして機能する。ビット線層６２は、ビット線ＢＬとして機能する。

ソース線層６１は、ソース側柱状半導体層５４ａの上面に接し、ロウ方向に延びる。ビット線層６２は、プラグ層６３を介してドレイン側柱状半導体層５４ｂの上面に接し、カラム方向に延びる。ソース線層６１、ビット線層６２、及びプラグ層６３は、例えば、タングステン等の金属の材料を用いる。

[動作]
次に、第１の実施の形態に係る消去動作、第１書込動作、及び第２書込動作について説明する。説明の便宜上、２ビット／セルを例に説明する。具体的には、メモリトランジスタＭＴｒの閾値電圧分布は、１つの負の分布（Ｅ）、４通りの正の分布（ＥＰ、Ａ、Ｂ、Ｃ）を持ち得る。図６は、メモリトランジスタＭＴｒに記憶される２ビットの４値データ（データ“１１”、“１０”、“０１”、“００”）とメモリトランジスタＭＴｒの閾値電圧分布との関係を示す。ここで、データ“１１”（Ｅ、ＥＰ）は消去状態、データ“１０”、“０１”、“００”（Ａ、Ｂ、Ｃ）は書込状態を示す。閾値電圧分布Ｅの下限は、負の値を有する。閾値電圧分布ＥＰ、Ａ、Ｂ、Ｃの下限は、正の値を有する。閾値電圧分布ＥＰ、Ａ、Ｂ、Ｃは、所定のマージンをおいて正の方向に並ぶ。

消去動作は、メモリトランジスタＭＴｒの電荷蓄積層４３ｂにホールをトラップさせて、閾値電圧分布ＥＰ、Ａ、Ｂ、Ｃを負方向に移動させて閾値電圧分布Ｅに設定する。第１書込動作は、消去動作の後に実行される。第１書込動作は、メモリトランジスタＭＴｒの電荷蓄積層４３ｂに電子をトラップさせ、閾値電圧分布Ｅを正方向に移動させて閾値電圧分布ＥＰに設定する。

第２書込動作は、メモリトランジスタＭＴｒの電荷蓄積層４３ｂに電子をトラップさせ、そのトラップ量に応じて閾値電圧分布Ｅ、又はＥＰを正方向に移動させて閾値電圧分布Ａ、Ｂ、Ｃ（Ａ＜Ｂ＜Ｃ）に設定する。

次に、第１書込動作を実行する理由を説明する。そのため、先ず、図７を参照して第１書込動作を実行しない場合について説明する。この場合、メモリトランジスタＭＴｒ１〜８で電荷蓄積層４３ｂが連続するため、あるメモリトランジスタＭＴｒは例えば閾値電圧分布Ａを有し、このメモリトランジスタＭＴｒに隣接するメモリトランジスタＭＴｒは閾値電圧分布Ｅを有するときに、時間の経過と共に、隣接するメモリトランジスタＭＴｒ１〜８間で電荷（電子、ホール）の移動が起こる。具体的に図７を用いて説明すると、消去動作実行後に第１書込動作を実行することなく、選択メモリトランジスタＭＴｒ２のみに対して第２書込動作が実行され、その他の非選択メモリトランジスタＭＴｒ１、３〜８は消去状態に維持されるとする。この場合、選択メモリトランジスタＭＴｒ２の電荷蓄積層４３ｂは電子をトラップした状態となり、それ以外の非選択メモリトランジスタＭＴｒ１、３〜８の電荷蓄積層４３ｂはホールをトラップした状態となる。このため、隣接するメモリトランジスタＭＴｒ１、２、３間において電荷（電子、ホール）が再結合し、選択メモリトランジスタＭＴｒ２のデータが消失する場合がある。

そこで、第１の実施の形態の不揮発性半導体記憶装置は、消去動作実行後に第１書込動作を実行する。これにより、図８に示すように、メモリトランジスタＭＴｒ１〜８の電荷蓄積層４３ｂは保持データに拘わらず電子をトラップした状態となる。したがって、第１の実施の形態は、隣接するメモリトランジスタＭＴｒ１〜８間で電荷の再結合を低減できる。その結果、データの消失（劣化）を抑制できる。

以上のような第１書込動作は、制御回路２０５によって複数回にわたって実行される。第１書込動作は、図８に示すように、各ワード線ＷＬ１〜８に共通接続されたメモリトランジスタＭＴｒ１〜８毎に１回ずつ実行される。第１書込動作は、メモリトランジスタＭＴｒ１〜８の順番に実行される。

次に、図９を参照して制御回路２０５の動作の概略について説明する。制御回路２０５は、消去動作実行後、第２書込動作、読出動作などの各種動作を実行していない遊休状態時（アイドリング時）に、複数回の第１書込動作を実行する。そして、複数回の第１書込動作の実行時に第２書込動作や読出動作の実行コマンドを受け付けた場合、制御回路２０５は、複数回の第１書込動作の間に第２書込動作や読出動作を実行する（割込動作）。この割込動作によって、第１の実施の形態は、第１書込動作の実行中であっても迅速に第２書込動作や読出動作を実行することができる。

図９に示すように、制御回路２０５は、通常時、アイドリング状態にあり（Ｓ１０１）、コントローラ３００から消去コマンドＣＭＤｅを受け付ける。ここで、第１の実施の形態における消去コマンドＣＭＤｅは、消去動作に続いて複数回の第１書込動作を連続して実行させるコマンドである。よって、制御回路２０５は、ステップＳ１０１にて消去コマンドＣＭＤｅを受け付けると、先ず消去動作を実行（Ｓ１０２）した後、連続した複数回の第１書込動作を実行する（Ｓ１０３、Ｓ１０４）。

具体的に、ステップＳ１０３にて、制御回路２０５は、第１書込動作を中断させる中断コマンドＣＭＤｂが有るか否かを確認する。ここで、中断コマンドＣＭＤｂが無ければ、制御回路２０５は、例えば、１本のワード線ＷＬ１に共通接続されたメモリトランジスタＭＴｒ１に対して第１書込動作を実行する（Ｓ１０４）。続いて、中断コマンドＣＭＤｂの有無を再び確認し（Ｓ１０３）、中断コマンドＣＭＤｂが無ければ、１本のワード線ＷＬ２に共通接続されたメモリトランジスタＭＴｒ２に対して第１書込動作を実行する（Ｓ１０４）。そして、ステップＳ１０３、Ｓ１０４を繰り返し、全てのメモリトランジスタＭＴｒ１〜８に対して第１書込動作が完了したと判定した場合、制御回路２０５は、アイドリング状態に戻る（Ｓ１０１）。

上記のステップＳ１０３にて、中断コマンドＣＭＤｂが有る場合、制御回路２０５は、その他の読出動作や第２書込動作の実行コマンドＣＭＤｒ、ＣＭＤｗ、又は再開コマンドＣＭＤｓがあるか否かを判定する（Ｓ１０５）。その他の実行コマンドＣＭＤｒ、ＣＭＤｗを受け付けた場合、制御回路２０５は、その動作を実行した後（Ｓ１０６）、再びステップＳ１０５の処理に戻る。ステップＳ１０５にて、制御回路２０５は、再開コマンドＣＭＤｓを受け付けた場合、その再開コマンドＣＭＤｓにしたがって第１書込動作を再開する（Ｓ１０４）。

ここで、例えば、消去動作又は、第２書込動作の直後にその他の動作に優先して第１書込動作を断続的に実行する処理が比較例として考えられる。しかし、この比較例に係る処理では、第１書込動作時に要求されたその他の動作は、第１書込動作の完了後に実行されることとなる。また、本実施の形態におけるメモリセルアレイ２０１は、３次元的にメモリトランジスタＭＴｒ１〜８を配列したものであるため、従来の２次元的にメモリトランジスタを配列したメモリセルアレイよりも大きなサイズとなる。よって、比較例に係る処理を本実施の形態に採用すると、遅延時間は顕著になる。そこで、本実施の形態は、図９に示した処理を実行し、第１書込動作の実行中であっても迅速に第２書込動作や読出動作を実行する。

次に、図１０を参照して、消去動作及び第１書込動作が中断されることなく実行される一例を説明する。図１０に示すように、制御回路２０５は、コントローラ３００から消去アドレス入力コマンドＣＭＤｅａｄｄ、アドレスデータＡＤＤｅを受け付ける。次に、制御回路２０５は、消去コマンドＣＭＤｅを受け付ける。続いて、制御回路２０５は、消去コマンドＣＭＤｅ、アドレスデータＡＤＤｅに基づき指定されたアドレスのメモリトランジスタＭＴｒに対して消去動作を実行する（Ｅｒａｓｅ）。メモリチップ２００がビジー状態となる。続いて、制御回路２０５は、消去動作に連続して複数回の第１書込動作を連続して実行する。第１書込動作が終了し、メモリチップ２００がレディ状態となったのちに、制御回路２０５は、ステータスコマンドＣＭＤｓｔを受け付け、消去ステータスＳＴをステータスレジスタ２０７を介してコントローラ３００に出力する。コントローラ３００は、その消去ステータスＳＴを保持する。

消去ステータスＳＴは、例えば３ビットのデータで示す。図１１は、この消去ステータスＳＴの構成とＩ／Ｏ０〜７との対応関係を示す図である。

消去ステータスＳＴの１ビット目のデータ（Ｉ／Ｏ０に対応）は、消去動作がパス又フェイルであることを示すデータである。そして、２ビット目のデータ（Ｉ／Ｏ１に対応）は、全てのワード線ＷＬ１〜８に接続された全てのメモリセルトランジスタＭＴｒ１〜８に対して第１書込動作が完了したか否かを示すデータである。さらに、３ビット目のデータ（Ｉ／Ｏ２に対応）は、全てのメモリトランジスタＭＴｒ１〜８に対する第１書込動作がパス又はフェイルであることを示すデータである。例えば、１つのメモリトランジスタＭＴｒ１のみ、第１書込動作が失敗した場合（メモリトランジスタＭＴｒ１のみ欠陥）であっても、Ｉ／Ｏ２に対応するデータは「フェイル」となる。したがって、Ｉ／Ｏ２に対応するデータにより、欠陥のあるメモリブロックＭＢを特定することができる。

次に、図１２を参照して、読出動作などが第１書込動作の途中に割り込んで実行される一例を説明する。図１２に示す一例においては、ワード線ＷＬ１〜４に接続されたメモリトランジスタＭＴｒ１〜４に対する第１書込動作が完了した後、読出動作が実行される。図１２に示すように、制御回路２０５は、図１０と同様に、消去動作（Ｅｒａｓｅ）につづいて複数回の第１書込動作を連続して実行する（Erase, EP Prog for MTr1-4）。この複数回の第１書込動作の実行中に、ホストコンピュータ４００から読出動作に関するアクセスがあった場合、制御回路２０５は、コントローラ３００から中断コマンドＣＭＤｂを受け付ける。そして、制御回路２０５は、中断コマンドＣＭＤｂに基づき、複数回の連続した第１書込動作を中断させる。次に、制御回路２０５は、ステータスコマンドＣＭＤｓｔを受け付け、それに応じて消去ステータスＳＴをコントローラ３００に出力する。この際、消去ステータスＳＴの出力と共に、制御回路２０５は、中断情報をメモリチップ２００内のステータスレジスタ２０７の領域ＡＲ（図２参照）に保持する。中断情報は、第１書込動作が中断した状態に関するものであり、ここでは、メモリトランジスタＭＴｒ１〜４に第１書込動作が実行され、メモリトランジスタＭＴｒ５〜８に対して第１書込動作が実行されていない旨を示す情報である。

続いて、制御回路２０５は、読出アドレス入力コマンドＣＭＤｒａｄｄ、アドレスデータＡＤＤｒを受け付ける。次に、制御回路２０５は、読出コマンドＣＭＤｒを受け付けて、アドレスデータＡＤＤｒに基づき指定されたアドレスのメモリトランジスタＭＴｒに対して読出動作を実行する（Ｒｅａｄ）。そして、制御回路２０５は、読み出したデータＤａｔａを出力する。

次に、制御回路２０５は、コントローラ３００から再開コマンドＣＭＤｓを受け付け、これにより第１書込動作が実行されていない残りのメモリトランジスタＭＴｒ５〜８に対して第１書込動作を再開する（EP Prog for MTr5-8）。ここで、制御回路２０５は、ステータスレジスタ２０７から中断情報を読み出し、その中断情報に基づきメモリトランジスタＭＴｒ５から第１書込動作を再開する。

以上より、本実施形態では、メモリトランジスタ（メモリセル）に保持されたデータの信頼性を向上させることを可能にした不揮発性半導体記憶装置を提供できる。

消去動作ののち続けて第１書込動作を行い、その後に読出動作や第２書込動作ができる不揮発性半導体記憶装置を比較例として、本実施形態の不揮発性半導体記憶装置を検討する。

比較例では、読出動作や第２書込動作を第１書込動作が終了した後でないと実行できない。すなわち、消去動作と第１書込動作の合計時間が長くなり、次の読出動作や第２書込動作を長時間待たなければならない。

しかしながら、本実施の形態の不揮発性半導体記憶装置では、遊休状態時に、第１書込動作を行う。すなわち、読出動作や第２書込動作がない場合には、消去動作後に第１書込動作を行うが、第１書込動作中に、読出動作や第２書込動作が割り込む場合には、その割込動作が優先される。そして、割込動作が終了し遊休状態となったときに、第１書込動作が再開される。

その結果、次の読出動作や第２書込動作を消去動作後にでき、第１書込動作の実行時間を待つ必要がない。本実施の形態の不揮発性半導体記憶装置は、比較例と比べて、消去動作後により早く読出動作や第２書込動作を実行できる。その結果、本実施の形態の不揮発性半導体記憶装置は、比較例と比べて、パフォーマンスを向上できる。

[第２の実施の形態]
次に、第２の実施の形態に係る不揮発性メモリシステムについて説明する。第２の実施の形態は、第１の実施の形態と同様の構成を有するため、その説明については省略する。以下で説明するように、第２の実施の形態は、第１書込動作が第１の実施の形態と異なる。

先ず、図１３を参照して、消去動作及び第１書込動作が中断されることなく実行される一例を説明する。ここで、上記の第１の実施の形態においては、１回のステータスコマンドＣＭＤｓｔに対して１つの消去ステータスＳＴがコントローラ３００へ出力される。しかし、消去ステータスＳＴはメモリトランジスタＭＴｒ毎に第１書込動作が完了したか否かを示す情報（中断情報）を有していないため、コントローラ３００は第１書込動作の中断状態を特定できない。これに対して、第２の実施の形態においては、図１３に示すように、１回のステータスコマンドＣＭＤｓｔに対して複数の消去ステータスＳＴ（１）、（２）…が、コントローラ３００に出力される。１番目の消去ステータスＳＴ（１）は消去動作がパスであるかフェイルであるかを示す。２番目以降の消去ステータス（２）、（３）…は、各々、１本のワード線ＷＬ１、ＷＬ２…に接続されたメモリトランジスタＭＴｒ１、ＭＴｒ２…に対する第１書込動作が完了したか否かを示す情報（中断情報）、及び、それぞれの第１書込動作がパスであるかフェイルであるかを示す情報を含む。本実施の形態においては、ワード線ＷＬ１〜８は８本あるので、９つの消去ステータス（１）〜（９）がコントローラ３００に出力され、記憶される。したがって、これら消去ステータスＳＴ（１）…、（９）によって、コントローラ３００は、第１書込動作の中断状態を特定できると共に、欠陥のあるメモリトランジスタＭＴｒを特定できる。

次に、図１４を参照して、消去ステータスＳＴ（１）、（２）の一例について説明する。消去ステータスＳＴ（１）は例えば１ビットのデータで示し、消去ステータスＳＴ（２）は例えば２ビットのデータで示す。図１４は、消去ステータスＳＴ（１）、（２）の構成とＩ／Ｏ０〜７との対応関係を示す図である。

消去ステータスＳＴ（１）の１ビット目のデータ（Ｉ／Ｏ０に対応）は、消去動作がパスであるかフェイルであるかを示すデータである。消去ステータスＳＴ（２）の１ビット目のデータ（Ｉ／Ｏ０に対応）は、メモリトランジスタＭＴｒ１に対して第１書込動作が完了したか否かを示すデータである。そして、消去ステータスＳＴ（２）の２ビット目のデータ（Ｉ／Ｏ１に対応）は、メモリトランジスタＭＴｒ１に対する第１書込動作がパスであるかフェイルであるかを示すデータである。なお、消去ステータスＳＴ（３）〜（９）は、消去ステータスＳＴ（２）と対象とするメモリトランジスタＭＴｒのみが異なるため、その具体的な説明は省略する。

次に、図１５を参照して、読出動作などが第１書込動作の途中に割り込んで実行される一例を説明する。図１５に示す一例においては、ワード線ＷＬ１〜４に接続されたメモリトランジスタＭＴｒ１〜４に対する第１書込動作が完了した後、読出動作が実行される。図１５に示すように、読出動作Ｒｅａｄの後、制御回路２０５は、コントローラ３００から第１書込動作を再開させる再開コマンドＣＭＤｓ、アドレスＡｄｄｓを受け付け、アドレスＡｄｄｓにより指定されたメモリトランジスタＭＴｒ５から第１書込動作を再開させる。ここで、コントローラ３００は、上述したように複数の消去ステータスＳＴ（１）、…、（９）により、メモリトランジスタＭＴｒ１〜８毎に第１書込動作が完了した否か（中断情報）を記憶している。これにより、コントローラ３００は、第１書込動作の再開時にアドレスＡｄｄｓを生成することができる。

以上のように、第２の実施の形態においては、第１書込動作の中断情報は、複数の消去ステータスＳＴ（１）〜（９）によってコントローラ３００に保持される。よって、第２の実施の形態は、第１の実施の形態のようにメモリチップ２００内（ステータスレジスタ２０７）で中断情報を保持する必要はない。

なお、第２の実施の形態は、第１の実施の形態の不揮発性半導体記憶装置と同様の効果を奏する。

[第３の実施の形態]
次に、第３の実施の形態に係る不揮発性メモリシステムについて説明する。第３の実施の形態は、第１の実施の形態と同様の構成を有するため、その説明については省略する。以下で説明するように、第３の実施の形態は、第１書込動作が第１の実施の形態と異なる。

図１６は、第３の実施の形態において、ワード線ＷＬ１〜４に接続されたメモリトランジスタＭＴｒ１〜４に対する第１書込動作が完了した後、第１書込動作が中断した場合の処理を示す。メモリトランジスタＭＴｒ４まで第１書込動作が完了している場合、第１の実施の形態における第１書込動作は、メモリトランジスタＭＴｒ５から再開される。これに対して、第３の実施の形態に係る第１書込動作は、図１６に示すように、メモリトランジスタＭＴｒ４から再開される。また、第３の実施の形態において、この再開時、メモリトランジスタＭＴｒ４に対する第１書込動作は、メモリトランジスタＭＴｒ４の閾値が所定値に設定されているか否かを判定するベリファイ動作の後に実行される。

次に、図１６に示すように第１書込動作を再開させる理由について説明する。上記のようにメモリトランジスタＭＴｒ１〜４に対する第１書込動作の完了後に、第１書込動作が中断すると、メモリトランジスタＭＴｒ１〜４の電荷蓄積層４３ｂは電子をトラップした状態となる。一方、メモリトランジスタＭＴｒ５〜８の電荷蓄積層４３ｂはホールをトラップした状態のままである。したがって、メモリトランジスタＭＴｒ４、５の電荷（電子、ホール）が再結合し、メモリトランジスタＭＴｒ４の閾値電圧が低下するおそれがある。そこで、第３の実施の形態は、メモリトランジスタＭＴｒ４の第１書込動作から再開し、これによってメモリトランジスタＭＴｒ４の閾値電圧の低下を抑制する。したがって、第３の実施の形態は、第１書込動作の再開までに長時間を要する場合ほど効果的である。

なお、第３の実施の形態は、第１の実施の形態の不揮発性半導体記憶装置と同様の効果も奏する。

[第４の実施の形態]
次に、第４の実施の形態に係る不揮発性メモリシステムについて説明する。第４の実施の形態は、第１の実施の形態と同様の構成を有するため、その説明については省略する。以下で説明するように、第４の実施の形態は、第１書込動作が第１の実施の形態と異なる。

先ず、図１７を参照して、消去動作及び第１書込動作が中断されることなく実行される一例を説明する。図１７に示すように、第４の実施の形態において、制御回路２０５は、第１の実施の形態と異なり、消去コマンドＣＭＤｅと独立して第１書込コマンドＣＭＤｅｐを受け付ける。第４の実施の形態において、消去コマンドＣＭＤｅは消去動作を実行させるコマンドであり、第１書込コマンドＣＭＤｅｐは連続して複数回の第１書込動作を実行させるコマンドである。制御回路２０５は、第１書込コマンドＣＭＤｅｐに基づき、連続して複数回の第１書込動作を実行する。全ての第１書込動作が完了すると、制御回路２０５は、ステータスコマンドＣＭＤｓｔを受け付け、それに伴い消去ステータスＳＴを出力する。

次に、図１８を参照して、読出動作などが第１書込動作の途中に割り込んで実行される一例を説明する。図１８に示す一例においては、ワード線ＷＬ１〜４に接続されたメモリトランジスタＭＴｒ１〜４に対する第１書込動作が完了した後、読出動作が実行される。図１８に示すように、読出動作Ｒｅａｄの後、制御回路２０５は、コントローラ３００から第１書込動作を再開させる再開コマンドＣＭＤｓを受け付け、メモリトランジスタＭＴｒ５から第１書込動作を再開させる。

なお、第４の実施の形態は、第１の実施の形態の不揮発性半導体記憶装置と同様の効果も奏する。

[第５の実施の形態]
次に、第５の実施の形態に係る不揮発性メモリシステムについて説明する。第５の実施の形態は、第１の実施の形態と同様の構成を有するため、その説明については省略する。以下で説明するように、第５の実施の形態は、第１書込動作が第１の実施の形態と異なる。

図１９に示すように、第５の実施の形態において、制御回路２０５は、メモリトランジスタＭＴｒ１〜８のそれぞれに１回の第１書込動作を実行させる複数の第１書込コマンドＣＭＤｅｐ（１）〜（８）の入力を受け付ける。次に、制御回路２０５は、第１書込コマンドＣＭＤｅｐ（１）〜（８）に基づき、メモリトランジスタＭＴｒ１〜８のそれぞれに第１書込動作を実行する。そして、制御回路２０５は、各メモリトランジスタＭＴｒ１〜８に対する第１書込動作の実行後に、ステータスコマンドＣＭＤｓｔを受け付け、それに応じて消去ステータスＳＴ’をコントローラ３００に出力する。消去ステータスＳＴ’は、各メモリトランジスタＭＴｒ１〜８に対して第１書込動作が完了したか否かを示す情報を含む。

上記第５の実施の形態においては、各メモリトランジスタＭＴｒ１〜８に対する第１書込動作が、別々の第１書込コマンドＣＭＤｅｐ（１）〜（８）によって実行される。したがって、制御回路２０５は、第１書込動作の間に、読出コマンドＣＭＤｒや書込コマンドＣＭＤｗを受け付けて、それらに基づき読出動作や第２書込動作を実行できる。また、コントローラ３００は、１回の第１書込動作毎に消去ステータスＳＴ’を受け付けるので、第１書込動作が完了したメモリトランジスタＭＴｒを特定することができる。

ここで、上記の第１〜第４の実施の形態において、コントローラ３００は、中断コマンドＣＭＤｂ及び再開コマンドＣＭＤｓを発行する必要がある。一方、第５の実施の形態は、中断コマンドＣＭＤｂ及び再開コマンドＣＭＤｓを必要としない。したがって、第５の実施の形態は、第１〜第４の実施の形態よりも処理時間を短縮化することができる。

なお、第５の実施の形態は、第１の実施の形態の不揮発性半導体記憶装置と同様の効果も奏する。

［その他］
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

例えば、上記実施の形態において、第１書込動作は、４値のデータを記憶するメモリトランジスタＭＴｒに対して実行される。しかしながら、第１書込動作は、図２０に示す２値のデータを記憶するメモリトランジスタＭＴｒに対して実行されるものであってもよい。

図２０は、メモリトランジスタＭＴｒに記憶される１ビットの２値データ（データ“１”、“０”とメモリトランジスタＭＴｒの閾値電圧分布との関係を示す。ここで、データ“１”（Ｅ、ＥＰ）は消去状態、データ“０”（Ａ）は書込状態を示す。閾値電圧分布Ｅの下限は、負の値を有する。閾値電圧分布ＥＰ、Ａの下限は、正の値を有する。閾値電圧分布ＥＰ、Ａは、所定のマージンをおいて正の方向に並ぶ。

図２０において、消去動作は、メモリトランジスタＭＴｒの電荷蓄積層４３ｂにホールをトラップさせ、閾値電圧分布ＥＰ、Ａを負方向に移動させて閾値電圧分布Ｅに設定する。第１書込動作は、メモリトランジスタＭＴｒの電荷蓄積層４３ｂに電子をトラップさせ、閾値電圧分布Ｅを正方向に移動させて閾値電圧分布ＥＰに設定する。第２書込動作は、メモリトランジスタＭＴｒの電荷蓄積層４３ｂに電子をトラップさせ、そのトラップ量に応じて閾値電圧分布Ｅ、又はＥＰを正方向に移動させて閾値電圧分布Ａに設定する。

１００…不揮発性メモリシステム、 ２００…メモリチップ、 ３００…コントローラ、 ４００…ホストコンピュータ、 ２０１…メモリセルアレイ、 ２０２…入出力回路、 ２０３…論理回路、 ２０４…コマンドレジスタ、 ２０５…制御回路、 ２０６…第１ステータスレジスタ、 ２０７…第２ステータスレジスタ、 ２０８…アドレスレジスタ、 ２０９…ロウアドレスバッファ、 ２１０…カラムアドレスバッファ、 ２１１…データレジスタ、 ２１２…カラムデコーダ、 ２１３…ロウデコーダ、 ２１４…センスアンプ、 ２１５…高電圧発生回路、 ＭＢ…メモリブロック、 ＭＵ…メモリユニット、 ＭＳ…メモリストリング、 ＭＴｒ１〜ＭＴｒ８…メモリトランジスタ、 ＳＳＴｒ…ソース側選択トランジスタ、 ＳＤＴｒ…ドレイン側選択トランジスタ、 ＢＴｒ…バックゲートトランジスタ。

Claims (7)

1. 複数の閾値電圧分布を保持可能に構成された複数のメモリセル、及び複数の前記メモリセルのゲートに共通接続された複数のワード線を含むメモリセルアレイと、
   前記メモリセルに少なくとも一部が負の閾値電圧分布を与え、これにより前記メモリセルのデータを消去する消去動作の実行後、前記メモリセルに正の複数通りの閾値電圧分布のうち最も低い閾値電圧分布を与える複数回の第１書込動作を実行する制御回路とを備え、
   前記メモリセルアレイは、
   半導体基板と、
   前記半導体基板に対して垂直方向に延び、前記メモリセルのボディとして機能する半導体層と、
   前記半導体層の側面に設けられ、電荷を蓄積する電荷蓄積層と、
   前記半導体層と共に前記電荷蓄積層を挟むように設けられ、前記メモリセルのゲート及び前記ワード線として機能する導電層とを備え、
   前記制御回路は、それぞれの前記ワード線に共通接続された複数の前記メモリセル毎に前記第１書込動作を実行し、
   前記制御回路は、複数回の前記第１書込動作の実行時に前記消去動作及び前記第１書込動作を除くその他の動作を実行させる第１実行命令をコントローラから受け付けた場合、複数回の前記第１書込動作の間に前記その他の動作を実行する
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記制御回路は、複数回の前記第１書込動作を連続して実行させる第２実行命令を前記コントローラから受け付け、
   前記制御回路は、前記第２実行命令に基づき連続した複数回の前記第１書込動作の実行中、前記第１実行命令を前記コントローラから受け付けた場合、連続した複数回の前記第１書込動作を中断して前記その他の動作を実行した後、前記第１書込動作の中断した状態に関する中断情報に基づき連続した複数回の前記第１書込動作を再開する
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記中断情報を記憶する記憶部を更に備える
   ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
4. 前記制御回路は、前記中断情報を前記コントローラに送信する
   ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
5. 前記制御回路は、所定番目の前記メモリセルに対して前記第１書込動作を実行した後に、連続した複数回の前記第１書込動作を中断した場合、前記所定番目のメモリセルから連続した複数回の前記第１書込動作を再開させる
   ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
6. 前記制御回路は、前記第２実行命令と独立して前記消去動作を行なわせる第３実行命令を前記コントローラから受け付ける
   ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
7. 前記制御回路は、１回の前記第１書込動作を実行させる複数の第２実行命令を前記コントローラから受け付ける
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。

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