JP2013004629A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】実施形態によれば、半導体記憶装置は、半導体基板と半導体基板上に設けられ、積層された複数のメモリセルを含むメモリセルアレイと、複数のメモリセルと電気的に接続されて平行に配列された複数のビット線と、ビット線接続配線を介してビット線と接続された複数のセンスアンプとを備える。ビット線接続配線は、隣接するN(Nは2以上の整数)本ごとに1つのグループとする。センスアンプは、ビット線接続配線が延びる第1方向にはNよりも小さい数で、且つ前記第1方向と交差する第2方向には前記グループ間のピッチよりも小さいピッチで配列されている。
【選択図】図10
Description
[全体構成]
次に、図3〜図5を参照して、メモリセルアレイ11の構成について説明する。図3はメモリセルアレイ11の一つのメモリセルブロックMBの一部を示す回路図である。
メモリトランジスタMTr1〜MTr8は、例えば半導体ボディ側面にゲート絶縁膜を介在して形成された電荷蓄積層(例えば絶縁膜)と、電荷蓄積層の側面に形成された絶縁膜(電荷蓄積層より誘電率の高い絶縁膜)と、この絶縁膜側面に形成された制御ゲートとを有するMONOS構造である。メモリトランジスタMTr1〜MTr8は、この電荷蓄積層に電荷を蓄積させることで、そのしきい値電圧を変化させる。その結果、メモリトランジスタMTr1〜MTr8は、それぞれこのしきい値電圧に対応した情報を記憶する。
一方の柱状の半導体層30Aの周囲には、半導体基板20側から垂直方向上方にかけて、ワード線WL4,WL3,WL2,WL1及びソース側選択ゲート線SGSを形成する導電層が絶縁層を介してこの順に積層される。これら導電層が半導体層30の側面に接続される。また、他方の柱状の半導体層30Bの周囲には、半導体基板20側から垂直方向上方にかけて、ワード線WL5,WL6,WL7,WL8及びドレイン側選択ゲート線SGDを形成する導電層が絶縁層を介してこの順に積層されており、これら導電層が半導体層30の側面に接続される。これにより、メモリセルMTr1〜8は、ワード線WL1〜8を制御ゲート、U字型の半導体ボディー31をチャネルボディーとして形成される。又、ソース側選択ゲート線SGS、ドレイン側選択ゲート線SGD及びバックゲートBGTをゲートとして、U字型半導体層30をボディーとして、それぞれソース側選択ゲートトランジスタSSTr、ドレイン側選択ゲートトランジスタSDTr及びバックゲートトランジスタBTrを構成する。
次に、本実施形態に係る半導体記憶装置のセンスアンプ14の配置について、比較例と対比しつつ説明する。
センスアンプ14は、例えば図6に示すように、メモリセルアレイ11の直下の半導体基板20に形成することができる。ビット線BLと、センスアンプ14に形成されるビット線接続配線BMとは、例えば垂直ビアコンタクトVCにより接続される。なお、センスアンプ14は、メモリセルアレイ11の直下ではなく、メモリセルアレイ11の側面近傍の外側に配置しても良い。
各ビット線BLに接続されるビット線接続配線BMは、カラム方向(第1方向)に延びてそれぞれ1つのセンスアンプ14に接続される。センスアンプ14のロウ方向(第2方向)の幅は、ビット線接続配線BMのロウ方向のピッチよりも広くなる。そこで、N本(この例ではN=16)のビット線接続配線BMで1つのビット線グループBGを構成し、センスアンプ14をカラム方向にN個並べる。ロウ方向に並ぶN本のビット線接続配線BMは、それぞれが接続されるセンスアンプ14までカラム方向に順次延長されてセンスアンプ14と接続される。
次に、第2の実施形態に係る半導体記憶装置について、図12を参照して説明する。本実施形態に係る半導体記憶装置は基本的には第1実施形態と同様であるが、センスアンプ14の配置が異なる。
次に、第3の実施形態に係る半導体記憶装置について、図13を参照して説明する。本実施形態に係る半導体記憶装置は、3列のセンスアンプ14を単位とした場合、左のセンスアンプ14の列の配置は、第2の実施形態と同様であるが、それ以外のセンスアンプ14の配置が第2の実施形態と異なる。
次に、第4の実施形態に係る半導体記憶装置について、図14を参照して説明する。
次に、第5の実施形態に係る半導体記憶装置について、図16〜18を参照して説明する。
図19は、第6の実施形態に係る半導体記憶装置のセンスアンプ14の配置を示す図である。
この実施形態によれば、第4及び第5の実施形態と同様の効果を奏する。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。例えば、上記の実施形態においては16本のビット線接続配線BMで1つのビット線グループBGを構成し、カラム方向の2つのビット線グループBGに対して3列のセンスアンプ14の列を対応させているが、本発明はこれに限定されるものでなく、隣接するN(Nは2以上の整数)本のビット線接続配線BMで1つのビット線グループBGを構成し、センスアンプ14は、カラム方向にはNよりも小さい数で、且つロウ方向には、ビット線グループの配列ピッチよりも小さいピッチで配置されていれば、本数、ピッチは任意である。しかし、隣接する2つのビット線グループの幅の中に3列以上のセンスアンプの列が形成されることが望ましい。また、上記の実施形態はPype型の半導体記憶装置に関するものであるが、本発明はメモリストリングMSのチャネルボディーとしてピラー半導体を用いるI型の半導体記憶装置の他、2次元配列された他の形態のメモリセルアレイを用いた半導体記憶装置にも当然適用可能である。本実施形態において示した回路構成等も当然に適宜変更可能である。これら実施形態やその変形は、発明の範囲に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
Claims (6)
- 半導体基板と、
前記半導体基板上に設けられ、積層された複数のメモリセルを含むメモリセルアレイと、
前記複数のメモリセルと電気的に接続されて平行に配列された複数のビット線と、
ビット線接続配線を介して前記ビット線と接続された複数のセンスアンプと
を備え、
前記ビット線接続配線は、隣接するN(Nは2以上の整数)本ごとに1つのグループとし、
前記センスアンプは、前記ビット線接続配線が延びる第1方向にはNよりも小さい数で、且つ前記第1方向と交差する第2方向には前記グループ間のピッチよりも小さいピッチで配列されている
ことを特徴とする半導体記憶装置。 - 前記第1方向に延びる前記センスアンプの列のうち一部の列は、隣接する2つのグループに属するビット線接続配線に接続されるセンスアンプを含む
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記センスアンプは、前記グループの配列ピッチの2/3のピッチで配列され、
互いに隣接する第1のグループ及び第2のグループに対応して第1、第2及び第3のセンスアンプ列が配列され、
前記第1のグループに含まれるビット線接続配線は、前記第1のセンスアンプ列に含まれるセンスアンプに接続されると共に前記第2のセンスアンプ列に含まれるセンスアンプのうちの半分のセンスアンプに接続され、
前記第2のグループに含まれるビット線は、前記第2のセンスアンプ列に含まれるセンスアンプのうちの残りの半分のセンスアンプに接続されると共に前記第3のセンスアンプ列に含まれるセンスアンプに接続されている
ことを特徴とする請求項1又は2記載の半導体記憶装置。 - 前記第2方向に配列されたセンスアンプは、各グループの対応する2つの位置のビット線接続配線に接続され、
前記各グループの対応する位置のビット線接続配線に接続されたセンスアンプを同時に活性化するための前記第2方向に延びる制御信号線と、
前記センスアンプから読み出されたデータを転送する前記第1方向に延びる出力信号線を更に備える
ことを特徴とする請求項1〜3のいずれか1項記載の半導体記憶装置。 - 前記制御信号線は、前記第1方向に隣接するセンスアンプの間に配線され、
前記制御信号線の一方の側の前記第2方向に配列されたセンスアンプが接続されるビット線接続配線の前記グループにおける位置の1つと、前記制御信号線の他方の側の前記第2方向に配列されたセンスアンプが接続されるビット線接続配線の前記グループにおける位置の1つとが同じ位置に設定されている
ことを特徴とする請求項4記載の半導体記憶装置。 - 前記制御信号線を切り替える切替信号線を更に備え、
前記切替信号線によって切り換えられた制御信号線は、第1方向の異なるセンスアンプに接続されている
ことを特徴とする請求項5記載の半導体記憶装置。
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