JP2012255875A5 - - Google Patents
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トランジスタ特性の側面では、映像信号と対応する駆動電圧を保持容量に書き込む処理の開始と同時に、書込トランジスタの閾値電圧を小さくするのがよい。つまり、特に信号書込み開始時に書込トランジスタの閾値電圧を小さくすると効果が高い。閾値電圧を小さくすれば、書込トランジスタの書込能力を大きくすることができる。信号書込み処理期間の全体に亘って書込トランジスタの閾値電圧を小さくすることは要しない。
閾値電圧を制御し得る特性制御端を有しているトランジスタを書込トランジスタとして使用する場合、第1例としては、特性制御端と書込トランジスタの導通/非導通を制御する制御信号が供給される制御電極端との間に容量素子を設けた構成をとることができる。
閾値電圧を制御し得る特性制御端を有しているトランジスタを書込トランジスタとして使用する場合、第3例としては、書込トランジスタの導通/非導通を制御する制御信号と対応したパルス信号を特性制御端に供給する構成をとることもできる。第1例と似通っているが、具体的にはバッファを介して、書込トランジスタの導通/非導通を制御する制御信号と対応したパルス信号を書込トランジスタの特性制御端に供給する点が異なる。
尚、製品形態としては、図示のように、表示パネル部100、駆動信号生成部200、及び映像信号処理部220の全てを備えたモジュール(複合部品)形態の表示装置1として提供されることに限らず、例えば、表示パネル部100のみで表示装置1として提供してもよい。又、表示装置1は、封止された構成のモジュール形状のものをも含む。例えば、画素アレイ部102に透明なガラス等の対向部が貼り付けられて形成された表示モジュールが該当する。透明な対向部には、カラーフィルタ、保護膜、遮光膜等が設けられてもよい。表示モジュールには、外部から画素アレイ部102への映像信号Vsigや各種の駆動パルスを入出力するための回路部やFPC(フレキシブルプリントサーキット)等が設けられていてもよい。
端子部108の各端子は、配線110を介して、垂直駆動部103や水平駆動部106に接続される。例えば、端子部108に供給された各パルスは、必要に応じて図示を割愛したレベルシフタ部で電圧レベルを内部的に調整した後、バッファを介して垂直駆動部103の各部や水平駆動部106に供給される。
画素アレイ部102は、図示を割愛するが(詳細は後述する)、表示素子としての有機EL素子に対して画素トランジスタが設けられた画素回路10が行列状に2次元配置され、画素配列に対して行ごとに垂直走査線SCLが配線されるとともに、列ごとに映像信号線DTLが配線された構成となっている。つまり、画素回路10は、垂直走査線SCLを介して垂直駆動部103と接続され、又、映像信号線DTLを介して水平駆動部106と接続されている。具体的には、マトリクス状に配列された各画素回路10に対しては、垂直駆動部103によって駆動パルスで駆動されるM行分の垂直走査線SCL_1〜SCL_Mが画素行ごとに配線される。垂直駆動部103は、論理ゲートの組合せ(ラッチやシフトレジスタ等も含む)によって構成され、画素アレイ部102の各画素回路10を行単位で選択する、即ち、駆動信号生成部200から供給される垂直駆動系のパルス信号に基づき、垂直走査線SCLを介して各画素回路10を順次選択する。水平駆動部106は、論理ゲートの組合せ(ラッチやシフトレジスタ等も含む)によって構成され、画素アレイ部102の各画素回路10を列単位で選択する、即ち、駆動信号生成部200から供給される水平駆動系のパルス信号に基づき、選択された画素回路10に対し映像信号線DTLを介して映像信号VSの内の所定電位(例えば映像信号Vsigレベル)をサンプリングして保持容量Ccsに書き込ませる。
具体的には、駆動トランジスタTRDは、ゲート電極31、ゲート絶縁層32、半導体層33、半導体層33に設けられたソース/ドレイン領域35、及び、ソース/ドレイン領域35の間の半導体層33の部分が該当するチャネル形成領域34から構成されている。保持容量Ccsは、他方の電極36、ゲート絶縁層32の延在部から構成された誘電体層、及び、一方の電極37(第2ノードND2に相当する)から成る。ゲート電極31、ゲート絶縁層32の一部、及び、保持容量Ccsを構成する他方の電極36は、支持体20上に形成されている。駆動トランジスタTRDの一方のソース/ドレイン領域35は配線38に接続され、他方のソース/ドレイン領域35は一方の電極37に接続されている。駆動トランジスタTRD及び保持容量Ccs等は、層間絶縁層40で覆われており、層間絶縁層40上に、アノード電極51、正孔輸送層、発光層、電子輸送層、及び、カソード電極53から成る発光部ELPが設けられている。図3においては、正孔輸送層、発光層、及び、電子輸送層を1層52で表した。発光部ELPが設けられていない層間絶縁層40の部分の上には、第2層間絶縁層54が設けられ、第2層間絶縁層54及びカソード電極53上には透明な基板21が配置されており、発光層にて発光した光は、基板21を通過して、外部に出射される。一方の電極37とアノード電極51とは、層間絶縁層40に設けられたコンタクトホールによって接続されている。カソード電極53は、第2層間絶縁層54、層間絶縁層40に設けられたコンタクトホール56、コンタクトホール55を介して、ゲート絶縁層32の延在部上に設けられた配線39に接続されている。
〔駆動回路の構成による相違点〕
ここで、それぞれ典型的な、5Tr/1C型、4Tr/1C型、3Tr/1C型、2Tr/1C型での相違点は以下の通りである。5Tr/1C型では、駆動トランジスタTRDの電源側の主電極端と電源回路(電源部)との間に接続された第1トランジスタTR1(発光制御トランジスタ)と、第2ノード初期化電圧を印加する第2トランジスタTR2と、第1ノード初期化電圧を印加する第3トランジスタTR3とを設ける。第1トランジスタTR1、第2トランジスタTR2、第3トランジスタTR3は何れもスイッチングトランジスタである。第1トランジスタTR1は、発光期間にオン状態としておき、オフ状態にして非発光期間に入り、その後の閾値補正期間に一度オン状態にし、更に移動度補正期間以降(次の発光期間も)オン状態とする。第2トランジスタTR2は、第2ノードの初期化期間にのみオン状態としそれ以外はオフ状態とする。第3トランジスタTR3は、第1ノードの初期化期間から閾値補正期間に亘ってのみオン状態としそれ以外はオフ状態とする。書込トランジスタTRWは、映像信号書込み処理期間から移動度補正期間に亘ってオン状態とされ、それ以外はオフ状態とされる。
ここで、それぞれ典型的な、5Tr/1C型、4Tr/1C型、3Tr/1C型、2Tr/1C型での相違点は以下の通りである。5Tr/1C型では、駆動トランジスタTRDの電源側の主電極端と電源回路(電源部)との間に接続された第1トランジスタTR1(発光制御トランジスタ)と、第2ノード初期化電圧を印加する第2トランジスタTR2と、第1ノード初期化電圧を印加する第3トランジスタTR3とを設ける。第1トランジスタTR1、第2トランジスタTR2、第3トランジスタTR3は何れもスイッチングトランジスタである。第1トランジスタTR1は、発光期間にオン状態としておき、オフ状態にして非発光期間に入り、その後の閾値補正期間に一度オン状態にし、更に移動度補正期間以降(次の発光期間も)オン状態とする。第2トランジスタTR2は、第2ノードの初期化期間にのみオン状態としそれ以外はオフ状態とする。第3トランジスタTR3は、第1ノードの初期化期間から閾値補正期間に亘ってのみオン状態としそれ以外はオフ状態とする。書込トランジスタTRWは、映像信号書込み処理期間から移動度補正期間に亘ってオン状態とされ、それ以外はオフ状態とされる。
4Tr/1C型では、5Tr/1C型から、第1ノード初期化電圧を印加する第3トランジスタTR3が省略され、第1ノード初期化電圧は映像信号線DTLから映像信号Vsigと時分割で供給される。第1ノードの初期化期間に第1ノード初期化電圧を映像信号線DTLから第1ノードに供給するべく、書込トランジスタTRWは第1ノードの初期化期間にもオン状態とされる。典型的には、書込トランジスタTRWは、第1ノードの初期化期間から移動度補正期間に亘ってオン状態とされ、それ以外はオフ状態とされる。
3Tr/1C型では、5Tr/1C型から、第2トランジスタTR2と第3トランジスタTR3が省略され、第1ノード初期化電圧及び第2ノード初期化電圧は映像信号線DTLから映像信号Vsigと時分割で供給される。映像信号線DTLの電位は、第2ノードの初期化期間に第2ノードを第2ノード初期化電圧に設定し、その後の第1ノードの初期化期間に第1ノードを第1ノード初期化電圧に設定するべく、第2ノード初期化電圧と対応した電圧Vofs_Hを供給しその後に第1ノード初期化電圧Vofs_L(=Vofs)にする。そして、これと対応して、書込トランジスタTRWは第1ノードの初期化期間及び第2ノードの初期化期間にもオン状態とされる。典型的には、書込トランジスタTRWは、第2ノードの初期化期間から移動度補正期間に亘ってオン状態とされ、それ以外はオフ状態とされる。
2Tr/1C型では、5Tr/1C型から、第1トランジスタTR1と第2トランジスタTR2と第3トランジスタTR3が省略され、第1ノード初期化電圧は映像信号線DTLから映像信号Vsigと時分割で供給され、第2ノード初期化電圧は駆動トランジスタTRDの電源側の主電極端を、第1電位Vcc_H(=5Tr/1C型のVcc)と第2電位Vcc_L(=5Tr/1C型のVini)でパルス駆動することで与えられる。駆動トランジスタTRDの電源側の主電極端は、発光期間に第1電位Vcc_Hにされ、第2電位Vcc_Lにされることで非発光期間に入り、その後の閾値補正期間以降(次の発光期間も)に第1電位Vcc_Hにされる。第1ノードの初期化期間に第1ノード初期化電圧を映像信号線DTLから第1ノードに供給するべく、書込トランジスタTRWは第1ノードの初期化期間にもオン状態とされる。典型的には、書込トランジスタTRWは、第1ノードの初期化期間から移動度補正期間に亘ってオン状態とされ、それ以外はオフ状態とされる。
又、5Tr/1C型、4Tr/1C型、及び、3Tr/1C型の動作においては、書込み処理と移動度補正を別個に行なってもよいし、2Tr/1C型と同様に、書込み処理において移動度補正処理を併せて行なってもよい。具体的には、第1トランジスタTR1(発光制御トランジスタ)をオン状態とした状態で、書込トランジスタTRWを介して、データ線DTLから映像信号V sig を第1ノードに印加すればよい。
尚、ここで示した画素回路10の接続構成は、最も基本的な構成を示したもので、画素回路10は、少なくとも前述の各構成要素を含むものであればよく、これらの構成要素以外(つまり他の構成要素)が含まれていてもよい。又、「接続」は、直接に接続されている場合に限らず、他の構成要素を介在して接続されている場合でもよい。例えば、接続間には、必要に応じて更に、スイッチング用のトランジスタや、ある機能を持った機能部等を介在させる等の変更が加えられることがある。典型的には、表示期間(換言すれば発光期間)を動的に制御するためにスイッチング用のトランジスタを、駆動トランジスタ121の出力端と電気光学素子(有機EL素子127)と間に、もしくは駆動トランジスタ121の電源供給端(ドレイン端が典型例)と電源供給用の配線である電源線PWL(本例では電源供給線105DSL)との間に配することがある。このような変形態様の画素回路であっても、実施例1(或いはその他の実施例)で説明する構成や作用を実現し得るものである限り、それらの変形態様も、本開示に係る表示装置の一実施形態を実現する画素回路10である。
又、制御部109は、好ましくはブートストラップ動作を、発光期間において電気光学素子(有機EL素子127)の経時変動補正動作を実現するように制御する。このため、制御部109は、保持容量120に保持された情報に基づく駆動電流Idsが電気光学素子(有機EL素子127)に流れている期間は継続的にサンプリングトランジスタ125を非導通状態にしておくことで、制御入力端と出力端の電位差を一定に維持可能にして電気光学素子の経時変動補正動作を実現するとよい。発光時における保持容量120のブートストラップ動作により有機EL素子127の電流−電圧特性が経時変動しても駆動トランジスタ121の制御入力端と出力端の電位差をブートストラップした保持容量120により一定に保つことで、常に一定の発光輝度を保つようにする。又、好ましくは、制御部109は、基準電位(=第1ノード初期化電圧Vofs)がサンプリングトランジスタ125の入力端(ソース端が典型例)に供給されている時間帯でサンプリングトランジスタ125を導通させることで駆動トランジスタ121の閾値電圧Vthに対応する電圧を保持容量120に保持するための閾値補正動作を行なうように制御する。
尚、2Tr/1C構成における閾値補正に当たっては、制御部109には、書込走査部104での線順次走査に合わせて1行分の各画素回路10に、駆動電流Idsを電気光学素子(有機EL素子127)に流すために使用される第1電位Vcc_Hと第1電位Vcc_Hとは異なる第2電位Vcc_Lとを切り替えて出力する駆動走査部105を設けるのがよい。そして、駆動トランジスタ121の電源供給端子に第1電位Vcc_Hに対応する電圧が供給され、かつサンプリングトランジスタ125に基準電位(V ofs )が供給されている時間帯でサンプリングトランジスタ125を導通させることで閾値補正動作を行なうように制御するのがよい。又、2Tr/1C構成における閾値補正の準備動作に当たっては、駆動トランジスタ121の電源供給端に第2電位Vcc_L(=第2ノード初期化電圧Vini)に対応する電圧が供給され、かつサンプリングトランジスタ125に基準電位(Vofs)が供給されている時間帯でサンプリングトランジスタ125を導通させて、駆動トランジスタ121の制御入力端(つまり第1ノードND1)の電位を基準電位(Vofs)に、又出力端(つまり第2ノードND2)の電位を第2電位Vcc_Lに初期化するのがよい。
駆動トランジスタ121の特性変動(例えば閾値電圧や移動度等のばらつきや変動)による駆動電流Idsに与える影響を抑制する方法としては、2Tr/1C構成の駆動回路をそのまま駆動信号一定化回路(その1)として採用しつつ、各トランジスタ(駆動トランジスタ121及びサンプリングトランジスタ125)の駆動タイミングを工夫することで対処する。画素回路10は、2Tr/1C構成であり、素子数や配線数が少ないため、高精細化が可能であることに加えて、映像信号Vsigの劣化なくサンプリングできるため、良好な画質を得ることができる。
駆動トランジスタを始めとする各トランジスタとしてはFET(電界効果トランジスタ)を使用する。この場合、駆動トランジスタについては、ゲート端を制御入力端として取り扱い、ソース端及びドレイン端の何れか一方(ここではソース端とする)を出力端として取り扱い、他方(ここではドレイン端とする)を電源供給端として取り扱う。
このような画素回路10を採用する場合、駆動トランジスタ121の他に走査用に1つのスイッチングトランジスタ(サンプリングトランジスタ125)を使用する2Tr/1C構成を採るとともに、各スイッチングトランジスタを制御する電源駆動パルスDSL及び書込駆動パルスWSのオン/オフタイミングの設定により、有機EL素子127の経時劣化や駆動トランジスタ121の特性変動(例えば閾値電圧や移動度等のばらつきや変動)による駆動電流Idsに与える影響を防ぐ。
〔実施例1に特有の構成〕
ここで、第1比較例の画素回路10X及び第2比較例の画素回路10Yにおいては、各トランジスタとして、バックゲート端が存在しない一般的な薄膜トランジスタとは異なり、制御入力端(ゲート端)の他に、トランジスタ特性を制御(ここでは閾値電圧Vthを増減)し得る制御端(以下「トランジスタ特性制御端」とも称する)を有するものを使用している。「トランジスタ特性制御端」を有するトランジスタの典型例は、バックゲート型の薄膜トランジスタや図3(B)に示したようなMOS型のトランジスタである。因みに、第1比較例の画素回路10Xでは、サンプリングトランジスタ125及び駆動トランジスタ121の何れもトランジスタ特性制御端を接地電位点(画素回路10内で用いる最低電圧)に接続している。第2比較例の画素回路10Yでは、サンプリングトランジスタ125のトランジスタ特性制御端を接地電位点(画素回路10内で用いる最低電圧)に接続しているが、駆動トランジスタ121のトランジスタ特性制御端をソース端に接続している。第2比較例の場合、駆動トランジスタ121のオフ時(ドレイン端へ第2電位Vcc_Lを供給した消光時)に、駆動トランジスタ121のドレイン端がベース電位(バックゲート電圧)よりも低くなる逆バイアス状態となるため信頼性への悪影響が懸念される。これは、詳細説明は割愛するが、駆動トランジスタ121のオフ時に、駆動トランジスタのドレイン電圧は短時間で第2電位Vcc_Lへと降下する一方、ソース電位及びベース電位は有機EL素子127の寄生容量C el や補助容量310(Csub)を放電しながら電圧降下するため、ある程度の時間を必要とすることに起因している。
ここで、第1比較例の画素回路10X及び第2比較例の画素回路10Yにおいては、各トランジスタとして、バックゲート端が存在しない一般的な薄膜トランジスタとは異なり、制御入力端(ゲート端)の他に、トランジスタ特性を制御(ここでは閾値電圧Vthを増減)し得る制御端(以下「トランジスタ特性制御端」とも称する)を有するものを使用している。「トランジスタ特性制御端」を有するトランジスタの典型例は、バックゲート型の薄膜トランジスタや図3(B)に示したようなMOS型のトランジスタである。因みに、第1比較例の画素回路10Xでは、サンプリングトランジスタ125及び駆動トランジスタ121の何れもトランジスタ特性制御端を接地電位点(画素回路10内で用いる最低電圧)に接続している。第2比較例の画素回路10Yでは、サンプリングトランジスタ125のトランジスタ特性制御端を接地電位点(画素回路10内で用いる最低電圧)に接続しているが、駆動トランジスタ121のトランジスタ特性制御端をソース端に接続している。第2比較例の場合、駆動トランジスタ121のオフ時(ドレイン端へ第2電位Vcc_Lを供給した消光時)に、駆動トランジスタ121のドレイン端がベース電位(バックゲート電圧)よりも低くなる逆バイアス状態となるため信頼性への悪影響が懸念される。これは、詳細説明は割愛するが、駆動トランジスタ121のオフ時に、駆動トランジスタのドレイン電圧は短時間で第2電位Vcc_Lへと降下する一方、ソース電位及びベース電位は有機EL素子127の寄生容量C el や補助容量310(Csub)を放電しながら電圧降下するため、ある程度の時間を必要とすることに起因している。
画素回路10に対する駆動タイミングは、映像信号Vsigの信号振幅Vinの情報を保持容量120に書き込む際に、順次走査の観点からは、1行分の映像信号を同時に各列の映像信号線106HSに伝達する線順次駆動を行なう。特に、2Tr/1C構成の画素回路10における駆動タイミングでの閾値補正と移動度補正を行なう際の基本的な考え方においては、先ず、映像信号Vsigを基準電位(Vofs)と信号電位(Vofs+Vin)とを1H期間内において時分割で有するものとする。具体的には、映像信号Vsigが非有効期間である基準電位(Vofs)にある期間を1水平期間の前半部とし、有効期間である信号電位(Vsig=Vofs+Vin)にある期間を1水平期間の後半部とする。1水平期間を前半部と後半部に分ける際は、典型的にはほぼ1/2期間ずつ分けるがこのことは必須でなく、前半部よりも後半部の方をより長くしてもよいし、逆に、前半部よりも後半部の方をより短くしてもよい。
ここで、駆動電流Ids対ゲート・ソース間電圧Vgsの関係は、先のトランジスタ特性を表した式(1)に“Vsig+Vth−ΔV”或いは“Vin+Vth−ΔV”を代入することで、式(5A)或いは式(5B)(両式を纏めて式(5)と記す)のように表すことができる。
以上のように、画素回路10は、駆動タイミングを工夫することで、閾値補正回路や移動度補正回路が自動的に構成される。即ち、画素回路10は、駆動トランジスタ121の特性ばらつき(本例では閾値電圧Vth及び移動度μのばらつき)による駆動電流Idsに与える影響を防ぐために、閾値電圧Vth及び移動度μによる影響を補正して駆動電流を一定に維持する駆動信号一定化回路として機能するようになっている。ブートストラップ動作だけでなく、閾値補正動作と移動度補正動作とを実行しているため、ブートストラップ動作で維持されるゲート・ソース間電圧Vgsは、閾値電圧Vthに相当する電圧と移動度補正用の電位補正値ΔVとによって調整されているため、有機EL素子127の発光輝度は駆動トランジスタ121の閾値電圧Vthや移動度μのばらつきの影響を受けることがないし、有機EL素子127の経時劣化の影響も受けない。その結果、表示装置1は、入力される映像信号Vsig(信号振幅Vin)に対応する安定した階調で表示でき、高画質の画像を得ることができる。
一方、「より忠実に(線形性をもって)」に関しては、バックゲート効果(基板バイアス効果とも称される)を考慮する必要があることが分かった。即ち、バックゲート効果のある電界効果トランジスタを書込トランジスタTRWに使用すると、高輝度を得るために大きな映像信号レベルを入力しても、その入力した映像信号レベルに対応する輝度が得られない現象が発生する。例えば、MOSトランジスタを使用するものとする。通常、MOSトランジスタのベース電位(バックゲート電位)は基本的に発光状態において画素回路10内で用いる最低電圧としておく。例えば、図4及び図5の第1比較例のように、ベース電位に最低電圧(接地電位)を固定電位として印加する。この場合、高い発光輝度を必要とするほどゲート電位、ソース電位を高くしなければならず、ベース・ソース間電圧Vbs(ソース端とベース端(バックゲート端)との電位差)が増大することとなる。しかしながら、この場合、基板バイアス効果により、ベース・ソース間電圧Vbsが増大するほどサンプリングトランジスタ125の閾値電圧Vthが増大するため、書き込み難くなり、輝度が抑制される方向に動き、輝度不足現象が起こる。輝度不足現象は、階調によって異なることになるので、階調ごとにγ特性が異なる(線形性が崩れる)ことになってしまい、カラー表示の場合は色相ずれが懸念される。この輝度不足現象の解消のため、さらにサンプリングトランジスタ125のゲート・ソース間電圧Vgsを開く必要があり、結果としてより映像信号Vsigの電圧を高く設定しなければならない。
図11に示すように、基板電位(つまりトランジスタ特性制御信号Vb)が上昇するほど、閾値が低くなり、サンプリングトランジスタ125の信号電圧の書込みを容易にすることができる。つまり、「信号書込みと関係した信号」に基づくトランジスタ特性制御信号Vbは、図12に示すように、少なくとも、信号書込み時(特に書込み開始直後からの一定期間)、サンプリングトランジスタ125の閾値電圧Vthを減少させ得るものであればよい。「書込み開始直後からの一定期間」とは、映像信号書込み処理工程(実施例1のサンプリング期間&移動度補正期間)の全期間であることを要せず、その開始当初の一定期間、サンプリングトランジスタ125の閾値電圧Vthをより低くするように変化させればよいことを意味する。「一定期間」は、映像信号振幅と対応する電圧が保持容量120に概ね書き込まれるまでの期間であればよい。
図19及び図20に示すように、実施例4では、画素回路10Dごとに、トランジスタ特性制御部620Dを備えている。トランジスタ特性制御部620Dは、サンプリングトランジスタ125のトランジスタ特性制御端(バックゲート端)と制御入力端(ゲート端)との間に接続されたバッファ642を有する。特性制御走査部621は不要である。因みに、図ではサンプリングトランジスタ125のバックゲートの配線抵抗を抵抗素子RBGで示している。必須ではないが、トランジスタ特性制御部620Dは更に、特性制御端に供給されるトランジスタ特性制御信号Vbの振幅を調整する振幅調整部644を有してもよい。振幅調整部644としては、一例として、サンプリングトランジスタ125のトランジスタ特性制御端とバッファ642との間に接続された抵抗素子645を有する。必須ではないが、トランジスタ特性制御部620Dは更に、特性制御端に供給されるトランジスタ特性制御信号Vbのパルス幅を調整するパルス幅調整部646を有してもよい。パルス幅調整部646としては、一例として、書込みパルスWSを微分する微分回路647をバッファ642の入力側に有する。微分回路647は、抵抗素子と容量素子とで構成すればよい。
実施例4は、信号書込み時の書込みパルスWSを利用する点で実施例2と似通っているが、容量素子を介した電圧カップリングではなく、バッファ642を介して書込みパルスWSをほぼそのままサンプリングトランジスタ125のベース電位に入れ、サンプリングトランジスタ125の信号電圧の書込みを容易にする点が異なる。振幅調整部644(抵抗素子645)を介在させることで、図21に示すように、サンプリングトランジスタ125のバックゲート端に供給されるトランジスタ特性制御信号Vbの大きさを調整することも容易である。パルス幅調整部646(微分回路647)を介在させることで、図21に示すように、サンプリングトランジスタ125のバックゲート端に供給されるトランジスタ特性制御信号Vbのパルス幅ΔTを調整することも容易である。実施例2や実施例3よりも回路構成が複雑になるが、サンプリングトランジスタ125のバックゲート端に供給されるトランジスタ特性制御信号Vbの大きさ及び供給時間を調整するのが容易である。
前記実施形態の記載を踏まえれば、特許請求の範囲に記載の請求項に係る技術は一例であり、例えば、以下の技術が抽出される。以下列記する。
[付記1]
表示部と、
保持容量と、
映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと、
保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタ、
とを備え、
映像信号と対応する駆動電圧を保持容量に書き込む処理と連動して書込トランジスタの特性を制御可能に構成されている画素回路。
[付記2]
映像信号と対応する駆動電圧を保持容量に書き込む処理と連動して書込トランジスタの特性を制御する特性制御部を備えている付記1に記載の画素回路。
[付記3]
映像信号と対応する駆動電圧を保持容量に書き込む処理の期間に、書込トランジスタの書込能力を大きくする付記1又は付記2に記載の画素回路。
[付記4]
映像信号と対応する駆動電圧を保持容量に書き込む処理の開始と同時に、書込トランジスタの書込能力を大きくする付記3に記載の画素回路。
[付記5]
映像信号と対応する駆動電圧を保持容量に書き込む処理の開始と同時に、書込トランジスタの閾値電圧を小さくする付記3に記載の画素回路。
[付記6]
書込トランジスタは、閾値電圧を制御し得る特性制御端を有し、
特性制御部は、閾値電圧を制御するための制御信号を特性制御端に供給する付記1乃至付記5の何れか1項に記載の画素回路。
[付記7]
書込トランジスタは、金属酸化膜型の電界効果トランジスタである付記6に記載の画素回路。
[付記8]
書込トランジスタは、バックゲート型の薄膜トランジスタである付記6に記載の画素回路。
[付記9]
特性制御端と書込トランジスタの導通/非導通を制御する制御信号が供給される制御電極端との間に容量素子を備えている付記6乃至付記8の何れか1項に記載の画素回路。
[付記10]
特性制御端と映像信号を伝送する映像信号線との間に容量素子を備えている付記6乃至付記8の何れか1項に記載の画素回路。
[付記11]
容量素子を介して特性制御端に供給される信号の時定数を調整する時定数調整部を有する付記9又は付記10に記載の画素回路。
[付記12]
時定数調整部は、特性制御端に接続された抵抗素子を有する付記11に記載の画素回路。
[付記13]
書込トランジスタの導通/非導通を制御する制御信号と対応したパルス信号を特性制御端に供給する付記6乃至付記8の何れか1項に記載の画素回路。
[付記14]
書込トランジスタの導通/非導通を制御する制御信号の書込トランジスタを導通状態にするパルス幅を調整して特性制御端に供給するパルス幅調整部と、
特性制御端に供給される信号の振幅を調整する振幅調整部、
の少なくとも一方を有する付記13に記載の画素回路。
[付記15]
表示素子が配列された画素部を備え、
特性制御部は、表示素子ごとに、書込トランジスタの特性を制御する付記1乃至付記14の何れか1項に記載の画素回路。
[付記16]
画素部は、表示素子が2次元マトリクス状に配列されている付記15に記載の画素回路。
[付記17]
表示素子は自発光型である付記1乃至付記16の何れか1項に記載の画素回路。
[付記18]
表示部、
保持容量、
映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、
保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタ、
を具備する表示素子が配列されており、
更に、映像信号と対応する駆動電圧を保持容量に書き込む処理と連動して書込トランジスタの特性を制御する特性制御部を備えた表示装置。
[付記19]
表示部、
保持容量、
映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、
保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタ、
を具備する表示素子が配列されており、
更に、
書込トランジスタに供給される映像信号を生成する信号生成部と、
映像信号と対応する駆動電圧を保持容量に書き込む処理と連動して書込トランジスタの特性を制御する特性制御部、
とを備えた電子機器。
[付記20]
映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと表示部を駆動する駆動トランジスタとを備えた画素回路を駆動する方法であって、
映像信号と対応する駆動電圧を保持容量に書き込む処理と連動して書込トランジスタの特性を制御する画素回路の駆動方法。
[付記1]
表示部と、
保持容量と、
映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと、
保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタ、
とを備え、
映像信号と対応する駆動電圧を保持容量に書き込む処理と連動して書込トランジスタの特性を制御可能に構成されている画素回路。
[付記2]
映像信号と対応する駆動電圧を保持容量に書き込む処理と連動して書込トランジスタの特性を制御する特性制御部を備えている付記1に記載の画素回路。
[付記3]
映像信号と対応する駆動電圧を保持容量に書き込む処理の期間に、書込トランジスタの書込能力を大きくする付記1又は付記2に記載の画素回路。
[付記4]
映像信号と対応する駆動電圧を保持容量に書き込む処理の開始と同時に、書込トランジスタの書込能力を大きくする付記3に記載の画素回路。
[付記5]
映像信号と対応する駆動電圧を保持容量に書き込む処理の開始と同時に、書込トランジスタの閾値電圧を小さくする付記3に記載の画素回路。
[付記6]
書込トランジスタは、閾値電圧を制御し得る特性制御端を有し、
特性制御部は、閾値電圧を制御するための制御信号を特性制御端に供給する付記1乃至付記5の何れか1項に記載の画素回路。
[付記7]
書込トランジスタは、金属酸化膜型の電界効果トランジスタである付記6に記載の画素回路。
[付記8]
書込トランジスタは、バックゲート型の薄膜トランジスタである付記6に記載の画素回路。
[付記9]
特性制御端と書込トランジスタの導通/非導通を制御する制御信号が供給される制御電極端との間に容量素子を備えている付記6乃至付記8の何れか1項に記載の画素回路。
[付記10]
特性制御端と映像信号を伝送する映像信号線との間に容量素子を備えている付記6乃至付記8の何れか1項に記載の画素回路。
[付記11]
容量素子を介して特性制御端に供給される信号の時定数を調整する時定数調整部を有する付記9又は付記10に記載の画素回路。
[付記12]
時定数調整部は、特性制御端に接続された抵抗素子を有する付記11に記載の画素回路。
[付記13]
書込トランジスタの導通/非導通を制御する制御信号と対応したパルス信号を特性制御端に供給する付記6乃至付記8の何れか1項に記載の画素回路。
[付記14]
書込トランジスタの導通/非導通を制御する制御信号の書込トランジスタを導通状態にするパルス幅を調整して特性制御端に供給するパルス幅調整部と、
特性制御端に供給される信号の振幅を調整する振幅調整部、
の少なくとも一方を有する付記13に記載の画素回路。
[付記15]
表示素子が配列された画素部を備え、
特性制御部は、表示素子ごとに、書込トランジスタの特性を制御する付記1乃至付記14の何れか1項に記載の画素回路。
[付記16]
画素部は、表示素子が2次元マトリクス状に配列されている付記15に記載の画素回路。
[付記17]
表示素子は自発光型である付記1乃至付記16の何れか1項に記載の画素回路。
[付記18]
表示部、
保持容量、
映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、
保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタ、
を具備する表示素子が配列されており、
更に、映像信号と対応する駆動電圧を保持容量に書き込む処理と連動して書込トランジスタの特性を制御する特性制御部を備えた表示装置。
[付記19]
表示部、
保持容量、
映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、
保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタ、
を具備する表示素子が配列されており、
更に、
書込トランジスタに供給される映像信号を生成する信号生成部と、
映像信号と対応する駆動電圧を保持容量に書き込む処理と連動して書込トランジスタの特性を制御する特性制御部、
とを備えた電子機器。
[付記20]
映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと表示部を駆動する駆動トランジスタとを備えた画素回路を駆動する方法であって、
映像信号と対応する駆動電圧を保持容量に書き込む処理と連動して書込トランジスタの特性を制御する画素回路の駆動方法。
Claims (20)
- 表示部と、
保持容量と、
映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと、
保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタ、
とを備え、
映像信号と対応する駆動電圧を保持容量に書き込む処理と連動して書込トランジスタの特性を制御可能に構成されている画素回路。 - 映像信号と対応する駆動電圧を保持容量に書き込む処理と連動して書込トランジスタの特性を制御する特性制御部を備えている請求項1に記載の画素回路。
- 映像信号と対応する駆動電圧を保持容量に書き込む処理の期間に、書込トランジスタの書込能力を大きくする請求項1または請求項2に記載の画素回路。
- 映像信号と対応する駆動電圧を保持容量に書き込む処理の開始と同時に、書込トランジスタの書込能力を大きくする請求項3に記載の画素回路。
- 映像信号と対応する駆動電圧を保持容量に書き込む処理の開始と同時に、書込トランジスタの閾値電圧を小さくする請求項3に記載の画素回路。
- 書込トランジスタは、閾値電圧を制御し得る特性制御端を有し、
特性制御部は、閾値電圧を制御するための制御信号を特性制御端に供給する請求項1ないし請求項5のいずれか1項に記載の画素回路。 - 書込トランジスタは、金属酸化膜型の電界効果トランジスタである請求項6に記載の画素回路。
- 書込トランジスタは、バックゲート型の薄膜トランジスタである請求項6に記載の画素回路。
- 特性制御端と書込トランジスタの導通/非導通を制御する制御信号が供給される制御電極端との間に容量素子を備えている請求項6ないし請求項8のいずれか1項に記載の画素回路。
- 特性制御端と映像信号を伝送する映像信号線との間に容量素子を備えている請求項6ないし請求項8のいずれか1項に記載の画素回路。
- 容量素子を介して特性制御端に供給される信号の時定数を調整する時定数調整部を有する請求項9または請求項10に記載の画素回路。
- 時定数調整部は、特性制御端に接続された抵抗素子を有する請求項11に記載の画素回路。
- 書込トランジスタの導通/非導通を制御する制御信号と対応したパルス信号を特性制御端に供給する請求項6ないし請求項8のいずれか1項に記載の画素回路。
- 書込トランジスタの導通/非導通を制御する制御信号の書込トランジスタを導通状態にするパルス幅を調整して特性制御端に供給するパルス幅調整部と、
特性制御端に供給される信号の振幅を調整する振幅調整部、
の少なくとも一方を有する請求項13に記載の画素回路。 - 表示部が配列された画素部を備え、
特性制御部は、表示部ごとに、書込トランジスタの特性を制御する請求項1ないし請求項14のいずれか1項に記載の画素回路。 - 画素部は、表示部が2次元マトリクス状に配列されている請求項15に記載の画素回路。
- 表示部は自発光型である請求項1ないし請求項16のいずれか1項に記載の画素回路。
- 表示部、
保持容量、
映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、
保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタ、
を具備する表示素子が配列されており、
更に、映像信号と対応する駆動電圧を保持容量に書き込む処理と連動して書込トランジスタの特性を制御する特性制御部を備えた表示装置。 - 表示部、
保持容量、
映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタ、及び、
保持容量に書き込まれた駆動電圧に基づいて表示部を駆動する駆動トランジスタ、
を具備する表示素子が配列されており、
更に、
書込トランジスタに供給される映像信号を生成する信号生成部と、
映像信号と対応する駆動電圧を保持容量に書き込む処理と連動して書込トランジスタの特性を制御する特性制御部、
とを備えた電子機器。 - 映像信号と対応する駆動電圧を保持容量に書き込む書込トランジスタと表示部を駆動する駆動トランジスタとを備えた画素回路を駆動する方法であって、
映像信号と対応する駆動電圧を保持容量に書き込む処理と連動して書込トランジスタの特性を制御する画素回路の駆動方法。
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