JP2012247868A

JP2012247868A - メモリアクセス制御回路およびメモリアクセス制御方法

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Publication number: JP2012247868A
Application number: JP2011117342A
Authority: JP
Inventors: Keishi Sakuma; 啓史佐久間
Original assignee: Konica Minolta Business Technologies Inc
Current assignee: Konica Minolta Business Technologies Inc
Priority date: 2011-05-25
Filing date: 2011-05-25
Publication date: 2012-12-13

Abstract

【課題】簡易にスイッチングノイズを低減することができるメモリアクセス制御回路およびメモリアクセス制御方法を提供する。
【解決手段】バーストアクセス方式のメモリアクセス制御回路であって、第１バス幅で入力される入力データの連続する前後２つのデータを比較して互いに異なるビットの数を検出する検出手段１２０と、検出手段が検出した異なるビットの数が閾値を超えたかどうかを判定する判定手段１３０と、判定手段が閾値を超えたと判断したとき、閾値を超えたと判断されたデータを含む入力データを予め定めた単位で保持するデータ保持手段１４０と、データ保持手段により保持される入力データの第１バス幅を第２バス幅とすることにより入力データを分割するデータ分割手段１４０と、データ分割手段により分割された入力データを段階的に出力するデータ出力手段１４０、１５０と、を有する。
【選択図】図２

Description

本発明は、メモリアクセス制御回路およびメモリアクセス制御方法に関し、特に、バーストアクセス方式のメモリへのメモリアクセス制御回路およびメモリアクセス制御方法に関する。

近年、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）に代表されるバーストアクセス方式の高速化・大容量化が進められている。

バーストアクセス方式のメモリへのデータ書込み時においては、上位装置から所定のバス幅の入力データがメモリに並列に入力される。このとき、入力データのバス幅に相当するビットのうち同時に電圧が切り替わるビットの数が増加すると、メモリおよび周辺ＬＳＩの電源とＧＮＤとの間で瞬間的に流れる電流が増大し、電源ピンおよびＧＮＤピンのインダクタンスによる電圧降下が電源およびＧＮＤの電位を変動させ、メモリおよび周辺のＬＳＩの信号にノイズを発生させる。このようなスイッチングノイズは、データ周波数の高周波化とともに増大し、メモリに記録されたデータの信頼性を低下させ、ＬＳＩを誤動作させ得る。

スイッチングノイズを低減する従来技術としては、上位装置からの入力データにおいて同時に電圧が切り替わるビットの数を検出し、検出したビット数が予め定めた閾値を超えたとき、入力データの論理を反転させることにより同時に電圧が切替るビットの数を抑制するというものがある（特許文献１）。

特開２００８−２４５０９８号公報

しかし、上記従来技術は、入力データに、データの反転／非反転状態を示す符号ビットを付与しなければならず、入力データを受信するメモリが、付与された符号ビットの論理に応じてデータを復号する機能を有していない場合は採用することができない。また、入力データに符号ビットを付与することにより、メモリ資源を浪費するとともにメモリアクセスを複雑化させるという問題がある。

本発明は、このような問題を解決するためになされたものである。すなわち、メモリへ一定のバス幅で入力されるバーストデータにおいて、同時に電圧が切り替わるビットの数が所定の閾値を超えた場合は、該バーストデータのバス幅を分割して段階的にメモリへ出力させる。これにより、同時に電圧が切り替わるビットの数を抑制し、簡易にスイッチングノイズを低減することができる。

本発明の上記課題は、以下の手段によって解決される。

（１）バーストアクセス方式のメモリへのアクセス制御回路であって、第１バス幅で入力される入力データの連続する前後２つのデータを比較して互いに異なるビットの数を検出する検出手段と、前記検出手段が検出した前記異なるビットの数が閾値を超えたかどうかを判定する判定手段と、前記判定手段が前記異なるビットの数が閾値を超えたと判断したとき、閾値を超えたと判断されたデータを含む前記入力データを予め定めた単位で保持するデータ保持手段と、データ保持手段により保持される前記入力データの前記第１バス幅を第２バス幅とすることにより前記入力データを分割するデータ分割手段と、前記データ分割手段により分割された前記入力データを段階的に出力するデータ出力手段と、を有することを特徴とするメモリアクセス制御回路。

（２）前記予め定めた単位はバースト単位であることを特徴とする上記（１）に記載のメモリアクセス制御回路。

（３）前記データ出力手段は、前記データ分割手段により分割されて前記第２バス幅となった入力データに無効データを付加し前記第１バス幅のデータにして段階的に出力することを特徴とする上記（１）または（２）に記載のメモリアクセス制御回路。

（４）前記データ出力手段から出力される前記第１バス幅のデータのうち前記無効データが付加された前記入力データの部分である有効データの位置に応じて、前記メモリに前記有効データが占める位置を認識させるための制御信号を出力するメモリ制御信号出力手段をさらに有することを特徴とする上記（３）に記載のメモリアクセス制御回路。

（５）前記第２バス幅は前記第１バス幅の４分の１であることを特徴とする上記（１）〜（４）のいずれかに記載のメモリアクセス制御回路。

（６）前記メモリ制御信号出力手段は、前記メモリが複数のチップで構成される場合は、前記入力データの書込み先を指定するチップセレクト信号をさらに出力することを特徴とする上記（４）または（５）に記載のメモリアクセス制御回路。

（７）バーストアクセス方式のメモリへのアクセス制御方法であって、第１バス幅で入力される入力データの連続する前後２つのデータを比較して互いに異なるビットの数を検出するステップ（ａ）と、前記ステップ（ａ）において検出された前記ビットの数が閾値を超えたかどうかを判定するステップ（ｂ）と、前記ステップ（ｂ）において、前記ビットの数が閾値を超えたと判断されたとき、閾値を超えたと判断されたデータを含む前記入力データを予め定めた単位で保持するステップ（ｃ）と、前記ステップ（ｃ）において保持される前記データの前記第１バス幅を第２バス幅とすることによりバースト単位の前記入力データを分割するステップ（ｄ）と、前記ステップ（ｄ）において分割された前記入力データを段階的に出力するステップ（ｅ）と、を有することを特徴とするメモリアクセス制御方法。

（８）前記予め定めた単位はバースト単位であることを特徴とする上記（７）に記載のメモリアクセス制御方法。

（９）前記ステップ（ｅ）は、前記ステップ（ｃ）において分割されて前記第２バス幅となった前記入力データに無効データを付加して前記第１バス幅のデータにして段階的に出力することを特徴とする上記（７）または（８）に記載のメモリアクセス制御方法。

（１０）前記ステップ（ｅ）において出力される前記第１バス幅のデータのうち前記無効データが付加された前記入力データの部分である有効データの位置に応じて、前記メモリに前記有効データが占める位置を認識させるための制御信号を出力するステップ（ｆ）をさらに有することを特徴とする上記（９）に記載のメモリアクセス制御方法。

（１１）前記第２バス幅は前記第１バス幅の４分の１であることを特徴とする上記（７）〜（１０）のいずれかに記載のメモリアクセス制御方法。

（１２）前記メモリが複数のチップで構成される場合は、前記データの出力先を指定するチップセレクト信号を出力する段階（ｇ）をさらに有することを特徴とする上記（７）〜（１１）のいずれかに記載のメモリアクセス制御方法。

メモリへ一定のバス幅で入力されるバーストデータにおいて、同時に電圧が切替るビットの数が所定の閾値を超えた場合は、該バーストデータのバス幅を分割して段階的にメモリへ出力させる。これにより、同時に電圧が切替るビットの数を抑制し、簡易にスイッチングノイズを低減することができる。

本発明の実施形態に係るメモリアクセス制御回路を含む集積回路とメモリとがプリント基板に実装された記憶装置のブロック図である。本発明の実施形態に係るメモリアクセス制御回路の回路ブロック図である。データ保持回路の回路ブロック図である。本発明の実施形態に係るメモリ制御回路のメモリアクセス方法の単純な説明図である。本発明の実施形態に係るメモリアクセス制御方法を示すフローチャートである。

以下、図面を参照して、本発明の実施形態に係るメモリアクセス制御回路およびメモリアクセス制御方法について詳細に説明する。

図１は、本発明の実施形態に係るメモリアクセス制御回路を含む集積回路とメモリとがプリント基板に実装された記憶装置のブロック図である。

集積回路１０は、少なくともメモリ２００に書き込むための書込みデータを出力する上位装置であり、半導体のチップにより構成されることができる。集積回路１０は、本実施形態に係るメモリアクセス制御回路１００および内部データ出力部１９０を有し、さらに、書込みデータを作成するためのデータ作成部（図示せず）を有することができる。

集積回路１０は、さらに、メモリ２００から記録されたデータを読み出す機能を有してもよい。

集積回路１０は、メモリ２００と共に同一のプリント基板２０に実装され、共通の電源およびＧＮＤからそれぞれ電源ピンおよびＧＮＤピンを介して電源電位およびＧＮＤ電位の供給を受けることができる。

内部データ出力部１９０は、書込みデータをメモリアクセス制御回路１００に出力する。書込みデータのバス幅（以下、「第１バス幅」と称する）のビット数Ｍはメモリ２００の仕様に合わせて任意とすることができ、例えば、３２ビット（Ｍ＝３２）とすることができる。また、書込みデータは任意の数のワードを１バーストとするバーストデータであり、１バーストのワード数はメモリ２００の仕様に合わせて決定することができる。例えば、１バーストのワード数を４ワードとすることができる。

メモリアクセス制御回路１００は、内部データ出力部１９０から集積回路１０内において書込みデータ（入力データ）を受信する。メモリアクセス制御回路１００は、受信した書込みデータの第１バス幅で連続する２つのデータを比較し、互いに異なるビットの数が予め定めた閾値を超えた場合は、書込みデータをバス幅を分割することにより分割し、分割後のバス幅（以下、「第２バス幅」と称する）で段階的にメモリ２００に出力する。これにより、同時に電圧が切り替わるビットの数を第２バス幅以下に抑制することができるため、ビットの切り替わりに伴って流れる瞬間的な電源電流を抑制し電源変動によるスイッチングノイズを低減することができる。以下、書込みデータの第１バス幅のビットのうち次のデータに切り替わると同時に電圧が切り替わるビットの数を「同時スイッチング数」と称する。

ここで、閾値を第２バス幅と同じビット数とすることにより、メモリアクセス制御回路１００から出力される書込みデータの同時に電圧が切り替わるビットの数を常に第２バス幅のビット数以下に抑制することができるため、スイッチングノイズの大きさの変動を抑えることができる。

なお、メモリアクセス制御回路１００は、書込みデータを分割して第２バス幅のデータとする場合においても、第２バス幅のデータにダミーのデータである無効データを付加して第１バス幅としてメモリ２００に出力することができる。ここで、無効データが付加されて第１バス幅となったデータのうち、分割後の書込みデータである第２バス幅のデータの部分を有効データと称する。

メモリアクセス制御回路１００は、バイトイネーブル信号（制御信号）１０１をメモリ２００に出力することができる。バイトイネーブル信号は、メモリアクセス制御回路１００から出力される第１バス幅のデータのうち有効データの位置に応じて、メモリ２００に有効データの位置を認識させるための制御信号である。バイトイネーブル信号１０１は、任意のバス幅（Ｎビット）のデータとすることができ、例えば、第１バス幅を第２バス幅で除した数（分割数）とすることができる。

受信した書込みデータの同時に電圧が切り替わるビットの数が閾値を超えない場合は、メモリアクセス制御回路１００は、書込みデータをそのままメモリ２００に出力する。

メモリ２００は、バーストアクセス方式のメモリであれば限定されず、例えば、メモリ２００は、ＤＲＡＭまたはＭＲＡＭ（ＭａｇｎｅｔｏｒｅｓｉｓｔｉｖｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）であってもよい。

図２は、本発明の実施形態に係るメモリアクセス制御回路の回路ブロック図である。

以下、簡単のために、メモリ２００のバス幅を３２ビット、１バーストのワード数を４ワードとして説明する。

図２に示すように、メモリアクセス制御回路１００は、シフトレジスタ１１０、検出回路（検出手段）１２０、判定回路（判定手段）１３０、データ保持回路（データ保持手段、データ分割手段）１４０、メモリ制御回路（データ出力手段、メモリ制御信号出力手段）１５０、バスセレクタ（データ出力手段）１６０、出力ラッチ１７０、および、バッファ１８０を有する。

シフトレジスタ１１０は、メモリ２００のバス幅に対応する３２ビットの第１バス幅の書込みデータを一時的に記憶することができる４つのフリップフロップ１１０ａ〜１１０ｄが直列に接続されることにより構成される。シフトレジスタ１１０は、メモリ制御回路が生成する入力イネーブル信号によるクロックに同期して、内部データ出力部１９０から受信する書込みデータを１クロックごとに段階的に取り込むことができる。シフトレジスタ１１０は、フリップフロップを４つ有することにより、４ワードである１バーストのデータを一時的に記憶することができる。なお、４つのフリップフロップ１１０ａ〜１１０ｄには、それぞれ第１バス幅である３２ビットが記憶されるため、各フリップフロップ１１０ａ〜１１０ｄは１ビットを記憶することができる単体のフリップフロップを並列に３２個接続することにより構成され得る。

検出回路１２０は、シフトレジスタ１１０に１クロックごとに取り込まれる書込みデータの前後２ワードのデータを比較して、互いに異なるビットの数を検出する。検出回路１２０で検出されたビットの数は、１クロックの入力イネーブル信号によって書込みデータのバス幅である３２ビットのうち同時に電圧が切り替わるビット数、すなわち、同時スイッチング数に相当する。

なお、検出回路１２０は、シフトレジスタ１１０をなすフリップフロップ１１０ａ〜１１０ｄのうち１段目のフリップフロップ１１０ａの出力と２段目のフリップフロップ１１０ｂの出力との間において書込みデータの前後２ワードのデータを比較する。このような構成とすることにより、書込みデータのすべてのワード相互間における同時スイッチング数を検出することができる。

検出回路１２０は、検出した同時スイッチング数のデータを判定回路１３０に送信する。

判定回路１３０は、検出回路１２０が検出した同時スイッチング数を監視し、同時スイッチング数が予め定めた閾値を超えていると判断した場合、同時スイッチング数が閾値を超えた旨の判定結果をメモリ制御回路１５０に出力する。

メモリ制御回路１５０は、メモリアクセス制御回路１００を構成する各回路を制御する。また、メモリ制御回路１５０は、出力する書込みデータを記録すべきメモリ２００のアドレスを指定するアドレス出力信号、メモリ２００を制御するメモリ制御信号、および、バイトイネーブル信号を出力する。さらに、メモリ制御回路１５０は、外部から供給されるクロックに基づいて入力イネーブル信号を生成し、これをメモリアクセス制御回路１００の各構成回路に供給する。

なお、メモリ２００が複数のチップで構成される場合は、書込みデータを書き込むべき一のメモリを選択するためのチップセレクト信号をメモリ制御信号として出力してもよい。

メモリ制御回路１５０は、シフトレジスタ１１０が１バースト分の書込みデータを取り込んだ時点において、判定回路１３０から同時スイッチング数が閾値を超えていない旨の判定結果を受信した場合は、バスセレクタ１６０により出力する書込みデータを通常データバス１１１側に切り替え、シフトレジスタ１１１に記憶させた１バースト分の書込みデータを出力ラッチ１７０を介してバッファ１８０から出力することにより、通常のメモリ書込み動作によって書込みデータをメモリ２００に書き込む。

メモリ制御回路１５０は、判定回路１３０から同時スイッチング数が閾値を超えた旨の判定結果を受信した場合は、分割出力制御信号をデータ保持回路１４０に送信することにより、シフトレジスタ１１０に記憶された１バースト分の書込みデータをデータ保持回路１４０が８ビットの第２バス幅に分割して保持するようにデータ保持回路１４０を制御する。また、メモリ制御回路１５０は、分割出力制御信号によりデータ保持回路１４０を制御し、データ保持回路１４０が分割し保持した第２バス幅である８ビットの書込みデータを、無効データを付加して第１バス幅である３２ビットにして段階的に出力させる。メモリ制御回路１５０は、バスセレクタ１６０の出力を分割データバス１４９側に切り替え、出力ラッチ１７０を介してバッファ１８０から分割後の書込みデータを段階的に出力することにより、書込みデータをメモリ２００に書き込む。

データ保持回路１４０は、メモリ制御回路１５０からの分割出力制御信号に基づいて、シフトレジスタ１１０に記憶されている１バースト分の書込みデータを保持する。このとき、データ保持回路１４０は、メモリ制御回路１５０からの分割出力制御信号に基づいて、保持している書込みデータを第２バス幅である８ビットのバス幅のデータに分割し、８ビットのバス幅の書込みデータとして保持する。また、データ保持回路１４０は、分割し保持した書込みデータに無効データを付加して段階的にバスセレクタ１６０へ出力する。

バスセレクタ１６０は、メモリ制御回路１５０からの制御信号により、通常データバス１１１または分割データバス１４１のいずれかのデータを選択して出力する。

出力ラッチは、入力イネーブル信号に同期して書込みデータをバッファ１８０に出力する。

バッファ１８０は、出力ラッチから受信した書込みデータをより低いインピーダンスの電圧信号に変換してメモリ２００に出力する。

図３は、データ保持回路の回路ブロック図である。

図３に示すように、データ保持回路１４０は、第１シフトレジスタ１４１、第２シフトレジスタ１４２、第３シフトレジスタ１４２、および、第４シフトレジスタ１４４の４つのシフトレジスタを有する。第１シフトレジスタ１４１には、書込みデータの第１バス幅である３２ビットのうちの１番目〜８番目の８ビットの第２バス幅で１バーストの書込みデータが記憶される。同様に、第２シフトレジスタ１４２には、第１バス幅である３２ビットのうちの９番目〜１６番目の８ビットの第２バス幅で１バーストの書込みデータが記憶される。第３シフトレジスタ１４３には、第１バス幅である３２ビットのうちの１７番目〜２４番目の８ビットの第２バス幅で１バーストの書込みデータが記憶される。第４シフトレジスタ１４４には、第１バス幅である３２ビットのうちの２５番目〜３２番目の８ビットの第２バス幅で１バーストの書込みデータが記憶される。このように、第１バス幅である３２ビットの書込みデータを４つのシフトレジスタに第２バス幅である８ビットのバス幅で記憶させることにより、３２ビットのバス幅の書込みデータを８ビットのバス幅の書込みデータに４分割することができる。

データ保持回路１４０は、分割出力制御信号により、バス幅が４分割され８ビットの第２バス幅となった書込みデータを、無効データを付加して３２ビットの第１バス幅として１ワードずつ段階的に出力する。

ここで、データ保持回路１４０における書込みデータへの無効データの付加、および、無効データが付加された書込みデータの出力について説明する。本実施形態においては、１バーストの書込みデータを出力するために１６段階の出力を必要とする。

第１シフトレジスタ１４１からの第１ワードの８ビット、第２シフトレジスタ１４２からの第１ワードの８ビット、第３シフトレジスタ１４３からの第１ワードの８ビット、および、第４シフトレジスタ１４４からの第１ワードの８ビットの合計３２ビットが第１段階の出力となる。ここで、第１段階の出力においては、第１シフトレジスタ１４１からの出力のみが有効データで、第１シフトレジスタ１４１以外のシフトレジスタからの出力は無効データとなる。なお、メモリ制御回路１５０からは、出力される第１バス幅の３２ビットのデータのうち有効データの位置をメモリ２００に認識させるためのバイトイネーブル信号が出力される。例えば、バイトイネーブル信号のバス幅を４ビットとし、バイトイネーブル信号として先頭の１ビットのみ“１”である“１０００”を出力することにより、出力される第１バス幅の３２ビットのデータのうち有効データの位置が先頭の８ビットであることを示してもよい。

第２段階の出力は、出力されている第１バス幅の３２ビットのデータは変化させずにバイトイネーブル信号を変化させることにより、出力される第１バス幅の３２ビットのデータのうち２番目の８ビットを有効データとして出力する。従って、第１段階から第２段階の出力に至るときの同時スイッチング数は０である。第２段階においては、バイトイネーブル信号として、例えば、２番目の１ビットのみ“１”である“０１００”を出力することにより、出力される第１バス幅の３２ビットのデータのうち有効データの位置が２番目の８ビットであることを示すことができる。

第３段階の出力および第４段階の出力も、第２段階の出力と同様に、出力されている第１バス幅の３２ビットのデータは変化させずにバイトイネーブル信号を変化させることにより、出力される第１バス幅の３２ビットのデータのうち先頭から、それぞれ３番目および４番目の８ビットを有効データとするものである。

第５段階の出力においては、分割出力制御信号により、第１シフトレジスタ１４１のみ動作させる。これにより、第１シフトレジスタ１４１の１段目のフリップフロップ１４１ａに記憶された８ビットの書込みデータは２段目のフリップフロップ１４１ｂに記憶された書込みデータで置き換わり、２段目のフリップフロップ１４１ｂに記憶された８ビットの書込みデータは３段目のフリップフロップ１４１ｃに記憶された書込みデータに置き換わり、３段目のフリップフロップ１４１ｃに記憶された８ビットの書込みデータは４段目のフリップフロップ１４１ｄに記憶された書込みデータに置き換わる。なお、４段目のフリップフロップ１４１ｄに記憶されたデータは、セレクタ１４５により入力を切り替えられることにより、データ“０”で置き換わることができる。

第１シフトレジスタ１４１のみ動作させた結果、第５段階の出力においては、第１シフトレジスタ１４１からの出力である８ビットのみが切り替わることとなるため、同時スイッチング数を８ビット以下に抑制することができる。

また、第５段階の出力においては、第１シフトレジスタ１４１からの出力のみが有効データで、第１シフトレジスタ１４１以外のシフトレジスタからの出力は無効データとなる。従って、バイトイネーブル信号として、例えば、“１０００”を出力することにより、出力される第１バス幅の３２ビットのデータのうち有効データの位置が先頭の８ビットであることを示すことができる。

第６〜８段階においても、第５段階と同様に、それぞれ、第２シフトレジスタ１４２、第３シフトレジスタ１４２、第４シフトレジスタ１４４のみを動作させ、それぞれ、第２シフトレジスタ１４２、第３シフトレジスタ１４２、第４シフトレジスタ１４４の出力を有効データとして出力する。

以下同様に、１バーストの書込みデータを１６段階で出力することができる。ここで、いずれの段階へ至るときであってもメモリ制御回路１５０の出力における同時スイッチング数は８以下となる。

図４は、本実施形態に係るメモリ制御回路のメモリアクセス方法の単純な説明図である。なお、図４においては、説明を簡単なものとするため、第１バス幅を８ビット、第２バス幅を４ビットとして記載している。

図４のＡはメモリアクセス制御回路の出力のうち上位ビットを有効データとしてメモリに書き込む１回目の書き込みを示す図であり、図４のＢは下位ビットを有効データとしてメモリに書き込む２回目の書込みを示す図である。

図４のＡに示すように、メモリアクセス制御回路１００の出力５００は、“１０００１１１１”であり、上位４ビットの“１０００”と下位４ビットの“１１１１”はそれぞれ異なるシフトレジスタの出力である。ここで、下位ビットの“１１１１”は既にメモリに書き込まれた前段の書込みデータ（点線で囲んだ部分）が保持された状態を示している。第１回目の書込みにおいては上位４ビットを有効データとし、下位４ビットを無効データとして、メモリ２００に送信する。メモリ２００は、メモリ制御回路１５０から送信される上位ビットが有効データである旨のバイトイネーブル信号を受信することにより、上位４ビットの“１０００”のみを記憶する。

２回目の書込みにおいては、図４のＢに示すように、既にメモリに書き込まれた上位４ビットの“１０００”は保持し、下位ビットを出力するシフトレジスタのみを動作させることで当該シフトレジスタの後段のフリップフロップの出力５００を遷移させて下位４ビットとして出力する。第２回目の書込みにおいては下位４ビットを有効データとし、上位４ビットを無効データとして、メモリ２００に送信する。メモリ２００は、メモリ制御回路１５０から送信される下位ビットが有効データである旨のバイトイネーブル信号を受信することにより、下位４ビットの“０１００”のみを記憶する。

このように、上位ビットまたは下位ビットのいずれか一方のみのデータを切り換えることにより同時スイッチング数を４以下に抑制することができる。

図５は、本実施形態に係るメモリアクセス制御方法を示すフローチャートである。本フローチャートによるメモリアクセス制御方法は、本実施形態に係るメモリアクセス制御回路１００により実施することができる。

メモリアクセス制御回路１００は、上位装置から１バーストの書込みデータのシフトレジスタ１１０への取り込みを開始し（Ｓ５００）、書込みデータの前後２ワード間の同時スイッチング数を検出する（Ｓ５０２）。

メモリアクセス制御回路１００は、１バーストの書込みデータのシフトレジスタ１１０への取り込みが完了すると（Ｓ５０１）、同時スイッチング数が閾値を超えているか判断し（Ｓ５０３）、閾値を超えていない場合は（Ｓ５０３：ＮＯ）、１バーストの書込みデータのメモリへの通常の書込みを実施する（Ｓ５０４）。

メモリアクセス制御回路１００は、同時スイッチング数が閾値を超えていると判断した場合は（Ｓ５０３：ＹＥＳ）、１バーストの書込みデータをバス幅を４分割して保持する（Ｓ５０５）。そして、４分割した書込みデータに無効データを付加してメモリに順次出力するとともに、送信されるデータのうち有効データの位置を認識しうるバイトイネーブル信号を出力し（Ｓ５０７）、有効データをメモリに書き込む（Ｓ５０６）。

以上、本発明の実施形態に係るメモリアクセス制御回路およびメモリアクセス制御方法について説明したが、本実施形態は以下の効果を奏する。

なお、本発明の実施形態に係るメモリアクセス制御回路およびメモリアクセス制御方法は、上述した実施形態に限定されるものではない。

例えば、上記実施形態においては、データ保持回路にバースト単位で書込みデータを保持するが、同時スイッチング数が閾値を超えている前後２ワードの書込みデータのみを保持するようにしてもよい。

また、メモリアクセス制御回路はハードウェアのみで構成されるものでなくてもよく、一部をソフトウェアで置き換えてもよい。

１記憶装置、
１０集積回路、
１００メモリアクセス制御回路、
１９０内部データ出力部、
２００メモリ。

Claims

バーストアクセス方式のメモリへのアクセス制御回路であって、
第１バス幅で入力される入力データの連続する前後２つのデータを比較して互いに異なるビットの数を検出する検出手段と、
前記検出手段が検出した前記異なるビットの数が閾値を超えたかどうかを判定する判定手段と、
前記判定手段が前記異なるビットの数が閾値を超えたと判断したとき、閾値を超えたと判断されたデータを含む前記入力データを予め定めた単位で保持するデータ保持手段と、
データ保持手段により保持される前記入力データの前記第１バス幅を第２バス幅とすることにより前記入力データを分割するデータ分割手段と、
前記データ分割手段により分割された前記入力データを段階的に出力するデータ出力手段と、
を有することを特徴とするメモリアクセス制御回路。
前記予め定めた単位はバースト単位であることを特徴とする請求項１に記載のメモリアクセス制御回路。
前記データ出力手段は、前記データ分割手段により分割されて前記第２バス幅となった入力データに無効データを付加し前記第１バス幅のデータにして段階的に出力することを特徴とする請求項１または２に記載のメモリアクセス制御回路。
前記データ出力手段から出力される前記第１バス幅のデータのうち前記無効データが付加された前記入力データの部分である有効データの位置に応じて、前記メモリに前記有効データが占める位置を認識させるための制御信号を出力するメモリ制御信号出力手段をさらに有することを特徴とする請求項３に記載のメモリアクセス制御回路。
前記第２バス幅は前記第１バス幅の４分の１であることを特徴とする請求項１〜４のいずれか一項に記載のメモリアクセス制御回路。
前記メモリ制御信号出力手段は、前記メモリが複数のチップで構成される場合は、前記入力データの書込み先を指定するチップセレクト信号をさらに出力することを特徴とする請求項４または５に記載のメモリアクセス制御回路。
バーストアクセス方式のメモリへのアクセス制御方法であって、
第１バス幅で入力される入力データの連続する前後２つのデータを比較して互いに異なるビットの数を検出するステップ（ａ）と、
前記ステップ（ａ）において検出された前記ビットの数が閾値を超えたかどうかを判定するステップ（ｂ）と、
前記ステップ（ｂ）において、前記ビットの数が閾値を超えたと判断されたとき、閾値を超えたと判断されたデータを含む前記入力データを予め定めた単位で保持するステップ（ｃ）と、
前記ステップ（ｃ）において保持される前記データの前記第１バス幅を第２バス幅とすることによりバースト単位の前記入力データを分割するステップ（ｄ）と、
前記ステップ（ｄ）において分割された前記入力データを段階的に出力するステップ（ｅ）と、
を有することを特徴とするメモリアクセス制御方法。
前記予め定めた単位はバースト単位であることを特徴とする請求項７に記載のメモリアクセス制御方法。
前記ステップ（ｅ）は、前記ステップ（ｄ）において分割されて前記第２バス幅となった前記入力データに無効データを付加して前記第１バス幅のデータにして段階的に出力することを特徴とする請求項７または８に記載のメモリアクセス制御方法。
前記ステップ（ｅ）において出力される前記第１バス幅のデータのうち前記無効データが付加された前記入力データの部分である有効データの位置に応じて、前記メモリに前記有効データが占める位置を認識させるための制御信号を出力するステップ（ｆ）をさらに有することを特徴とする請求項９に記載のメモリアクセス制御方法。
前記第２バス幅は前記第１バス幅の４分の１であることを特徴とする請求項７〜１０のいずれか一項に記載のメモリアクセス制御方法。
前記メモリが複数のチップで構成される場合は、前記データの出力先を指定するチップセレクト信号を出力する段階（ｇ）をさらに有することを特徴とする請求項７〜１１のいずれか一項に記載のメモリアクセス制御方法。