JP2012247868A - Memory access control circuit and memory access control method - Google Patents
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Abstract
Description
本発明は、メモリアクセス制御回路およびメモリアクセス制御方法に関し、特に、バーストアクセス方式のメモリへのメモリアクセス制御回路およびメモリアクセス制御方法に関する。 The present invention relates to a memory access control circuit and a memory access control method, and more particularly to a memory access control circuit and a memory access control method for a burst access type memory.
近年、DRAM(Dynamic Random Access Memory)に代表されるバーストアクセス方式の高速化・大容量化が進められている。 In recent years, a burst access system represented by DRAM (Dynamic Random Access Memory) has been increased in speed and capacity.
バーストアクセス方式のメモリへのデータ書込み時においては、上位装置から所定のバス幅の入力データがメモリに並列に入力される。このとき、入力データのバス幅に相当するビットのうち同時に電圧が切り替わるビットの数が増加すると、メモリおよび周辺LSIの電源とGNDとの間で瞬間的に流れる電流が増大し、電源ピンおよびGNDピンのインダクタンスによる電圧降下が電源およびGNDの電位を変動させ、メモリおよび周辺のLSIの信号にノイズを発生させる。このようなスイッチングノイズは、データ周波数の高周波化とともに増大し、メモリに記録されたデータの信頼性を低下させ、LSIを誤動作させ得る。 At the time of data writing to the burst access type memory, input data having a predetermined bus width is inputted in parallel from the host device to the memory. At this time, if the number of bits whose voltages are switched simultaneously among the bits corresponding to the bus width of the input data increases, the current that instantaneously flows between the power supply of the memory and the peripheral LSI and GND increases, and the power supply pin and GND A voltage drop due to the inductance of the pin fluctuates the potential of the power supply and GND, generating noise in the memory and peripheral LSI signals. Such switching noise increases as the data frequency increases, which can reduce the reliability of data recorded in the memory and cause the LSI to malfunction.
スイッチングノイズを低減する従来技術としては、上位装置からの入力データにおいて同時に電圧が切り替わるビットの数を検出し、検出したビット数が予め定めた閾値を超えたとき、入力データの論理を反転させることにより同時に電圧が切替るビットの数を抑制するというものがある(特許文献1)。 As a conventional technique for reducing switching noise, the number of bits whose voltages are switched simultaneously in input data from a host device is detected, and when the detected number of bits exceeds a predetermined threshold, the logic of the input data is inverted. In other words, the number of bits whose voltages are switched simultaneously is suppressed (Patent Document 1).
しかし、上記従来技術は、入力データに、データの反転/非反転状態を示す符号ビットを付与しなければならず、入力データを受信するメモリが、付与された符号ビットの論理に応じてデータを復号する機能を有していない場合は採用することができない。また、入力データに符号ビットを付与することにより、メモリ資源を浪費するとともにメモリアクセスを複雑化させるという問題がある。 However, in the above prior art, a sign bit indicating the inverted / non-inverted state of the data must be added to the input data, and the memory that receives the input data receives the data according to the logic of the assigned sign bit. If it does not have a decoding function, it cannot be adopted. In addition, there is a problem that adding a sign bit to input data wastes memory resources and complicates memory access.
本発明は、このような問題を解決するためになされたものである。すなわち、メモリへ一定のバス幅で入力されるバーストデータにおいて、同時に電圧が切り替わるビットの数が所定の閾値を超えた場合は、該バーストデータのバス幅を分割して段階的にメモリへ出力させる。これにより、同時に電圧が切り替わるビットの数を抑制し、簡易にスイッチングノイズを低減することができる。 The present invention has been made to solve such problems. That is, in burst data input to the memory with a constant bus width, when the number of bits whose voltages are switched simultaneously exceeds a predetermined threshold, the bus width of the burst data is divided and output to the memory in stages. . As a result, the number of bits whose voltages are switched at the same time can be suppressed, and switching noise can be easily reduced.
本発明の上記課題は、以下の手段によって解決される。 The above-described problems of the present invention are solved by the following means.
(1)バーストアクセス方式のメモリへのアクセス制御回路であって、第1バス幅で入力される入力データの連続する前後2つのデータを比較して互いに異なるビットの数を検出する検出手段と、前記検出手段が検出した前記異なるビットの数が閾値を超えたかどうかを判定する判定手段と、前記判定手段が前記異なるビットの数が閾値を超えたと判断したとき、閾値を超えたと判断されたデータを含む前記入力データを予め定めた単位で保持するデータ保持手段と、データ保持手段により保持される前記入力データの前記第1バス幅を第2バス幅とすることにより前記入力データを分割するデータ分割手段と、前記データ分割手段により分割された前記入力データを段階的に出力するデータ出力手段と、を有することを特徴とするメモリアクセス制御回路。 (1) A burst access type access control circuit for a memory, which detects two different numbers of bits by comparing two consecutive data before and after the input data inputted with the first bus width, Determination means for determining whether the number of different bits detected by the detection means has exceeded a threshold value, and data determined to have exceeded the threshold value when the determination means has determined that the number of different bits has exceeded the threshold value Data holding means for holding the input data including a predetermined unit, and data for dividing the input data by setting the first bus width of the input data held by the data holding means as the second bus width A memory unit comprising: a dividing unit; and a data output unit that outputs the input data divided by the data dividing unit stepwise. Seth control circuit.
(2)前記予め定めた単位はバースト単位であることを特徴とする上記(1)に記載のメモリアクセス制御回路。 (2) The memory access control circuit according to (1), wherein the predetermined unit is a burst unit.
(3)前記データ出力手段は、前記データ分割手段により分割されて前記第2バス幅となった入力データに無効データを付加し前記第1バス幅のデータにして段階的に出力することを特徴とする上記(1)または(2)に記載のメモリアクセス制御回路。 (3) The data output means adds invalid data to the input data divided by the data dividing means to become the second bus width, and outputs the data in the first bus width stepwise. The memory access control circuit according to (1) or (2) above.
(4)前記データ出力手段から出力される前記第1バス幅のデータのうち前記無効データが付加された前記入力データの部分である有効データの位置に応じて、前記メモリに前記有効データが占める位置を認識させるための制御信号を出力するメモリ制御信号出力手段をさらに有することを特徴とする上記(3)に記載のメモリアクセス制御回路。 (4) The valid data occupies the memory in accordance with the position of valid data which is the portion of the input data to which the invalid data is added in the first bus width data output from the data output means. The memory access control circuit according to (3), further comprising memory control signal output means for outputting a control signal for recognizing the position.
(5)前記第2バス幅は前記第1バス幅の4分の1であることを特徴とする上記(1)〜(4)のいずれかに記載のメモリアクセス制御回路。 (5) The memory access control circuit according to any one of (1) to (4), wherein the second bus width is ¼ of the first bus width.
(6)前記メモリ制御信号出力手段は、前記メモリが複数のチップで構成される場合は、前記入力データの書込み先を指定するチップセレクト信号をさらに出力することを特徴とする上記(4)または(5)に記載のメモリアクセス制御回路。 (6) The memory control signal output means further outputs a chip select signal designating a write destination of the input data when the memory is composed of a plurality of chips. The memory access control circuit according to (5).
(7)バーストアクセス方式のメモリへのアクセス制御方法であって、第1バス幅で入力される入力データの連続する前後2つのデータを比較して互いに異なるビットの数を検出するステップ(a)と、前記ステップ(a)において検出された前記ビットの数が閾値を超えたかどうかを判定するステップ(b)と、前記ステップ(b)において、前記ビットの数が閾値を超えたと判断されたとき、閾値を超えたと判断されたデータを含む前記入力データを予め定めた単位で保持するステップ(c)と、前記ステップ(c)において保持される前記データの前記第1バス幅を第2バス幅とすることによりバースト単位の前記入力データを分割するステップ(d)と、前記ステップ(d)において分割された前記入力データを段階的に出力するステップ(e)と、を有することを特徴とするメモリアクセス制御方法。 (7) A method for controlling access to a memory of a burst access method, the step of detecting two different numbers of bits by comparing two consecutive data before and after the input data input with the first bus width (a) And (b) determining whether the number of bits detected in the step (a) exceeds a threshold value, and when determining in the step (b) that the number of bits exceeds the threshold value. (C) holding the input data including data determined to exceed the threshold in a predetermined unit, and the first bus width of the data held in the step (c) is a second bus width. The step (d) of dividing the input data in units of bursts and the step of outputting the input data divided in the step (d) step by step. Memory access control method characterized by having Tsu and up (e), the.
(8)前記予め定めた単位はバースト単位であることを特徴とする上記(7)に記載のメモリアクセス制御方法。 (8) The memory access control method according to (7), wherein the predetermined unit is a burst unit.
(9)前記ステップ(e)は、前記ステップ(c)において分割されて前記第2バス幅となった前記入力データに無効データを付加して前記第1バス幅のデータにして段階的に出力することを特徴とする上記(7)または(8)に記載のメモリアクセス制御方法。 (9) In the step (e), invalid data is added to the input data divided in the step (c) to become the second bus width to output the data in the first bus width stepwise. The memory access control method according to (7) or (8) above, characterized in that:
(10)前記ステップ(e)において出力される前記第1バス幅のデータのうち前記無効データが付加された前記入力データの部分である有効データの位置に応じて、前記メモリに前記有効データが占める位置を認識させるための制御信号を出力するステップ(f)をさらに有することを特徴とする上記(9)に記載のメモリアクセス制御方法。 (10) The valid data is stored in the memory in accordance with the position of valid data which is the portion of the input data to which the invalid data is added, among the data of the first bus width output in the step (e). The memory access control method according to (9), further comprising a step (f) of outputting a control signal for recognizing the occupied position.
(11)前記第2バス幅は前記第1バス幅の4分の1であることを特徴とする上記(7)〜(10)のいずれかに記載のメモリアクセス制御方法。 (11) The memory access control method according to any one of (7) to (10), wherein the second bus width is a quarter of the first bus width.
(12)前記メモリが複数のチップで構成される場合は、前記データの出力先を指定するチップセレクト信号を出力する段階(g)をさらに有することを特徴とする上記(7)〜(11)のいずれかに記載のメモリアクセス制御方法。 (12) In the case where the memory is composed of a plurality of chips, the method further includes a step (g) of outputting a chip select signal designating an output destination of the data. The memory access control method according to any one of the above.
メモリへ一定のバス幅で入力されるバーストデータにおいて、同時に電圧が切替るビットの数が所定の閾値を超えた場合は、該バーストデータのバス幅を分割して段階的にメモリへ出力させる。これにより、同時に電圧が切替るビットの数を抑制し、簡易にスイッチングノイズを低減することができる。 In burst data input to the memory with a constant bus width, when the number of bits whose voltages are switched simultaneously exceeds a predetermined threshold value, the bus width of the burst data is divided and output to the memory in stages. As a result, the number of bits whose voltages are switched simultaneously can be suppressed, and switching noise can be easily reduced.
以下、図面を参照して、本発明の実施形態に係るメモリアクセス制御回路およびメモリアクセス制御方法について詳細に説明する。 Hereinafter, a memory access control circuit and a memory access control method according to embodiments of the present invention will be described in detail with reference to the drawings.
図1は、本発明の実施形態に係るメモリアクセス制御回路を含む集積回路とメモリとがプリント基板に実装された記憶装置のブロック図である。 FIG. 1 is a block diagram of a storage device in which an integrated circuit including a memory access control circuit and a memory according to an embodiment of the present invention are mounted on a printed circuit board.
集積回路10は、少なくともメモリ200に書き込むための書込みデータを出力する上位装置であり、半導体のチップにより構成されることができる。集積回路10は、本実施形態に係るメモリアクセス制御回路100および内部データ出力部190を有し、さらに、書込みデータを作成するためのデータ作成部(図示せず)を有することができる。
The integrated
集積回路10は、さらに、メモリ200から記録されたデータを読み出す機能を有してもよい。
The
集積回路10は、メモリ200と共に同一のプリント基板20に実装され、共通の電源およびGNDからそれぞれ電源ピンおよびGNDピンを介して電源電位およびGND電位の供給を受けることができる。
The integrated
内部データ出力部190は、書込みデータをメモリアクセス制御回路100に出力する。書込みデータのバス幅(以下、「第1バス幅」と称する)のビット数Mはメモリ200の仕様に合わせて任意とすることができ、例えば、32ビット(M=32)とすることができる。また、書込みデータは任意の数のワードを1バーストとするバーストデータであり、1バーストのワード数はメモリ200の仕様に合わせて決定することができる。例えば、1バーストのワード数を4ワードとすることができる。
The internal
メモリアクセス制御回路100は、内部データ出力部190から集積回路10内において書込みデータ(入力データ)を受信する。メモリアクセス制御回路100は、受信した書込みデータの第1バス幅で連続する2つのデータを比較し、互いに異なるビットの数が予め定めた閾値を超えた場合は、書込みデータをバス幅を分割することにより分割し、分割後のバス幅(以下、「第2バス幅」と称する)で段階的にメモリ200に出力する。これにより、同時に電圧が切り替わるビットの数を第2バス幅以下に抑制することができるため、ビットの切り替わりに伴って流れる瞬間的な電源電流を抑制し電源変動によるスイッチングノイズを低減することができる。以下、書込みデータの第1バス幅のビットのうち次のデータに切り替わると同時に電圧が切り替わるビットの数を「同時スイッチング数」と称する。
The memory
ここで、閾値を第2バス幅と同じビット数とすることにより、メモリアクセス制御回路100から出力される書込みデータの同時に電圧が切り替わるビットの数を常に第2バス幅のビット数以下に抑制することができるため、スイッチングノイズの大きさの変動を抑えることができる。
Here, by setting the threshold value to the same number of bits as the second bus width, the number of bits at which the voltage of the write data output from the memory
なお、メモリアクセス制御回路100は、書込みデータを分割して第2バス幅のデータとする場合においても、第2バス幅のデータにダミーのデータである無効データを付加して第1バス幅としてメモリ200に出力することができる。ここで、無効データが付加されて第1バス幅となったデータのうち、分割後の書込みデータである第2バス幅のデータの部分を有効データと称する。
Note that the memory
メモリアクセス制御回路100は、バイトイネーブル信号(制御信号)101をメモリ200に出力することができる。バイトイネーブル信号は、メモリアクセス制御回路100から出力される第1バス幅のデータのうち有効データの位置に応じて、メモリ200に有効データの位置を認識させるための制御信号である。バイトイネーブル信号101は、任意のバス幅(Nビット)のデータとすることができ、例えば、第1バス幅を第2バス幅で除した数(分割数)とすることができる。
The memory
受信した書込みデータの同時に電圧が切り替わるビットの数が閾値を超えない場合は、メモリアクセス制御回路100は、書込みデータをそのままメモリ200に出力する。
If the number of bits whose voltages are switched simultaneously in the received write data does not exceed the threshold value, the memory
メモリ200は、バーストアクセス方式のメモリであれば限定されず、例えば、メモリ200は、DRAMまたはMRAM(Magnetoresistive Random Access Memory)であってもよい。
The
図2は、本発明の実施形態に係るメモリアクセス制御回路の回路ブロック図である。 FIG. 2 is a circuit block diagram of the memory access control circuit according to the embodiment of the present invention.
以下、簡単のために、メモリ200のバス幅を32ビット、1バーストのワード数を4ワードとして説明する。
Hereinafter, for the sake of simplicity, description will be made assuming that the bus width of the
図2に示すように、メモリアクセス制御回路100は、シフトレジスタ110、検出回路(検出手段)120、判定回路(判定手段)130、データ保持回路(データ保持手段、データ分割手段)140、メモリ制御回路(データ出力手段、メモリ制御信号出力手段)150、バスセレクタ(データ出力手段)160、出力ラッチ170、および、バッファ180を有する。
As shown in FIG. 2, the memory
シフトレジスタ110は、メモリ200のバス幅に対応する32ビットの第1バス幅の書込みデータを一時的に記憶することができる4つのフリップフロップ110a〜110dが直列に接続されることにより構成される。シフトレジスタ110は、メモリ制御回路が生成する入力イネーブル信号によるクロックに同期して、内部データ出力部190から受信する書込みデータを1クロックごとに段階的に取り込むことができる。シフトレジスタ110は、フリップフロップを4つ有することにより、4ワードである1バーストのデータを一時的に記憶することができる。なお、4つのフリップフロップ110a〜110dには、それぞれ第1バス幅である32ビットが記憶されるため、各フリップフロップ110a〜110dは1ビットを記憶することができる単体のフリップフロップを並列に32個接続することにより構成され得る。
The
検出回路120は、シフトレジスタ110に1クロックごとに取り込まれる書込みデータの前後2ワードのデータを比較して、互いに異なるビットの数を検出する。検出回路120で検出されたビットの数は、1クロックの入力イネーブル信号によって書込みデータのバス幅である32ビットのうち同時に電圧が切り替わるビット数、すなわち、同時スイッチング数に相当する。
The
なお、検出回路120は、シフトレジスタ110をなすフリップフロップ110a〜110dのうち1段目のフリップフロップ110aの出力と2段目のフリップフロップ110bの出力との間において書込みデータの前後2ワードのデータを比較する。このような構成とすることにより、書込みデータのすべてのワード相互間における同時スイッチング数を検出することができる。
The
検出回路120は、検出した同時スイッチング数のデータを判定回路130に送信する。
The
判定回路130は、検出回路120が検出した同時スイッチング数を監視し、同時スイッチング数が予め定めた閾値を超えていると判断した場合、同時スイッチング数が閾値を超えた旨の判定結果をメモリ制御回路150に出力する。
The
メモリ制御回路150は、メモリアクセス制御回路100を構成する各回路を制御する。また、メモリ制御回路150は、出力する書込みデータを記録すべきメモリ200のアドレスを指定するアドレス出力信号、メモリ200を制御するメモリ制御信号、および、バイトイネーブル信号を出力する。さらに、メモリ制御回路150は、外部から供給されるクロックに基づいて入力イネーブル信号を生成し、これをメモリアクセス制御回路100の各構成回路に供給する。
The
なお、メモリ200が複数のチップで構成される場合は、書込みデータを書き込むべき一のメモリを選択するためのチップセレクト信号をメモリ制御信号として出力してもよい。
When the
メモリ制御回路150は、シフトレジスタ110が1バースト分の書込みデータを取り込んだ時点において、判定回路130から同時スイッチング数が閾値を超えていない旨の判定結果を受信した場合は、バスセレクタ160により出力する書込みデータを通常データバス111側に切り替え、シフトレジスタ111に記憶させた1バースト分の書込みデータを出力ラッチ170を介してバッファ180から出力することにより、通常のメモリ書込み動作によって書込みデータをメモリ200に書き込む。
When the
メモリ制御回路150は、判定回路130から同時スイッチング数が閾値を超えた旨の判定結果を受信した場合は、分割出力制御信号をデータ保持回路140に送信することにより、シフトレジスタ110に記憶された1バースト分の書込みデータをデータ保持回路140が8ビットの第2バス幅に分割して保持するようにデータ保持回路140を制御する。また、メモリ制御回路150は、分割出力制御信号によりデータ保持回路140を制御し、データ保持回路140が分割し保持した第2バス幅である8ビットの書込みデータを、無効データを付加して第1バス幅である32ビットにして段階的に出力させる。メモリ制御回路150は、バスセレクタ160の出力を分割データバス149側に切り替え、出力ラッチ170を介してバッファ180から分割後の書込みデータを段階的に出力することにより、書込みデータをメモリ200に書き込む。
When the
データ保持回路140は、メモリ制御回路150からの分割出力制御信号に基づいて、シフトレジスタ110に記憶されている1バースト分の書込みデータを保持する。このとき、データ保持回路140は、メモリ制御回路150からの分割出力制御信号に基づいて、保持している書込みデータを第2バス幅である8ビットのバス幅のデータに分割し、8ビットのバス幅の書込みデータとして保持する。また、データ保持回路140は、分割し保持した書込みデータに無効データを付加して段階的にバスセレクタ160へ出力する。
The
バスセレクタ160は、メモリ制御回路150からの制御信号により、通常データバス111または分割データバス141のいずれかのデータを選択して出力する。
The
出力ラッチは、入力イネーブル信号に同期して書込みデータをバッファ180に出力する。
The output latch outputs write data to the
バッファ180は、出力ラッチから受信した書込みデータをより低いインピーダンスの電圧信号に変換してメモリ200に出力する。
The
図3は、データ保持回路の回路ブロック図である。 FIG. 3 is a circuit block diagram of the data holding circuit.
図3に示すように、データ保持回路140は、第1シフトレジスタ141、第2シフトレジスタ142、第3シフトレジスタ142、および、第4シフトレジスタ144の4つのシフトレジスタを有する。第1シフトレジスタ141には、書込みデータの第1バス幅である32ビットのうちの1番目〜8番目の8ビットの第2バス幅で1バーストの書込みデータが記憶される。同様に、第2シフトレジスタ142には、第1バス幅である32ビットのうちの9番目〜16番目の8ビットの第2バス幅で1バーストの書込みデータが記憶される。第3シフトレジスタ143には、第1バス幅である32ビットのうちの17番目〜24番目の8ビットの第2バス幅で1バーストの書込みデータが記憶される。第4シフトレジスタ144には、第1バス幅である32ビットのうちの25番目〜32番目の8ビットの第2バス幅で1バーストの書込みデータが記憶される。このように、第1バス幅である32ビットの書込みデータを4つのシフトレジスタに第2バス幅である8ビットのバス幅で記憶させることにより、32ビットのバス幅の書込みデータを8ビットのバス幅の書込みデータに4分割することができる。
As shown in FIG. 3, the
データ保持回路140は、分割出力制御信号により、バス幅が4分割され8ビットの第2バス幅となった書込みデータを、無効データを付加して32ビットの第1バス幅として1ワードずつ段階的に出力する。
In accordance with the divided output control signal, the
ここで、データ保持回路140における書込みデータへの無効データの付加、および、無効データが付加された書込みデータの出力について説明する。本実施形態においては、1バーストの書込みデータを出力するために16段階の出力を必要とする。
Here, the addition of invalid data to the write data in the
第1シフトレジスタ141からの第1ワードの8ビット、第2シフトレジスタ142からの第1ワードの8ビット、第3シフトレジスタ143からの第1ワードの8ビット、および、第4シフトレジスタ144からの第1ワードの8ビットの合計32ビットが第1段階の出力となる。ここで、第1段階の出力においては、第1シフトレジスタ141からの出力のみが有効データで、第1シフトレジスタ141以外のシフトレジスタからの出力は無効データとなる。なお、メモリ制御回路150からは、出力される第1バス幅の32ビットのデータのうち有効データの位置をメモリ200に認識させるためのバイトイネーブル信号が出力される。例えば、バイトイネーブル信号のバス幅を4ビットとし、バイトイネーブル信号として先頭の1ビットのみ“1”である“1000”を出力することにより、出力される第1バス幅の32ビットのデータのうち有効データの位置が先頭の8ビットであることを示してもよい。
8 bits of the first word from the
第2段階の出力は、出力されている第1バス幅の32ビットのデータは変化させずにバイトイネーブル信号を変化させることにより、出力される第1バス幅の32ビットのデータのうち2番目の8ビットを有効データとして出力する。従って、第1段階から第2段階の出力に至るときの同時スイッチング数は0である。第2段階においては、バイトイネーブル信号として、例えば、2番目の1ビットのみ“1”である“0100”を出力することにより、出力される第1バス幅の32ビットのデータのうち有効データの位置が2番目の8ビットであることを示すことができる。 The second stage output is the second of the 32-bit data of the first bus width that is output by changing the byte enable signal without changing the 32-bit data of the first bus width that is being output. Are output as valid data. Therefore, the number of simultaneous switchings from the first stage to the second stage output is zero. In the second stage, for example, by outputting “0100”, which is “1” only for the second 1 bit, as the byte enable signal, the valid data of the 32-bit data of the first bus width to be output is output. It can be shown that the position is the second 8 bits.
第3段階の出力および第4段階の出力も、第2段階の出力と同様に、出力されている第1バス幅の32ビットのデータは変化させずにバイトイネーブル信号を変化させることにより、出力される第1バス幅の32ビットのデータのうち先頭から、それぞれ3番目および4番目の8ビットを有効データとするものである。 Similarly to the output of the second stage, the output of the third stage and the output of the fourth stage are output by changing the byte enable signal without changing the 32-bit data of the output first bus width. Of the 32-bit data of the first bus width, the third and fourth 8 bits from the top are valid data.
第5段階の出力においては、分割出力制御信号により、第1シフトレジスタ141のみ動作させる。これにより、第1シフトレジスタ141の1段目のフリップフロップ141aに記憶された8ビットの書込みデータは2段目のフリップフロップ141bに記憶された書込みデータで置き換わり、2段目のフリップフロップ141bに記憶された8ビットの書込みデータは3段目のフリップフロップ141cに記憶された書込みデータに置き換わり、3段目のフリップフロップ141cに記憶された8ビットの書込みデータは4段目のフリップフロップ141dに記憶された書込みデータに置き換わる。なお、4段目のフリップフロップ141dに記憶されたデータは、セレクタ145により入力を切り替えられることにより、データ“0”で置き換わることができる。
In the fifth stage output, only the
第1シフトレジスタ141のみ動作させた結果、第5段階の出力においては、第1シフトレジスタ141からの出力である8ビットのみが切り替わることとなるため、同時スイッチング数を8ビット以下に抑制することができる。
As a result of operating only the
また、第5段階の出力においては、第1シフトレジスタ141からの出力のみが有効データで、第1シフトレジスタ141以外のシフトレジスタからの出力は無効データとなる。従って、バイトイネーブル信号として、例えば、“1000”を出力することにより、出力される第1バス幅の32ビットのデータのうち有効データの位置が先頭の8ビットであることを示すことができる。
In the fifth stage output, only the output from the
第6〜8段階においても、第5段階と同様に、それぞれ、第2シフトレジスタ142、第3シフトレジスタ142、第4シフトレジスタ144のみを動作させ、それぞれ、第2シフトレジスタ142、第3シフトレジスタ142、第4シフトレジスタ144の出力を有効データとして出力する。
In the sixth to eighth stages, similarly to the fifth stage, only the
以下同様に、1バーストの書込みデータを16段階で出力することができる。ここで、いずれの段階へ至るときであってもメモリ制御回路150の出力における同時スイッチング数は8以下となる。
Similarly, one burst of write data can be output in 16 stages. Here, at any stage, the number of simultaneous switching at the output of the
図4は、本実施形態に係るメモリ制御回路のメモリアクセス方法の単純な説明図である。なお、図4においては、説明を簡単なものとするため、第1バス幅を8ビット、第2バス幅を4ビットとして記載している。 FIG. 4 is a simple explanatory diagram of the memory access method of the memory control circuit according to the present embodiment. In FIG. 4, the first bus width is described as 8 bits and the second bus width is described as 4 bits for the sake of simplicity.
図4のAはメモリアクセス制御回路の出力のうち上位ビットを有効データとしてメモリに書き込む1回目の書き込みを示す図であり、図4のBは下位ビットを有効データとしてメモリに書き込む2回目の書込みを示す図である。 4A is a diagram showing the first write in which the upper bits of the output of the memory access control circuit are written into the memory as valid data, and B in FIG. 4 is the second write in which the lower bits are written into the memory as valid data. FIG.
図4のAに示すように、メモリアクセス制御回路100の出力500は、“10001111”であり、上位4ビットの“1000”と下位4ビットの“1111”はそれぞれ異なるシフトレジスタの出力である。ここで、下位ビットの“1111”は既にメモリに書き込まれた前段の書込みデータ(点線で囲んだ部分)が保持された状態を示している。第1回目の書込みにおいては上位4ビットを有効データとし、下位4ビットを無効データとして、メモリ200に送信する。メモリ200は、メモリ制御回路150から送信される上位ビットが有効データである旨のバイトイネーブル信号を受信することにより、上位4ビットの“1000”のみを記憶する。
As shown in FIG. 4A, the
2回目の書込みにおいては、図4のBに示すように、既にメモリに書き込まれた上位4ビットの“1000”は保持し、下位ビットを出力するシフトレジスタのみを動作させることで当該シフトレジスタの後段のフリップフロップの出力500を遷移させて下位4ビットとして出力する。第2回目の書込みにおいては下位4ビットを有効データとし、上位4ビットを無効データとして、メモリ200に送信する。メモリ200は、メモリ制御回路150から送信される下位ビットが有効データである旨のバイトイネーブル信号を受信することにより、下位4ビットの“0100”のみを記憶する。
In the second write, as shown in FIG. 4B, the upper 4 bits “1000” already written in the memory are held, and only the shift register that outputs the lower bits is operated to operate the shift register. The
このように、上位ビットまたは下位ビットのいずれか一方のみのデータを切り換えることにより同時スイッチング数を4以下に抑制することができる。 Thus, the number of simultaneous switching can be suppressed to 4 or less by switching data of only one of the upper bits and the lower bits.
図5は、本実施形態に係るメモリアクセス制御方法を示すフローチャートである。本フローチャートによるメモリアクセス制御方法は、本実施形態に係るメモリアクセス制御回路100により実施することができる。
FIG. 5 is a flowchart showing the memory access control method according to the present embodiment. The memory access control method according to this flowchart can be implemented by the memory
メモリアクセス制御回路100は、上位装置から1バーストの書込みデータのシフトレジスタ110への取り込みを開始し(S500)、書込みデータの前後2ワード間の同時スイッチング数を検出する(S502)。
The memory
メモリアクセス制御回路100は、1バーストの書込みデータのシフトレジスタ110への取り込みが完了すると(S501)、同時スイッチング数が閾値を超えているか判断し(S503)、閾値を超えていない場合は(S503:NO)、1バーストの書込みデータのメモリへの通常の書込みを実施する(S504)。
When the fetch of one burst of write data into the
メモリアクセス制御回路100は、同時スイッチング数が閾値を超えていると判断した場合は(S503:YES)、1バーストの書込みデータをバス幅を4分割して保持する(S505)。そして、4分割した書込みデータに無効データを付加してメモリに順次出力するとともに、送信されるデータのうち有効データの位置を認識しうるバイトイネーブル信号を出力し(S507)、有効データをメモリに書き込む(S506)。
When the memory
以上、本発明の実施形態に係るメモリアクセス制御回路およびメモリアクセス制御方法について説明したが、本実施形態は以下の効果を奏する。 The memory access control circuit and the memory access control method according to the embodiment of the present invention have been described above. However, the present embodiment has the following effects.
メモリへ一定のバス幅で入力されるバーストデータにおいて、同時に電圧が切替るビットの数が所定の閾値を超えた場合は、該バーストデータのバス幅を分割して段階的にメモリへ出力させる。これにより、同時に電圧が切替るビットの数を抑制し、簡易にスイッチングノイズを低減することができる。 In burst data input to the memory with a constant bus width, when the number of bits whose voltages are switched simultaneously exceeds a predetermined threshold value, the bus width of the burst data is divided and output to the memory in stages. As a result, the number of bits whose voltages are switched simultaneously can be suppressed, and switching noise can be easily reduced.
なお、本発明の実施形態に係るメモリアクセス制御回路およびメモリアクセス制御方法は、上述した実施形態に限定されるものではない。 Note that the memory access control circuit and the memory access control method according to the embodiments of the present invention are not limited to the above-described embodiments.
例えば、上記実施形態においては、データ保持回路にバースト単位で書込みデータを保持するが、同時スイッチング数が閾値を超えている前後2ワードの書込みデータのみを保持するようにしてもよい。 For example, in the above embodiment, the write data is held in burst units in the data holding circuit, but only the write data of two words before and after the simultaneous switching number exceeds the threshold may be held.
また、メモリアクセス制御回路はハードウェアのみで構成されるものでなくてもよく、一部をソフトウェアで置き換えてもよい。 In addition, the memory access control circuit may not be configured only by hardware, and a part thereof may be replaced by software.
1 記憶装置、
10 集積回路、
100 メモリアクセス制御回路、
190 内部データ出力部、
200 メモリ。
1 storage device,
10 integrated circuit,
100 memory access control circuit,
190 Internal data output section,
200 memory.
Claims (12)
第1バス幅で入力される入力データの連続する前後2つのデータを比較して互いに異なるビットの数を検出する検出手段と、
前記検出手段が検出した前記異なるビットの数が閾値を超えたかどうかを判定する判定手段と、
前記判定手段が前記異なるビットの数が閾値を超えたと判断したとき、閾値を超えたと判断されたデータを含む前記入力データを予め定めた単位で保持するデータ保持手段と、
データ保持手段により保持される前記入力データの前記第1バス幅を第2バス幅とすることにより前記入力データを分割するデータ分割手段と、
前記データ分割手段により分割された前記入力データを段階的に出力するデータ出力手段と、
を有することを特徴とするメモリアクセス制御回路。 An access control circuit for a burst access type memory,
Detection means for comparing two consecutive data before and after the input data input with the first bus width and detecting the number of different bits from each other;
Determining means for determining whether the number of different bits detected by the detecting means exceeds a threshold;
A data holding means for holding the input data including data determined to exceed the threshold when the determination means determines that the number of different bits exceeds the threshold;
Data dividing means for dividing the input data by setting the first bus width of the input data held by the data holding means as the second bus width;
Data output means for outputting the input data divided by the data dividing means stepwise;
A memory access control circuit comprising:
第1バス幅で入力される入力データの連続する前後2つのデータを比較して互いに異なるビットの数を検出するステップ(a)と、
前記ステップ(a)において検出された前記ビットの数が閾値を超えたかどうかを判定するステップ(b)と、
前記ステップ(b)において、前記ビットの数が閾値を超えたと判断されたとき、閾値を超えたと判断されたデータを含む前記入力データを予め定めた単位で保持するステップ(c)と、
前記ステップ(c)において保持される前記データの前記第1バス幅を第2バス幅とすることによりバースト単位の前記入力データを分割するステップ(d)と、
前記ステップ(d)において分割された前記入力データを段階的に出力するステップ(e)と、
を有することを特徴とするメモリアクセス制御方法。 A method for controlling access to a burst access type memory,
Comparing two consecutive data before and after the input data input with the first bus width to detect the number of different bits;
Determining whether the number of bits detected in step (a) exceeds a threshold value (b);
(C) holding the input data including data determined to exceed the threshold in a predetermined unit when it is determined in step (b) that the number of bits exceeds the threshold;
Dividing the input data in units of bursts by setting the first bus width of the data held in the step (c) as a second bus width;
A step (e) of outputting the input data divided in the step (d) stepwise;
A memory access control method comprising:
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