JP2012227229A - 半導体装置 - Google Patents

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Abstract

【課題】放熱板の熱を筐体から放熱するものにおいて、筐体の電位とパッケージの接地電位とが異なる場合でも、筐体から伝搬されるノイズを安定した電位に逃がし、誤動作の発生を効果的に防止する。
【解決手段】半導体装置1は、パッケージ内に、半導体チップ5や、それと電気的接続点Aで接続された放熱板6、リード端子を備える。このとき、半導体チップ5のグランド電極Bの電極パッドと、基板に接続されて接地電位とされるリード端子7(G)とが接続される。放熱板6は、放熱ゲル11を介して筐体3に接触される。パッケージ内に、放熱板6とリード端子7(G)との間を接続するノイズ逃がし用のバイパス経路9を設ける。バイパス経路9はキャパシタを備え、そのインピーダンスZ1が、半導体チップ1の回路インピーダンスZ0よりも十分に低く構成される。
【選択図】図1

Description

本発明は、半導体チップに接続された放熱板をパッケージの一面に備えて構成され、前記放熱板とは反対側の面において基板に実装されると共に、前記放熱板を筐体に熱的に接触させた状態で設けられる半導体装置に関する。
例えばIGBT等のパワー素子を含んだ半導体装置としては、パッケージの一面に設けられた放熱板(ヒートシンク)を、基板側ではなく、筐体側に配置したいわゆるリバースタイプのものがある(例えば特許文献1参照)。この特許文献1に開示された半導体部品は、放熱板の下面側にICチップを配置し、そのICチップと複数本の回路リードとがワイヤを介して接続され、全体を樹脂で封止して構成される。そして、半導体部品は、各回路リードが基板上のパターンに接続されると共に、放熱板が、筐体(アルミケース)にねじ止め固定されて設けられる。
尚、この特許文献1では、筐体に高周波ノイズが乗った際のICチップの保護のために、放熱板と1本の側路リードとを接続し、その側路リードを基板上の接地電位が与えられるアース回路に接続するようにしている。これにより、放熱板の電位が安定した接地電位に固定され、放熱板から高周波ノイズをアース回路に逃がすことができる。
特開2002−203937号公報
ところで、例えば、上記したようなリバースタイプの半導体装置を、自動車のECU等に用いる場合には、ICチップの回路(パッケージ)におけるグランド電位(バッテリのマイナス端子電位)と、筐体(アルミケース)の電位(ボデーアース)とが異なってくるケースが生ずる。このように、筐体電位と基板のグランド電位との間に電位差が生ずると、上記特許文献1に記載された半導体装置では、筐体と放熱板とが電気的に接続されているため、ノイズ発生時に急激な電流変動が起こり、基板電位の急変動に起因して、ICチップに誤動作が発生してしまう虞がある。
本発明は上記事情に鑑みてなされたもので、その目的は、放熱板からの熱を筐体を介して放熱できるものにおいて、筐体の電位とパッケージの接地電位とが異なる場合でも、筐体から伝搬されるノイズを安定した電位に逃がすことができ、誤動作の発生を効果的に防止することができる半導体装置を提供するにある。
上記目的を達成するために、本発明の半導体装置は、半導体チップ(5、23、33、43)に接続された放熱板(6)をパッケージ(4)の一面に備えて構成され、前記放熱板(6)とは反対側の面において基板(2)に実装されると共に、前記放熱板(6)を筐体(3)に絶縁性伝熱部材(11)を介して熱的に接触させた状態で設けられるものであって、前記放熱板(6)とパッケージ(4)の接地電位(B、7(G))との間を接続するように、前記半導体チップ(5、23、33、43)の回路インピーダンスよりも低いインピーダンスを有する、ノイズ逃がし用のバイパス経路(9、22、32、42)を設けたところに特徴を有する(請求項1の発明)。
これによれば、放熱板(6)からの熱が筐体(3)を介して放熱されるのであるが、それらの間には絶縁性伝熱部材(11)が介在されるので、筐体(3)電位と基板(2)電位との間に電位差があっても、筐体(3)と放熱板(6)との間で直流電流の経路が遮断されることになり、筐体(3)からの直流電流成分が半導体チップ(5、23、33、43)側に流れることを未然に防止することができる。
そして、放熱板(6)とパッケージ(4)の接地電位(B、7(G))との間を接続するように、半導体チップ(5、23、33、43)の回路インピーダンスよりも低いインピーダンスを有するノイズ逃がし用のバイパス経路(9、22、32、42)を設けたので、筐体(3)から伝搬されてくるノイズを、バイパス経路(9、22、32、42)を通して安定した電位であるパッケージ(4)の接地電位(B、7(G))に逃がすことができ、半導体チップ(5、23、33、43)の回路側に流れ込むノイズを低減して誤動作を防止することができる。しかも、筐体(3)電位と基板(2)電位との間に電位差があって、放熱板(6)と筐体(3)とがショートするような事態が発生しても、電流をインピーダンスのより低いバイパス経路(9、22、32、42)側に流すことで、急激な電流変動を防止することができる。
より具体的には、上記バイパス経路(9、22、32、42)を、キャパシタ(12、24)、インダクタ、ダイオード、抵抗、ツェナーダイオードの単体又はそれらの組合せを備える構成とすることができる(請求項2の発明)。このとき、前記バイパス経路(9、22、32、42)は、少なくともキャパシタ(12、24)を含んでいることが望ましく(請求項3の発明)、高周波ノイズを吸収する効果が期待できる。
また本発明においては、上記バイパス経路(9)を、前記放熱板(6)と前記半導体チップ(5)の外部の接地電位(7(G))との間を接続するように設けることができる(請求項4の発明)。又は、上記バイパス経路(22)を、前記半導体チップ(23)内において、前記放熱板(6)との接続点(A)と、該半導体チップ(23)内の接地電位(B)との間を接続するように設けることができる(請求項5の発明)。
或いは、上記バイパス経路(32)を、前記半導体チップ(33)内の前記放熱板(6)との接続点(A)と、前記半導体チップ(33)の外部の接地電位(7(G))との間を接続するように設けることができる(請求項6の発明)。更には、上記バイパス経路(42)を、前記放熱板(6)と、前記半導体チップ(43)内の接地電位(B)との間を接続するように設けることもできる(請求項7の発明)。いずれも、所期の目的を達成することができる。
本発明の第1の実施例を示すもので、筐体から伝搬されるノイズに対する半導体装置の等価的な回路構成を示す図 筐体からノイズが伝搬された場合の模式図(a)を、参考例の模式図(b)と共に示す図 半導体装置の実装構造を概略的に示す縦断面図 バイパス経路の構成の(a)、(b)2種類の例について、上下反転した状態で示す要部の斜視図 本発明の第2の実施例を示すもので、図1相当図 バイパス経路の構成の例について上下反転した状態で示す要部の斜視図 本発明の第3の実施例を示すもので、図1相当図 図4相当図 本発明の第4の実施例を示すもので、図1相当図 図4相当図
以下、本発明を具体化したいくつかの実施例について、図1ないし図10を参照しながら説明する。尚、以下の各実施例においては、本発明を、例えば自動車のECUに用いられる、IGBT等のパワー素子を含んだいわゆるリバースタイプの半導体装置に適用している。
(1)第1の実施例
まず、図1ないし図4を参照して、本発明の第1の実施例について述べる。図3は、本実施例に係る半導体装置1を実装した様子を概略的に示しており、便宜上、半導体装置1の断面についてのハッチングを省略している。また、図4は、半導体装置1の内部の要部構成を、図3とは上下反転した状態で示している。図3に示すように、この半導体装置1は、基板2上に実装された状態で、例えばアルミケースからなる筐体3(上壁のみ図示)内に収容される。尚、前記筐体3は、自動車のボデーに電気的に接続されており、ボデーアース電位とされる。
図4にも示すように、半導体装置1は、例えばエポキシ樹脂から薄型矩形ブロック状に構成されたパッケージ4内に、半導体チップ5を備えると共に、パッケージ4の上面に、半導体チップ5に熱的(及び電気的)に接続された放熱板(ヒートシンク)6を露出状態に備えている。前記放熱板6は、例えばアルミニウムや銅等の熱伝導性の高い金属から、パッケージ4よりもやや小さい矩形板状に構成されている。図1に示すように、半導体チップ5の上面側の電気的接続点Aと放熱板6とが、電気的に接続されている。
また、前記パッケージ4の側面部には、複数本のリード端子7が導出されている。各リード端子7は、パッケージ4の内部において、半導体チップ5の下面側の各電極パッドとボンディングワイヤ8により接続されている。尚、周知のように、複数本のリード端子7は、予め外周側でつながったリードフレームの形態で供給され、パッケージ4の形成(樹脂モールド成型)後に、個々に分離され、整形されるようになっている。
このとき、半導体チップ5の電極パッドのうち、グランド電極B(図1参照)の電極パッドと、前記複数本のリード端子7のうち所定の1本のリード端子7(他と区別する場合には、便宜上符号7の後に(G)を付す)とが、ボンディングワイヤ8により接続されている。このリード端子7(G)が、基板2のグランドのパターン10(G)(図3参照)と接続されて、安定した電位である接地(グランド)電位、例えば車載バッテリのマイナス端子と同電位とされるようになっている。そして、後述するように、半導体装置1(パッケージ4内)には、前記放熱板6とリード端子7(G)との間を接続するノイズ逃がし用のバイパス経路9が設けられる。
図3に示すように、上記半導体装置1は、各リード端子7が、基板2上の導体パターン10にはんだ付けされて実装される。このとき、リード端子7(G)が、基板2上のグランドのパターン10(G)にはんだ付け接続されることにより、リード端子7(G)がパッケージ4の接地電位とされる。これと共に、半導体装置1の上面側においては、パッケージ4から露出している前記放熱板6の上面が、絶縁性伝熱部材である放熱ゲル11を介して筐体3に熱的に接続(接触)されている。尚、放熱板6と筐体3との間に設けられる絶縁性伝熱部材としては、放熱ゲル11に限らず、放熱性接着剤、パッド、グリース、フェーズチェンジマテリアル、放熱テープ、放熱シート等であっても良い。
さて、前記ノイズ逃がし用のバイパス経路9について述べる。上記のように、バイパス経路9は、放熱板6と、パッケージ4の接地電位との間を接続するように設けられている。このバイパス経路9は、キャパシタ、インダクタ、ダイオード、抵抗、ツェナーダイオードの単体又はそれらの組合せを備えて構成され、図1、図2に示すように、そのインピーダンスZ1が、半導体チップ1の回路インピーダンスZ0よりも十分に低くなる(Z1<<Z0)ように構成されている。
具体的には、本実施例では、バイパス経路9は、パッケージ4内において、放熱板6と、半導体チップ4の外部の接地電位、この場合リード端子7(G)とを接続するように設けられ、図3、図4に示すように、キャパシタの単体であるチップコンデンサ12を備えて構成されている。
この場合、図4(a)に示すように、チップコンデンサ12の一方の端子を、放熱板6にはんだ付け等により直接的に接続すると共に、他方の端子と前記リード端子7(G)とをボンディングワイヤ8により接続することにより、バイパス経路9を設けることができる。或いは、図4(b)に示すように、チップコンデンサ12の両端子を、放熱板6及びリード端子7(G)に対して夫々ボンディングワイヤ8により接続することにより、バイパス経路9を設けることができる。
次に、上記構成の作用について、図1及び図2も参照して述べる。図1は、筐体3から半導体装置1に対してノイズが伝搬される際の、等価的な回路構成を模式的に示している。また、図2(a)も、同様の等価的な回路をより簡略化して示している。但し、筐体3や放熱板6のインピーダンスは、回路インピーダンスZ0に対し十分に小さいため省略している。ここで、図1に示すように、筐体3と放熱板6との間に放熱ゲル11が設けられることにより、それらの間に容量成分Cが存在することになる。
放熱板6は、半導体装置1(半導体チップ5)の電気的接続点Aに接続され、半導体チップ5内において、電気的接続点A、回路インピーダンスZ0、グランド電極B、リード端子7(G)の順につながる回路が構成されている。リード端子7(G)は、基板2上のグランドのパターン10(G)と接続されて、安定した接地電位(GND)とされる。そして、この回路と並列に、前記放熱板6とリード端子7(G)との間には、回路インピーダンスZ0よりも十分に低いインピーダンスZ1を有するノイズ逃がし用のバイパス経路9が設けられている。
この構成において、自動車にあっては、筐体3の電位(ボデーアース電位)と、リード端子7(G)のグランド電位との間で、電位差が生ずるケースがあるが、筐体3と放熱板6との間に容量成分Cが存在することにより、直流電流の経路が遮断されている。従って、筐体3からの直流電流成分が半導体装置1(半導体チップ5)側に流れることを未然に防止することができる。
そして、放熱板6とリード端子7(G)との間を接続するように、半導体チップ5の回路インピーダンスZ0よりも低いインピーダンスZ1を有するノイズ逃がし用のバイパス経路9を設けたので、筐体3から伝搬されてくるノイズを、バイパス経路9を通して安定した電位である接地電位に逃がすことができる。この結果、半導体チップ5の回路側に流れ込むノイズを低減して誤動作等の不具合を防止することができる。
ここで、上記のように筐体3の電位と基板2の接地(グランド)電位との間に電位差がある状態で、例えば、放熱ゲル11の厚みが比較的薄い状態で、車体の振動等により筐体3に応力が作用するなどして、放熱板6と筐体3とがショートするような事態が発生することが考えられる。図2(b)には、参考例として、バイパス経路9を設けない場合の等価的な回路構成を示しており、この場合には、筐体3からのノイズが全て半導体チップ5の回路を通って接地電位に抜けることになり、回路に大きなノイズ電流が流れて誤動作が発生しやすくなる。
これに対し、本実施例では、図2(a)に示すように、インピーダンスのより低いバイパス経路9を設けたことにより、筐体3からのノイズを、バイパス経路9側を通して接地電位に逃がすことができ、半導体チップ5の回路側に流れるノイズ電流をごく小さく済ませることができ、急激な電流変動ひいては誤動作を防止することができる。このとき、特に本実施例では、バイパス経路9を、コンデンサ12を有して構成したので、高周波ノイズを吸収する効果が期待できる。
このように、本実施例の半導体装置1によれば、放熱板6からの熱を、筐体3を介して放熱できるものにおいて、放熱板6とパッケージ4の接地電位(リード端子7(G))との間を接続するように、半導体チップ1の回路インピーダンスZ0よりも低いインピーダンスZ1を有するバイパス経路9を設けたので、筐体3の電位とパッケージ4の接地電位とが異なる場合でも、筐体3から伝搬されるノイズを安定した電位に逃がすことができ、誤動作の発生を効果的に防止することができるという優れた効果を奏する。
(2)第2〜第4の実施例
次に、図5〜図10を参照して、本発明の第2〜第4の実施例について述べる。尚、第2の実施例以降の説明に関しては、上記した第1の実施例と同一部分には同一符号を付して詳しい説明を省略し、第1の実施例と異なる点についてのみ述べる。
図5及び図6は、本発明の第2の実施例を示すものである。本実施例に係る半導体装置21が、上記第1の実施例と異なる点は、ノイズ逃がし用のバイパス経路22の構成にある。即ち、本実施例では、図5に示すように、バイパス経路22は、半導体チップ23内において、放熱板6との電気的接続点Aと、半導体チップ23内のグランド電極B(接地電位)との間を接続するように設けられている。このバイパス経路22は、例えばコンデンサ素子24(キャパシタ)を備えており、そのインピーダンスZ2が、半導体チップ23の回路インピーダンスZ0よりも十分に低くなる(Z2<<Z0)ように構成されている。
この場合、図6に模式的に示すように、コンデンサ素子24は、半導体チップ23内に配線と共に作り込まれている。これにより、バイパス経路22(コンデンサ素子24)は、電気的接続点Aとグランド電極Bとの間を接続するようにして、回路インピーダンスZ0と並列に設けられている。半導体チップ23のグランド電極Bの電極パッドが、ボンディングワイヤ8によりリード端子7(G)に接続されている。
この構成によれば、上記第1の実施例と同様に、放熱板6と筐体3との間には放熱ゲル11が介在されるので、筐体3と電位と基板2のグランド電位との間に電位差があっても、筐体3からの直流電流成分が半導体装置21側に流れることを未然に防止することができる。そして、ノイズ逃がし用のバイパス経路22を設けたので、筐体3から伝搬されてくるノイズを、バイパス経路22を通して安定した電位である接地電位に逃がすことができる。しかも、放熱板6と筐体3とがショートするような事態が発生しても、急激な電流変動を防止することができ、半導体チップ23の回路側に流れ込むノイズ電流を低減して誤動作を防止することができる。
従って、この第2の実施例によっても、放熱板6からの熱を、筐体3を介して放熱できるものにおいて、放熱板6とパッケージ4の接地電位(リード端子7(G))との間を接続するように、半導体チップ23の回路インピーダンスZ0よりも低いインピーダンスZ2を有するバイパス経路22を設けたので、筐体3の電位とパッケージ4の接地電位とが異なる場合でも、筐体3から伝搬されるノイズを安定した電位に逃がすことができ、誤動作の発生を効果的に防止することができるという優れた効果を得ることができる。
図7及び図8は、本発明の第3の実施例を示すものである。本実施例に係る半導体装置31においては、やはり、ノイズ逃がし用のバイパス経路32の構成が、上記第1の実施例等と相違している。即ち、本実施例では、図7に示すように、バイパス経路32は、半導体チップ33の放熱板6との電気的接続点Aと、半導体チップ33の外部の接地電位であるリード端子7(G)とを接続するように設けられている。このバイパス経路32は、例えばチップコンデンサ12(キャパシタ)を備えており、そのインピーダンスZ3が、半導体チップ33の回路インピーダンスZ0よりも十分に低くなる(Z3<<Z0)ように構成されている。
この場合、図8(a)に示すように、チップコンデンサ12の一方の端子を、ボンディングワイヤ8により半導体チップ33の電気的接続点Aの電極パッドと接続すると共に、チップコンデンサ12の他方の端子を、リード端子7(G)にはんだ付け等により直接的に接続することにより、バイパス経路32を設けることができる。或いは、図8(b)に示すように、チップコンデンサ12の両端子を、半導体チップ33の電気的接続点Aの電極パッド及びリード端子7(G)に対して夫々ボンディングワイヤ8により接続することにより、バイパス経路32を設けることができる。
この構成においても、上記第1、第2の実施例と同様に、放熱板6と筐体3との間には放熱ゲル11が介在されるので、筐体3と電位と基板2のグランド電位との間に電位差があっても、筐体3からの直流電流成分が半導体装置31側に流れることを未然に防止することができる。そして、ノイズ逃がし用のバイパス経路32を設けたので、筐体3から伝搬されてくるノイズを、バイパス経路32を通して安定した電位である接地電位に逃がすことができる。しかも、放熱板6と筐体3とがショートするような事態が発生しても、急激な電流変動を防止することができ、半導体チップ33の回路側に流れ込むノイズ電流を低減して誤動作を防止することができる。
従って、この第3の実施例によっても、放熱板6からの熱を、筐体3を介して放熱できるものにおいて、筐体3の電位とパッケージ4の接地電位とが異なる場合でも、筐体3から伝搬されるノイズを安定した電位に逃がすことができ、誤動作の発生を効果的に防止することができるという優れた効果を得ることができる。
図9及び図10は、本発明の第4の実施例を示している。本実施例に係る半導体装置41は、ノイズ逃がし用のバイパス経路42を備えている。即ち、図9に示すように、バイパス経路42は、放熱板6と、半導体チップ43内の接地電位であるグランド電極Bとの間を接続するように設けられている。このバイパス経路42は、例えばチップコンデンサ12(キャパシタ)を備えており、そのインピーダンスZ4が、半導体チップ43の回路インピーダンスZ0よりも十分に低くなる(Z4<<Z0)ように構成されている。
この場合、図10(a)に示すように、チップコンデンサ12の一方の端子を、放熱板6にはんだ付け等により直接的に接続すると共に、チップコンデンサ12の他方の端子を、ボンディングワイヤ8により半導体チップ43のグランド電極Bの電極パッドと接続することにより、バイパス経路42を設けることができる。或いは、図10(b)に示すように、チップコンデンサ12の両端子を、放熱板6及び半導体チップ43のグランド電極Bの電極パッドに対して夫々ボンディングワイヤ8により接続することにより、バイパス経路42を設けることができる。
この構成においても、上記第1〜第3の実施例と同様に、放熱板6と筐体3との間には放熱ゲル11が介在されるので、筐体3と電位と基板2のグランド電位との間に電位差があっても、筐体3からの直流電流成分が半導体装置41側に流れることを未然に防止することができる。そして、ノイズ逃がし用のバイパス経路42を設けたので、筐体3から伝搬されてくるノイズを、バイパス経路42を通して安定した電位である接地電位に逃がすことができる。しかも、放熱板6と筐体3とがショートするような事態が発生しても、急激な電流変動を防止することができ、半導体チップ43の回路側に流れ込むノイズ電流を低減して誤動作を防止することができる。
従って、この第4の実施例によっても、放熱板6からの熱を、筐体3を介して放熱できるものにおいて、筐体3の電位とパッケージ4の接地電位とが異なる場合でも、筐体3から伝搬されるノイズを安定した電位に逃がすことができ、誤動作の発生を効果的に防止することができるという優れた効果を得ることができる。
尚、上記した各実施例では、バイパス経路の低インピーダンス回路を、コンデンサ(キャパシタ)の単体から構成したが、例えば、コンデンサとダイオードとの直列接続回路、コンデンサと抵抗との並列接続回路、2個のダイオードを逆向きに接続した並列接続回路などの様々な回路から構成することができる。さらに、バイパス経路にダイオードやツェナーダイオードを用いる場合には、それらのもつ寄生容量による高周波ノイズの吸収を期待できる。
その他、本発明は上記し且つ図面に示した各実施例に限定されるものではなく、例えば、本発明は、自動車のECUに限らず、様々な用途及び構成の半導体装置に適用することができる等、要旨を逸脱しない範囲内で適宜変更して実施し得るものである。
図面中、1、21、31、41は半導体装置、2は基板、3は筐体、4はパッケージ、5、23、33、43は半導体チップ、6は放熱板、7はリード端子、7(G)はリード端子(外部の接地電位)、8はボンディングワイヤ、9、22、32、42はバイパス経路、10は導体パターン、11は放熱ゲル(絶縁性伝熱部材)、12はチップコンデンサ(キャパシタ)、24はコンデンサ素子(キャパシタ)、Aは電気的接続点(放熱板との接続点)、Bはグランド電極(半導体チップ内の接地電位)を示す。

Claims (7)

  1. 半導体チップ(5、23、33、43)に接続された放熱板(6)をパッケージ(4)の一面に備えて構成され、前記放熱板(6)とは反対側の面において基板(2)に実装されると共に、前記放熱板(6)を筐体(3)に絶縁性伝熱部材(11)を介して熱的に接触させた状態で設けられる半導体装置であって、
    前記放熱板(6)とパッケージ(4)の接地電位(B、7(G))との間を接続するように、前記半導体チップ(5、23、33、43)の回路インピーダンスよりも低いインピーダンスを有する、ノイズ逃がし用のバイパス経路(9、22、32、42)を設けたことを特徴とする半導体装置。
  2. 前記バイパス経路(9、22、32、42)は、キャパシタ(12,24)、インダクタ、ダイオード、抵抗、ツェナーダイオードの単体又はそれらの組合せを備えていることを特徴とする請求項1記載の半導体装置。
  3. 前記バイパス経路(9、22、32、42)は、少なくともキャパシタ(12,24)を含んでいることを特徴とする請求項2記載の半導体装置。
  4. 前記バイパス経路(9)は、前記放熱板(6)と前記半導体チップ(5)の外部の接地電位(7(G))との間を接続するように設けられることを特徴とする請求項1ないし3のいずれかに記載の半導体装置。
  5. 前記バイパス経路(22)は、前記半導体チップ(23)内において、前記放熱板(6)との接続点(A)と、該半導体チップ(23)内の接地電位(B)との間を接続するように設けられることを特徴とする請求項1ないし3のいずれかに記載の半導体装置。
  6. 前記バイパス経路(32)は、前記半導体チップ(33)内の前記放熱板(6)との接続点(A)と、前記半導体チップ(33)の外部の接地電位(7(G))との間を接続するように設けられることを特徴とする請求項1ないし3のいずれかに記載の半導体装置。
  7. 前記バイパス経路(42)は、前記放熱板(6)と、前記半導体チップ(43)内の接地電位(B)の間を接続するように設けられることを特徴とする請求項1ないし3のいずれかに記載の半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017022221A1 (ja) * 2015-08-05 2017-02-09 パナソニックIpマネジメント株式会社 放熱構造および電子機器
JP2021015856A (ja) * 2019-07-10 2021-02-12 株式会社デンソー 半導体装置
WO2022209090A1 (ja) * 2021-03-31 2022-10-06 三菱重工業株式会社 半導体パッケージ

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003163322A (ja) * 2001-11-28 2003-06-06 Denso Corp 半導体装置
JP2006245618A (ja) * 2006-06-14 2006-09-14 Fujitsu Ltd 受動素子内蔵半導体装置
JP2008028281A (ja) * 2006-07-25 2008-02-07 Rohm Co Ltd 半導体装置
JP2008192763A (ja) * 2007-02-02 2008-08-21 Fujitsu Ltd 容量セル及びそれを備えた半導体集積回路
JP2008198640A (ja) * 2007-02-08 2008-08-28 Nec Corp リードフレーム型光モジュールとその製造方法
JP2009212427A (ja) * 2008-03-06 2009-09-17 Panasonic Corp 回路モジュールとその製造方法
JP2011044622A (ja) * 2009-08-24 2011-03-03 Fujitsu Semiconductor Ltd 半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003163322A (ja) * 2001-11-28 2003-06-06 Denso Corp 半導体装置
JP2006245618A (ja) * 2006-06-14 2006-09-14 Fujitsu Ltd 受動素子内蔵半導体装置
JP2008028281A (ja) * 2006-07-25 2008-02-07 Rohm Co Ltd 半導体装置
JP2008192763A (ja) * 2007-02-02 2008-08-21 Fujitsu Ltd 容量セル及びそれを備えた半導体集積回路
JP2008198640A (ja) * 2007-02-08 2008-08-28 Nec Corp リードフレーム型光モジュールとその製造方法
JP2009212427A (ja) * 2008-03-06 2009-09-17 Panasonic Corp 回路モジュールとその製造方法
JP2011044622A (ja) * 2009-08-24 2011-03-03 Fujitsu Semiconductor Ltd 半導体装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017022221A1 (ja) * 2015-08-05 2017-02-09 パナソニックIpマネジメント株式会社 放熱構造および電子機器
US20180199472A1 (en) * 2015-08-05 2018-07-12 Panasonic Intellectual Property Management Co. Ltd. Heat dissipating structure and electronic apparatus
US10244668B2 (en) * 2015-08-05 2019-03-26 Panasonic Intellectual Property Management Co., Ltd. Heat dissipating structure and electronic apparatus
JP2021015856A (ja) * 2019-07-10 2021-02-12 株式会社デンソー 半導体装置
WO2022209090A1 (ja) * 2021-03-31 2022-10-06 三菱重工業株式会社 半導体パッケージ
JP2022155857A (ja) * 2021-03-31 2022-10-14 三菱重工業株式会社 半導体パッケージ
JP7294600B2 (ja) 2021-03-31 2023-06-20 三菱重工業株式会社 半導体パッケージ

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