JP2012209410A - Semiconductor device manufacturing method, ferroelectric element manufacturing method and electronic apparatus manufacturing method - Google Patents
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Abstract
Description
本発明は、半導体装置の製造方法、強誘電体素子の製造方法、特に、ポリマー材料を含有する液体材料を用いた溶液プロセスによる成膜技術に関する。 The present invention relates to a method for manufacturing a semiconductor device, a method for manufacturing a ferroelectric element, and more particularly to a film forming technique based on a solution process using a liquid material containing a polymer material.
近年、ＴＦＴ（thin film transistor、薄膜トランジスター）などの半導体素子の製造方法として溶液プロセス（液相プロセス）が注目されている。例えば、半導体素子の構成膜材料を液体材料中に含有させスピンコート法やインクジェット法などにより塗布した後、熱処理を施すことにより成膜する。
例えば、下記特許文献１には、溶液プロセスを用いた半導体素子の製造技術が開示されている。
In recent years, a solution process (liquid phase process) has attracted attention as a method for manufacturing a semiconductor element such as a thin film transistor (TFT). For example, a constituent film material of a semiconductor element is contained in a liquid material and applied by a spin coat method or an ink jet method, and then heat treatment is performed to form a film.
For example, Patent Document 1 below discloses a semiconductor element manufacturing technique using a solution process.
本発明者は、ＴＦＴなどの半導体素子に関する研究・開発に従事しており、その特性の向上を図ることができる装置構成および製造プロセスを検討している。
例えば、ゲート絶縁膜を絶縁ポリマーを含有する溶液プロセスで形成する場合には、追って詳細に説明するように、ポリマーの主鎖がランダムに位置するため、その後、熱処理を施し成膜しても、膜の配向性が低下していた。
特に、ゲート絶縁膜などに使用する場合は、チャネル方向の配向成分によりリーク電流が生じるため半導体素子特性の低下の要因となる。また、強誘電体特性は、膜の配向性に大きく左右されるため、特性をよくするためには、配向性の制御が重要となる。
The present inventor is engaged in research and development related to semiconductor elements such as TFTs, and is examining device configurations and manufacturing processes that can improve the characteristics thereof.
For example, when the gate insulating film is formed by a solution process containing an insulating polymer, as will be described in detail later, since the main chain of the polymer is randomly located, even after heat treatment, The orientation of the film was lowered.
In particular, when it is used for a gate insulating film or the like, a leakage current is generated due to an orientation component in the channel direction, which causes a deterioration in semiconductor element characteristics. Further, since the ferroelectric characteristics are greatly influenced by the orientation of the film, it is important to control the orientation in order to improve the characteristics.
本発明者らは、上記ポリマーの主鎖の方向を揃える技術として、上記特許文献２に記載の摩擦転写法を用いることを提案している。
しかしながら、上記摩擦転写法では、固体（ペレット）を押圧しつつ膜を形成するものであり、摩擦力による下地膜の損傷、平坦性が低いことが課題となっている。
そこで、本発明に係る具体的態様においては、液体プロセスに採用し易い配向性の制御が可能な半導体装置や強誘電体素子の製造方法を提供することを目的とする。
The present inventors have proposed using the friction transfer method described in
However, the above-described friction transfer method forms a film while pressing a solid (pellet), and the problem is that the underlying film is damaged by the frictional force and the flatness is low.
Therefore, a specific aspect of the present invention aims to provide a semiconductor device and a ferroelectric element manufacturing method capable of controlling the orientation that can be easily adopted in a liquid process.
本発明に係る半導体装置の製造方法は、ソース電極およびドレイン電極と、前記ソース電極及び前記ドレイン電極との間に配置され、チャネル部を有する有機半導体膜と、ゲート電極と、前記チャネル部と前記ゲート電極との間に配置されたゲート絶縁膜と、を有する半導体装置の製造方法であって、前記チャネル部を第１の温度に加熱する工程と、前記第１の温度の前記有機半導体膜に、前記第１の温度よりも低い第２の温度の絶縁性ポリマーを含む液滴材料を配置し一定の方向に延ばす塗工工程により前記ゲート絶縁膜を形成する工程と、を有する。 The method of manufacturing a semiconductor device according to the present invention includes a source electrode and a drain electrode, an organic semiconductor film having a channel portion disposed between the source electrode and the drain electrode, a gate electrode, the channel portion, and the channel portion. A method of manufacturing a semiconductor device having a gate insulating film disposed between a gate electrode, a step of heating the channel portion to a first temperature, and a step of forming the organic semiconductor film at the first temperature. And a step of forming the gate insulating film by a coating step of disposing a droplet material containing an insulating polymer having a second temperature lower than the first temperature and extending in a certain direction.
かかる方法によれば、溶液プロセスにおいて簡易な方法で、ゲート絶縁膜の配向性を向上させることができる。また、これにより装置特性を向上させることができる。
例えば、前記第１の温度は、前記絶縁性ポリマーの焼成温度より高く、前記第２の温度は、前記絶縁性ポリマーの焼成温度より低いことである。かかる方法によれば、液滴材料を配置するまでは液滴材料が焼成することなく、基材側の加熱された所で液滴材料が焼成し始める。よって、ゲート絶縁膜を均一にできるとともに、ゲート絶縁膜の配向性を向上させることができる。
例えば、前記一定の方向は、前記ソース電極から前記ドレイン電極への第一方向と交差する方向である第二方向である。かかる方法によれば、ゲート絶縁膜の配向性をチャネル長方向（キャリア（電子・ホール）の移動方向）と交差する方向に制御でき、ソース、ドレイン間のリーク電流の低減を図ることができる。
例えば、前記塗工の際に前記ゲート絶縁膜材料の溶媒を揮発速度の速い溶媒にする。かかる方法によれば、液体材料の乾燥速度を速くすることができる。
例えば、前記塗工の際の前記ゲート絶縁膜材料の固形分比率を調整することにより前記絶縁膜の膜厚を調整する。かかる方法によれば、容易に膜厚を調整することができる。
例えば、塗工を２回以上繰り返してもよい。このように、繰り返し成膜することで膜の厚膜化を図ることができる。
例えば、前記絶縁性ポリマーは、強誘電体ポリマーである。このように、強誘電体ポリマーを用いてもよい。配向性を向上させることで強誘電体特性が向上する。
例えば、前記強誘電体ポリマーは、フッ化ビニリデンと三フッ化エチレンとの共重合体Ｐ（ＶＤＦ／ＴｒＦＥ）、およびフッ化ビニリデンの重合体ＰＶＤＦのうちの少なくとも一方を主成分とするものである。かかる材料は、強誘電体特性が良好であり、上記半導体装置に用いて好適である。
According to this method, the orientation of the gate insulating film can be improved by a simple method in the solution process. This can also improve the device characteristics.
For example, the first temperature is higher than the firing temperature of the insulating polymer, and the second temperature is lower than the firing temperature of the insulating polymer. According to this method, the droplet material does not fire until the droplet material is disposed, and the droplet material starts to be fired at the heated place on the substrate side. Therefore, the gate insulating film can be made uniform and the orientation of the gate insulating film can be improved.
For example, the certain direction is a second direction that is a direction intersecting the first direction from the source electrode to the drain electrode. According to this method, the orientation of the gate insulating film can be controlled in the direction intersecting the channel length direction (the direction of movement of carriers (electrons / holes)), and the leakage current between the source and drain can be reduced.
For example, the solvent of the gate insulating film material is changed to a solvent having a high volatilization rate during the coating. According to this method, the drying speed of the liquid material can be increased.
For example, the thickness of the insulating film is adjusted by adjusting the solid content ratio of the gate insulating film material during the coating. According to this method, the film thickness can be easily adjusted.
For example, the coating may be repeated twice or more. Thus, the film can be thickened by repeatedly forming the film.
For example, the insulating polymer is a ferroelectric polymer. Thus, a ferroelectric polymer may be used. By improving the orientation, the ferroelectric properties are improved.
For example, the ferroelectric polymer is mainly composed of at least one of a copolymer P (VDF / TrFE) of vinylidene fluoride and ethylene trifluoride and a polymer PVDF of vinylidene fluoride. . Such a material has good ferroelectric characteristics and is suitable for use in the semiconductor device.
本発明に係る強誘電体素子の製造方法は、第１電極と、前記第１電極と強誘電体膜を介して配置された第２電極とを有する強誘電体素子の製造方法であって、前記第１電極を第１の温度に設定する工程と、前記第１の温度に設定されている前記第１電極上に、強誘電体ポリマーを含み、前記第１の温度よりも低い第２の温度の液体材料を配置して一定の方向に延ばす塗工工程により前記強誘電体膜を形成する第２工程と、を有する。 A method of manufacturing a ferroelectric element according to the present invention is a method of manufacturing a ferroelectric element having a first electrode and a second electrode disposed via the first electrode and a ferroelectric film, A step of setting the first electrode to a first temperature; and a second polymer that includes a ferroelectric polymer on the first electrode that is set to the first temperature and that is lower than the first temperature. A second step of forming the ferroelectric film by a coating step of disposing a temperature liquid material and extending in a certain direction.
前記塗工の際の前記液体材料の固形分濃度を調整することにより前記ゲート絶縁膜又は強誘電体膜の膜厚を調整する。かかる方法によれば、容易に膜厚を調整することができる。
前記塗工を２回以上繰り返してもよい。このように、繰り返し成膜することで膜の厚膜化を図ることができる。
The thickness of the gate insulating film or the ferroelectric film is adjusted by adjusting the solid content concentration of the liquid material during the coating. According to this method, the film thickness can be easily adjusted.
The coating may be repeated twice or more. Thus, the film can be thickened by repeatedly forming the film.
前記強誘電体ポリマーは、フッ化ビニリデンと三フッ化エチレンとの共重合体Ｐ（ＶＤＦ／ＴｒＦＥ）、およびフッ化ビニリデンの重合体ＰＶＤＦのうちの少なくとも一方を主成分とするものである。かかる材料は、強誘電体特性が良好であり、上記強誘電体素子に用いて好適である。 The ferroelectric polymer is mainly composed of at least one of a copolymer P (VDF / TrFE) of vinylidene fluoride and ethylene trifluoride and a polymer PVDF of vinylidene fluoride. Such a material has good ferroelectric characteristics and is suitable for use in the ferroelectric element.
以下、本発明の実施形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
＜実施の形態＞
図１は、本実施の形態の１Ｔ型の強誘電体メモリーの形成方法を示す工程断面図である。１Ｔ型とは、１つのＴＦＴでメモリセルが構成されることを意味する。この場合、ＴＦＴのゲート絶縁膜を強誘電体膜で構成する。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In addition, the same or related code | symbol is attached | subjected to what has the same function, and the repeated description is abbreviate | omitted.
<Embodiment>
FIG. 1 is a process sectional view showing a method of forming a 1T type ferroelectric memory according to the present embodiment. The 1T type means that a memory cell is composed of one TFT. In this case, the gate insulating film of the TFT is composed of a ferroelectric film.
まず、図１（Ａ）に示すように、基材２として例えばガラス基材を準備し、その表面を例えば有機溶剤により洗浄し、乾燥する。ガラス基材の他、ポリイミド、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリアクリレート、ポリカーボネート（ＰＣ）、ポリエーテルスルホン（ＰＥＳ）、芳香族ポリエステル（液晶ポリマー）等で構成されるプラスチック基材（樹脂基材）、石英基材、シリコン基材、ガリウム砒素基材等を用いてもよい。
First, as shown in FIG. 1A, for example, a glass substrate is prepared as the
次いで、図１（Ｂ）に示すように、基材２上に、ソース電極３およびドレイン電極４を形成する。ソース電極３とドレイン電極４との距離（チャネル長Ｌ）は、例えば、３５μｍ、チャネル幅は、例えば、０．３ｍｍ程度とする。これらの電極は、例えば、基材２の上部に、所望の領域に開口を有するメタルシャドーマスクを配置し、導電性材料を蒸着することにより形成する。電極としては、Ａｕ（金）膜およびＣｕ（銅）膜の積層膜を用いることができる。ＡｕやＣｕの他、例えば、Ｐｄ、Ｐｔ、Ｗ、Ｔａ、Ｍｏ、Ａｌ、Ｃｒ、Ｔｉ、Ｃｕ、Ｎｉ、Ｌｉ、Ｃａ、Ｍｇの単層膜、これらの積層膜、または、これらを含む合金等の金属材料を用いてもよい。また、ソース電極３およびドレイン電極４の構成材料としては、上記金属材料の他、ＩＴＯ、ＦＴＯ、ＡＴＯ、ＳｎＯ2等の透明導電性酸化物、カーボンブラック、カーボンナノチューブ、フラーレン等の炭素材料、ポリアセチレン、ポリピロール、ＰＥＤＯＴ（ｐｏｌｙ−ｅｔｈｙｌｅｎｅｄｉｏｘｙｔｈｉｏｐｈｅｎｅ）のようなポリチオフェン、ポリアニリン、ポリ（ｐ−フェニレン）、ポリ（ｐ−フェニレンビニレン）、ポリフルオレン、ポリカルバゾール、ポリシランまたはこれらの誘導体等の導電性高分子材料を用いてもよい。これらのうちの１種または２種以上を組み合わせて用いることができる。また、基材２上に上記材料を全面に蒸着した後、エッチング法によりパターニングし、ソース電極３およびドレイン電極４を形成してもよい。また、微粒子状の上記材料を含有する液体材料を所望の領域に塗布し、乾燥、焼成（熱処理）することによりソース電極３およびドレイン電極４を形成してもよい。
Next, as illustrated in FIG. 1B, the
次いで、ソース電極３およびドレイン電極４上を含む基材２の表面を、例えば有機溶剤により洗浄し、乾燥した後、図１（Ｃ）に示すように、ソース電極３およびドレイン電極４間（チャネル領域）上に半導体膜５を形成する。半導体膜５は、有機半導体膜である。半導体膜５の形成方法としては、例えば、有機半導体材料として例えばＦ８Ｔ２溶液を基材２上にスピンコート法で塗布した後、乾燥し、焼成する。Ｆ８Ｔ２は、フルオレン−ビチオフェン（fluorene‐bithiophene）共重合体の誘導体である。
Next, the surface of the
有機半導体材料としては、Ｆ８Ｔ２の他、例えば、ナフタレン、アントラセン、テトラセン、ペンタセン、ヘキサセン、フタロシアニン、ペリレン、ヒドラゾン、トリフェニルメタン、ジフェニルメタン、スチルベン、アリールビニル、ピラゾリン、トリフェニルアミン、トリアリールアミン、オリゴチオフェン、フタロシアニンまたはこれらの誘導体のような低分子の有機半導体材料や、ポリ−Ｎ−ビニルカルバゾール、ポリビニルピレン、ポリビニルアントラセン、ポリチオフェン、ポリアルキルチオフェン、ポリヘキシルチオフェン、ポリ（ｐ−フェニレンビニレン）、ポリチニレンビニレン、ポリアリールアミン、ピレンホルムアルデヒド樹脂、エチルカルバゾールホルムアルデヒド樹脂、フルオレン−アリールアミン共重合体またはこれらの誘導体のような高分子の有機半導体材料（共役系高分子材料）が挙げられ、これらのうちの１種または２種以上を組み合わせて用いてもよい。 As organic semiconductor materials, in addition to F8T2, for example, naphthalene, anthracene, tetracene, pentacene, hexacene, phthalocyanine, perylene, hydrazone, triphenylmethane, diphenylmethane, stilbene, arylvinyl, pyrazoline, triphenylamine, triarylamine, oligo Low molecular organic semiconductor materials such as thiophene, phthalocyanine or derivatives thereof, poly-N-vinylcarbazole, polyvinylpyrene, polyvinylanthracene, polythiophene, polyalkylthiophene, polyhexylthiophene, poly (p-phenylenevinylene), poly Tinylene vinylene, polyarylamine, pyrene formaldehyde resin, ethylcarbazole formaldehyde resin, fluorene-arylamine copolymer or The organic semiconductor material of a polymer such as a derivative thereof (conjugated polymer material). These may be used singly or in combination of two or more of them.
次いで、図１（Ｄ）に示すように、半導体膜５上に、ダイコーターを用いてゲート絶縁膜（強誘電体膜）６を形成する。ここでは、強誘電体ポリマーとして、例えば、フッ化ビニリデンと三フッ化エチレンとの共重合体Ｐ（ＶＤＦ／ＴｒＦＥ）を用い、有機溶媒として、例えば、ケトン系溶媒を使用する。このＰ（ＶＤＦ／ＴｒＦＥ）溶液６ａを基材２上にダイコーターを用いて塗工し、尚且つすでに加熱されているステージにより乾燥、焼成（熱処理）し、ゲート絶縁膜（強誘電体膜）６を形成する。塗工方向は、チャネル幅方向、即ち、ソース電極３からドレイン電極４への方向と直交する方向とし、処理条件として、例えば、強誘電体ポリマーの濃度を１ｗｔ％、塗工量を１０μｍ[ＷＥＴ]、強誘電体ポリマーを含む液体材料の温度を第２の温度である２５℃程度（常温）、ダイヘッドと基材２の距離のＧａｐを３０μｍ、ステージ温度は、第１の温度である１２０℃程度（１００〜１４０℃）、ステージの移動速度５ｍ／ｍｉｎで処理し、１００ｎｍ程度のゲート絶縁膜（強誘電体膜）６を形成する。例えば、トランジスターの方向が全て同じ方向でない場合は、一定方向であるチャネル幅方向に塗布出来るトランジスター数が多くなる方向に塗工する。このダイコーターを用いた塗工工程については後述する。この強誘電体ポリマーとしては、例えば、Ｐ（ＶＤＦ／ＴｒＦＥ）の他、ＰＶＤＦやこれらを組み合わせた材料を用いることができる。ＰＶＤＦは、フッ化ビニリデンの重合体である。かかる材料は、強誘電体特性が良好であり、強誘電体膜として用いて好適である。
Next, as shown in FIG. 1D, a gate insulating film (ferroelectric film) 6 is formed on the
次いで、図１（Ｅ）に示すように、ゲート絶縁膜（強誘電体膜）６上に、ゲート電極７を形成する。ゲート電極７の形成方法としては、例えば、チャネル領域上にＡｇ（銀）などの導電性粒子を分散させた溶液を吐出し、乾燥、焼成することにより、例えば平均の幅が約４０μｍ程度のゲート電極７を形成する。以上の工程により、１Ｔ型の強誘電体メモリー１が略完成する。 Next, as shown in FIG. 1E, a gate electrode 7 is formed on the gate insulating film (ferroelectric film) 6. As a method for forming the gate electrode 7, for example, a solution in which conductive particles such as Ag (silver) are dispersed on the channel region is discharged, dried, and fired, for example, a gate having an average width of about 40 μm. The electrode 7 is formed. Through the above steps, the 1T type ferroelectric memory 1 is substantially completed.
以下に、図２および図３を参照しながらダイコーターを用いたゲート絶縁膜の形成法について詳細に説明する。図２および図３は、ダイコーターを用いたゲート絶縁膜の形成に用いられる装置の概略を示す斜視図および断面図である。図２に示すように、ヒーターを内蔵したステージ２０上に基材２を搭載する。この時すでに加熱手段であるステージは１２０度に加熱されている。ステージの温度は、Ｐ（ＶＤＦ／ＴｒＦＥ）溶液６ａの焼成温度より高く設定する。
Hereinafter, a method for forming a gate insulating film using a die coater will be described in detail with reference to FIGS. 2 and 3 are a perspective view and a cross-sectional view showing an outline of an apparatus used for forming a gate insulating film using a die coater. As shown in FIG. 2, the
次いで、Ｐ（ＶＤＦ／ＴｒＦＥ）溶液６ａをダイヘッドから吐出し、吐出された液体材料が基材とダイヘッド吐出部とをつないだ状態で、基材２を搭載したステージが、チャネル幅方向、即ち、ソース電極３からドレイン電極４への方向と直交する方向（図中のｙ方向）に移動しながら成膜（乾燥、焼成）を行う。ダイヘッドから吐出されるＰ（ＶＤＦ／ＴｒＦＥ）溶液６ａの温度は、Ｐ（ＶＤＦ／ＴｒＦＥ）溶液６ａを塗布する基材２表面の温度より低く、例えば２５℃程度（常温）であり、Ｐ（ＶＤＦ／ＴｒＦＥ）溶液６ａの焼成温度より低く設定する。なお、ダイヘッド１０の形状は、適宜変更可能である。
Next, the P (VDF / TrFE)
このように、本実施の形態によれば、絶縁性ポリマーを用いた溶液プロセスにおいて、吐出された液体材料が基材とダイヘッド吐出部とをつないだ状態で塗工を行いながら薄膜の乾燥および焼成を行ったので、基材側の加熱された所で液体材料が固化し始め、一方向に液を伸ばそうとする力により、絶縁性ポリマーの主鎖が、塗工方向に並び、配向性の良い膜を形成することができる。 As described above, according to the present embodiment, in the solution process using the insulating polymer, the thin film is dried and baked while being applied while the discharged liquid material is connected to the base and the die head discharge portion. Since the liquid material starts to solidify when heated on the substrate side, the main chain of the insulating polymer is aligned in the coating direction due to the force of extending the liquid in one direction, and the orientation is good A film can be formed.
特に、チャネル方向と交差（好ましくは直交）する方向に塗工することで、チャネルに対して交差する方向に配向面（結晶面）を形成することができ、ソース、ドレイン電極間のリーク電流（オフ電流）を低減することができる。 In particular, by applying in a direction that intersects (preferably orthogonally) the channel direction, an orientation plane (crystal plane) can be formed in the direction intersecting the channel, and a leakage current between the source and drain electrodes ( Off current) can be reduced.
また、ステージを加熱でき、液体を吐出し、吐出部と基材との間を液体がつなぐような状態で、吐出部もしくはステージが移動する構成であれば、ダイコーターに限らずともよい。 Further, as long as the discharge unit or the stage moves in a state where the stage can be heated, the liquid is discharged, and the liquid is connected between the discharge unit and the base material, it is not limited to the die coater.
図４は、本実施の形態の効果を模式的に説明するための平面図（左図）および断面図（右図）である。図４（Ａ）に示すように、絶縁性ポリマーの主鎖９の整列性（配向性）を向上させることができる。例えば、Ｐ（ＶＤＦ／ＴｒＦＥ）は、永久双極子モーメントを有する極性分子であり、その双極子モーメントは炭素の単結合から成る分子鎖を挟んでフッ素側から水素側へ向かうベクトルである。よって、上記塗工により、Ｐ（ＶＤＦ／ＴｒＦＥ）の双極子モーメントのベクトル方向を揃えつつ、基材面に対し垂直な方向（すなわち基材の厚さ方向）に結晶面を保ったまま結晶化することが可能である。結果として、ｂ軸が基材面に対し垂直な（０１０）に優先配向した膜を形成することが可能になる。 FIG. 4 is a plan view (left view) and a cross-sectional view (right view) for schematically explaining the effect of the present embodiment. As shown in FIG. 4A, the alignment (orientation) of the main chain 9 of the insulating polymer can be improved. For example, P (VDF / TrFE) is a polar molecule having a permanent dipole moment, and the dipole moment is a vector from the fluorine side to the hydrogen side across a molecular chain composed of a single bond of carbon. Therefore, by the above coating, crystallization is performed while maintaining the crystal plane in the direction perpendicular to the substrate surface (that is, the thickness direction of the substrate) while aligning the vector direction of the dipole moment of P (VDF / TrFE). Is possible. As a result, it is possible to form a film in which the b-axis is preferentially oriented at (010) perpendicular to the substrate surface.
一方、図４（Ｂ）に示すように、塗工後に別工程で焼成を行う場合には、絶縁性ポリマーの主鎖９の方向が固定されずランダムとなり、かかる状態では、焼成しても膜の配向性が低下し、混合配向となりやすい。さらに、スピンコート法で塗布後、焼成を行う成膜方法では、表面エネルギーが最も小さく安定な（１１０）や（１００）に配向しやすい。
このように、結晶性によりその特性が大きく左右される強誘電体膜の結晶面方位を制御することができ、分極量やヒステリシス特性を向上させ、メモリー特性を向上させることができる。
On the other hand, as shown in FIG. 4 (B), when baking is performed in a separate process after coating, the direction of the main chain 9 of the insulating polymer is not fixed and becomes random. The orientation of the film tends to deteriorate, and mixed orientation tends to occur. Furthermore, in a film forming method in which baking is performed after application by a spin coating method, the surface energy is the smallest and the orientation is likely to be stable (110) or (100).
As described above, the crystal plane orientation of the ferroelectric film whose characteristics are greatly influenced by the crystallinity can be controlled, the polarization amount and the hysteresis characteristics can be improved, and the memory characteristics can be improved.
また、本実施の形態の加熱してある基材上にダイコーターによる塗工を行う配向法によれば、塗工量を多くすることで、膜厚を厚く確保でき、逆に、塗工量を少なくすることで、膜厚を薄くするなど、塗工量により膜厚を制御することができる。また、絶縁性ポリマーの固形分濃度を調整することでさらに細かな膜厚制御をすることができる。次に、膜厚が厚く焼成までに時間がかかり、絶縁性ポリマーの主鎖の整列性（配向性）が低下する場合には、薄膜塗工（１０ｎｍ〜３０ｎｍ）処理を２回以上繰り返すことにより厚膜化してもよい。このように、絶縁性ポリマーの種類によって、塗工量、絶縁性ポリマーの固形分濃度とその配向性とを調整することにより、膜特性が良好となる条件にて成膜すればよい。なお、上記塗工のみならず、基材２の速度、温度を調整してもよい。
In addition, according to the orientation method in which coating is performed by a die coater on the heated substrate of the present embodiment, by increasing the coating amount, a thick film can be secured, and conversely, the coating amount By reducing the thickness, the film thickness can be controlled by the coating amount, such as reducing the film thickness. Further, finer film thickness control can be performed by adjusting the solid content concentration of the insulating polymer. Next, when the film thickness is large and it takes time until firing, and the alignment (orientation) of the main chain of the insulating polymer is lowered, the thin film coating (10 nm to 30 nm) treatment is repeated twice or more. It may be thicker. As described above, the coating amount, the solid content concentration of the insulating polymer, and the orientation thereof may be adjusted depending on the type of the insulating polymer, and the film may be formed under conditions that provide good film characteristics. In addition, you may adjust the speed | rate and temperature of the
また、本実施の形態のダイコーターによる塗工を行う配向法によれば、前述の摩擦転写法のように、ペレットを用いる必要がなく、また、摩擦力より塗工パラメーター（塗工量、塗工速度、Ｇａｐ、温度、ゲート絶縁膜固形分濃度）はより調整し易く、摩擦転写法による膜より平坦性の良い膜を形成することができる。また、摩擦力（応力）による下地膜（例えば、電極など）の損傷を低減でき、各種構造のデバイスに使用可能である。また、ピンホールやスパイクの発生も抑えることができ、薄膜化も容易であり、低電圧駆動も可能となる。 In addition, according to the orientation method in which coating is performed by the die coater of the present embodiment, it is not necessary to use pellets as in the above-described friction transfer method, and coating parameters (coating amount, coating amount are determined based on frictional force). The process speed, gap, temperature, and gate insulating film solid content concentration are more easily adjusted, and a film having better flatness than the film formed by the friction transfer method can be formed. In addition, damage to an underlying film (for example, an electrode) due to frictional force (stress) can be reduced, and it can be used for devices having various structures. In addition, occurrence of pinholes and spikes can be suppressed, thinning is easy, and low voltage driving is also possible.
以下に、上記１Ｔ型の強誘電体メモリーの動作について説明する。半導体膜５は、ｐ型とする。強誘電体メモリー１に対し書込みを行う場合には、先ず、ソース電極３とドレイン電極４とを同電位に保った状態で、ソース電極３（およびドレイン電極４）とゲート電極７との間に、ゲート強誘電体の抗電圧以上の電圧Ｖｗｒｉｔｅを印加する。電圧Ｖｗｒｉｔｅがソース電極３（およびドレイン電極４）に対し負電圧である場合、半導体膜５のゲート絶縁膜（強誘電体膜）６との界面近傍には、正孔が誘起された（集合した）状態となる。すなわち、トランジスターがｏｎ状態になる。電圧Ｖｗｒｉｔｅの印加を停止し、書込みを終了しても、ゲート絶縁膜（強誘電体膜）６の分極状態は維持されるため、トランジスターのｏｎ状態は維持される。
The operation of the 1T type ferroelectric memory will be described below. The
一方、電圧Ｖｗｒｉｔｅがソース電極３（およびドレイン電極４）に対し正電圧である場合、半導体膜５のゲート絶縁膜（強誘電体膜）６との界面近傍には、正孔が誘起されない状態となる。すなわち、トランジスターがｏｆｆ状態になる。電圧Ｖｗｒｉｔｅの印加を停止し、書込みを終了しても、ゲート絶縁膜（強誘電体膜）の分極状態は維持されるため、トランジスターのｏｆｆ状態は維持される。
On the other hand, when the voltage Vwrite is a positive voltage with respect to the source electrode 3 (and the drain electrode 4), no hole is induced in the vicinity of the interface between the
前述したような書込みにより書き込まれた情報を読出し（再生）するに際しては、ソース電極３とドレイン電極４との間に、読み出し電圧Ｖｒｅａｄ（Ｖｄｓ）を印加して、ソース電極３とドレイン電極４との間を流れる電流Ｉｒｅａｄ（Ｉｄｓ）を検出する。
書き込みの際、ゲート電極に負電圧が印加されていれば、このとき、チャネル領域５１にキャリア（本実施形態ではｈ：ホール）が誘起されているので、ソース電極３とドレイン電極４との間に非常に大きな電流Ｉｒｅａｄが流れる。
When reading (reproducing) the information written by writing as described above, a read voltage Vread (Vds) is applied between the
If a negative voltage is applied to the gate electrode at the time of writing, carriers (h: holes in this embodiment) are induced in the
一方、書き込みの際、ゲート電極に正電圧が印加されていれば、このとき、チャネル領域５１にキャリア（本実施形態ではｈ：ホール）が誘起されていないので、ソース電極３とドレイン電極４との間には殆ど電流Ｉｒｅａｄは流れない。
このＩｒｅａｄの差異を検出することにより、この素子は不揮発性メモリーとして機能するが、このような読出しでは、ソース電極３（およびドレイン電極４）とゲート電極７との間に電圧を印加しないため、ゲート絶縁膜（強誘電体膜）６の分極状態は変化しない。そのため、強誘電体メモリー１では、非破壊読み出し（ＮＤＲＯ）が可能であり、また、基本的には何回でも読み出しが可能である。
On the other hand, if a positive voltage is applied to the gate electrode during writing, carriers (h: holes in this embodiment) are not induced in the
By detecting this Iread difference, this element functions as a non-volatile memory. However, in such reading, no voltage is applied between the source electrode 3 (and the drain electrode 4) and the gate electrode 7, The polarization state of the gate insulating film (ferroelectric film) 6 does not change. Therefore, the ferroelectric memory 1 can perform nondestructive reading (NDRO), and basically can be read any number of times.
このように、本実施の形態によれば、ゲート絶縁膜（強誘電体膜）６の膜特性を向上させることができるため、上記書込み、読み出し特性も良好とすることができる。 As described above, according to the present embodiment, the film characteristics of the gate insulating film (ferroelectric film) 6 can be improved, so that the writing and reading characteristics can be improved.
なお、本実施の形態においては、半導体装置として１Ｔ型の強誘電体メモリーを例に説明したが、常誘電体を用いた通常のＴＦＴにも適用可能である。この場合、強誘電体ポリマーに代えて、常誘電体ポリマー（絶縁性ポリマー）を用いる他は、本実施の形態と同様である。当該ポリマーとしては、例えば、ポリビニルフェノールを用いることができる。かかるＴＦＴにおいてもダイコーターによる塗工を行いながら焼成する配向法を用いることにより配向を調整することでオフ電流の低減を図ることができる。また、本実施の形態においては、ソース電極３およびドレイン電極４上に半導体膜５が配置されたＴＦＴ（図１（Ｅ））を例に説明したが、他の構成のＴＦＴにも適用可能である。図５〜図７は、ＴＦＴの構成例を示す断面図である。図５に示すように、半導体膜５上にソース電極３およびドレイン電極４を配置してもよい。また、図６に示すように、ボトムゲート−トップコンタクト構造としてもよく、また、図７に示すように、ボトムゲート−ボトムコンタクト構造としてもよい。いずれのＴＦＴにおいても、ゲート絶縁膜（強誘電体膜）６をダイコーターによる塗工を行いながら焼成する配向法により形成することで上記効果を奏する。なお、図１と同一の機能を有し、同様に形成可能な箇所には同一の符号を付し、その繰り返しの説明を省略する。
In this embodiment, the 1T type ferroelectric memory is described as an example of the semiconductor device, but the present invention can also be applied to a normal TFT using a paraelectric material. In this case, this embodiment is the same as the present embodiment except that a paraelectric polymer (insulating polymer) is used instead of the ferroelectric polymer. As the polymer, for example, polyvinylphenol can be used. Even in such a TFT, the off-current can be reduced by adjusting the orientation by using an orientation method in which baking is performed while coating with a die coater. In this embodiment, the TFT in which the
また、１Ｔ１Ｃ型や２Ｔ２Ｃ型のような強誘電体キャパシター（強誘電体素子）を有する強誘電体メモリーにも適用可能である。即ち、２つの電極間に挟持された強誘電体膜を形成する際、上記ゲート絶縁膜（強誘電体膜）６と同様にダイコーターによる塗工を行いながら焼成する配向法を用いることにより配向を調整することで強誘電体特性を向上させることができる。
また、本実施の形態においては、ゲート絶縁膜を例に説明したが、例えば、上記有機半導体膜の成膜時に用いてもよい。また、ＴＦＴや強誘電体キャパシターのみならず、ポリマーを含有する溶液を用いた成膜工程を有する装置に広く適用することができる。
The present invention is also applicable to a ferroelectric memory having a ferroelectric capacitor (ferroelectric element) such as a 1T1C type or a 2T2C type. That is, when forming a ferroelectric film sandwiched between two electrodes, alignment is performed by using an alignment method in which baking is performed while coating with a die coater in the same manner as the gate insulating film (ferroelectric film) 6. The ferroelectric characteristics can be improved by adjusting.
In this embodiment, the gate insulating film is described as an example. However, for example, the gate insulating film may be used when forming the organic semiconductor film. Further, it can be widely applied not only to TFTs and ferroelectric capacitors but also to devices having a film forming process using a solution containing a polymer.
以下に、本発明者による実施例について詳細に説明する。
（実施例）
（サンプルＡ）上記プロセスにおいて、前述した条件である、強誘電体ポリマーの濃度を１ｗｔ％、塗工量を１０μｍ[ＷＥＴ]、ダイヘッドと基材２の距離のＧａｐを３０μｍ、ステージ温度は、１２０℃程度、ステージの移動速度５ｍ／ｍｉｎで処理し、１００ｎｍ程度のゲート絶縁膜（強誘電体膜）６を形成した。
（サンプルＢ）上記プロセスにおいて、Ｐ（ＶＤＦ／ＴｒＦＥ）溶液をポリビニルフェノールに変更して常誘電体のゲート絶縁膜６を形成した。処理条件は、上記サンプルＡの場合と同様である。
（比較用のサンプルＣ）
Ｐ（ＶＤＦ／ＴｒＦＥ）溶液を用い、塗工しながらの焼成を行わず、塗工後に塗工膜を直接乾燥、焼成した。
（比較用のサンプルＤ）
ポリビニルフェノール溶液を用い、塗工しながらの焼成行わず、塗工後に塗工膜を直接乾燥、焼成した。
Examples according to the present inventors will be described in detail below.
(Example)
(Sample A) In the above process, the ferroelectric polymer concentration is 1 wt%, the coating amount is 10 μm [WET], the gap between the die head and the
(Sample B) In the above process, the P (VDF / TrFE) solution was changed to polyvinylphenol to form a paraelectric
(Comparative sample C)
Using a P (VDF / TrFE) solution, the coating film was directly dried and baked after coating without performing baking while coating.
(Sample D for comparison)
Using a polyvinylphenol solution, the coating film was directly dried and baked after coating without performing baking while coating.
上記サンプルＡ〜Ｄを用いたＴＦＴ（半導体装置）について、ソース電極３に対し、ドレイン電極４に−５Ｖの電位を印加し、また、ソース電極３に対し、ゲート電極に＋２０Ｖの電位を印加した場合のオフ電流を測定した。各サンプルについて測定を行いオフ電流の平均値を測定した。
その結果、加熱した基材上に塗工を行ったものでは、オフ電流（リーク電流）の低減効果が確認できた。
また、図５〜図７に示すＴＦＴにおいても、本発明者らの実験により、オフ電流（リーク電流）の低減効果が確認できている。
Regarding the TFT (semiconductor device) using the samples A to D, a potential of −5 V was applied to the
As a result, the effect of reducing the off current (leakage current) was confirmed in the case where the coating was performed on the heated substrate.
In addition, in the TFT shown in FIGS. 5 to 7, the effect of reducing the off-current (leakage current) has been confirmed by the experiments of the present inventors.
上記強誘電体メモリーは、各種電子機器に組み込むことができる。電子機器に特に限定はないが、例えば、上記メモリーを備えたコンピューター装置一般、携帯電話、ＰＨＳ、ＰＤＡ、電子手帳、ＩＣカードなど、記憶装置を必要とするあらゆる装置に組み込むことができる。
また、上記ＴＦＴは、例えば、液晶装置の画素トランジスターや駆動回路を構成する駆動トランジスター等として、各種電気光学装置（電子機器）に組み込むことができる。
このように、本実施の形態のダイコーターによる塗工を行いながら焼成する配向法を用いて形成した各種デバイスを電子機器に組み込むことにより、その特性を向上させ、また、生産性を向上させることができる。
The ferroelectric memory can be incorporated into various electronic devices. Although there is no particular limitation on the electronic device, for example, it can be incorporated in any device that requires a storage device, such as a general computer device equipped with the above memory, a mobile phone, a PHS, a PDA, an electronic notebook, and an IC card.
The TFT can be incorporated in various electro-optical devices (electronic devices) as, for example, a pixel transistor of a liquid crystal device or a driving transistor constituting a driving circuit.
In this way, by incorporating various devices formed using an orientation method in which baking is performed while coating with the die coater of the present embodiment into an electronic device, its characteristics are improved and productivity is also improved. Can do.
なお、上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。 It should be noted that the examples and application examples described through the above-described embodiments of the present invention can be used in combination as appropriate according to the application, or can be used with modifications or improvements. The present invention is described in the description of the above-described embodiments. It is not limited.
１…強誘電体メモリー、２…基材、３…ソース電極、４…ドレイン電極、５…半導体膜 ５１…チャネル領域、６…ゲート絶縁膜、６‘…ゲート絶縁膜（従来）、６ａ…Ｐ（ＶＤＦ／ＴｒＦＥ）溶液、７…ゲート電極、９…絶縁性ポリマーの主鎖、１１…ダイヘッド、２０…ステージ、Ｌ…チャネル長。
DESCRIPTION OF SYMBOLS 1 ... Ferroelectric memory, 2 ... Base material, 3 ... Source electrode, 4 ... Drain electrode, 5 ...
Claims (11)
前記ソース電極及び前記ドレイン電極との間に配置され、チャネル部を有する有機半導体膜と、
ゲート電極と、
前記チャネル部と前記ゲート電極との間に配置されたゲート絶縁膜と、を有する半導体装置の製造方法であって、
前記チャネル部を第１の温度に加熱する工程と、
前記第１の温度の前記有機半導体膜に、前記第１の温度よりも低い第２の温度の絶縁性ポリマーを含む液滴材料を配置し一定の方向に延ばす塗工工程により前記ゲート絶縁膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 A source electrode and a drain electrode;
An organic semiconductor film disposed between the source electrode and the drain electrode and having a channel portion;
A gate electrode;
A method for manufacturing a semiconductor device, comprising: a gate insulating film disposed between the channel portion and the gate electrode;
Heating the channel portion to a first temperature;
The gate insulating film is formed by a coating process in which a droplet material containing an insulating polymer having a second temperature lower than the first temperature is disposed on the organic semiconductor film having the first temperature and extends in a certain direction. Forming, and
A method for manufacturing a semiconductor device, comprising:
前記第２の温度は、前記絶縁性ポリマーの焼成温度より低いことを特徴とする請求項１記載の半導体装置の製造方法。 The first temperature is higher than the firing temperature of the insulating polymer,
The method for manufacturing a semiconductor device according to claim 1, wherein the second temperature is lower than a firing temperature of the insulating polymer.
前記第１電極を第１の温度に設定する工程と、
前記第１の温度に設定されている前記第１電極上に、強誘電体ポリマーを含み、前記第１の温度よりも低い第２の温度の液体材料を配置して一定の方向に延ばす塗工工程により前
記強誘電体膜を形成する第２工程と、
を有することを特徴とする強誘電体素子の製造方法。 A method of manufacturing a ferroelectric element having a first electrode and a second electrode disposed via the first electrode and a ferroelectric film,
Setting the first electrode to a first temperature;
Coating that includes a ferroelectric polymer, a liquid material having a second temperature lower than the first temperature, and extends in a certain direction on the first electrode set to the first temperature. A second step of forming the ferroelectric film by a step;
A method for manufacturing a ferroelectric element, comprising:
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