JP2012208000A - Semiconductor integrated circuit device, scan test circuit design method, scan test circuit design device - Google Patents
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Abstract
Description
本発明は、半導体集積回路装置のスキャンテスト回路およびそのスキャンテスト回路設計方法、スキャンテスト回路設計装置に関する。 The present invention relates to a scan test circuit for a semiconductor integrated circuit device, a scan test circuit design method therefor, and a scan test circuit design device.
近年、高集積化・大規模化しているＬＳＩの開発において、ＬＳＩの物理的故障を容易に発見可能なスキャンテスト技術の適用は一般的となっている。しかし、高集積化・大規模化に伴ってスキャンテストに費やされる時間が長くなっている。そのため、スキャンテスト時のテスト時間を短縮可能な技術が求められている。一般的には、スキャンパスを複数に分割し、１スキャンパス当たりのスキャン動作サイクル数を少なくすることによりテスト時間の短縮を図っている。スキャンパスの分割数を増やせばテスト時間を大きく短縮することが可能だが、実際にはテスタで使用可能なテストピンの本数などによって制約されるため、スキャンパスの分割数を無制限に増やすことはできない。すなわち、スキャンパスをさらに分割してテスト時間を短縮することは困難であり、テスト時間を短縮する技術が求められている。 In recent years, in the development of highly integrated and large-scale LSIs, it has become common to apply scan test technology that can easily detect physical failures of LSIs. However, the time spent for the scan test has become longer with higher integration and larger scale. Therefore, there is a demand for a technique that can shorten the test time during the scan test. Generally, the test time is shortened by dividing the scan path into a plurality of parts and reducing the number of scan operation cycles per scan path. Although the test time can be greatly shortened by increasing the number of scan campus divisions, it is actually limited by the number of test pins that can be used in the tester, so the scan path division number cannot be increased without limit. . That is, it is difficult to further reduce the test time by further dividing the scan path, and a technique for reducing the test time is required.
複数の機能マクロ回路を装備する半導体集積回路において、より少ないテストパターンで短時間に半導体集積回路全体の故障検出が可能なスキャンパスの設計を可能にする技術が、特開２００４−２５８７９１号公報に開示されている。図１は、その半導体集積回路のスキャンパス設計方法により設計されたスキャンテスト回路のテスト時の構成図である。 Japanese Patent Application Laid-Open No. 2004-258791 discloses a technology that enables designing of a scan path capable of detecting a failure of an entire semiconductor integrated circuit in a short time with fewer test patterns in a semiconductor integrated circuit equipped with a plurality of function macro circuits. It is disclosed. FIG. 1 is a configuration diagram at the time of a test of a scan test circuit designed by the scan path design method of the semiconductor integrated circuit.
図１に示されように、このスキャンパスでは、機能Ａのマクロ回路６０４に含まれる複数のスキャンフリップフロップ６０６がシリアル接続（縦列接続）されてなるスキャンパスと、機能Ｂのマクロ回路６０５に含まれる複数のスキャンフリップフロップ６０７がシリアル接続されてなるスキャンパスとがシリアル接続されて１本の長いスキャンパスが構成される。
As shown in FIG. 1, in this scan path, a scan path in which a plurality of scan flip-
機能マクロ回路６０４に含まれるスキャンフリップフロップ６０６のうちの一部は、機能マクロ回路６０５のスキャンフリップフロップ６０７のうちの一部に接続されている。また、機能マクロ回路６０４のスキャンフリップフロップ６０６のうちの一部は、組み合わせ回路６１３を介して機能マクロ回路６０５のスキャンフリップフロップ６０７のうちの一部に接続されている。
A part of the scan flip-
また、機能マクロ回路６０４と機能マクロ回路６０５との間に、セレクタ６５０が配置され、機能マクロ回路６０４のスキャンパス、すなわちスキャンフリップフロップ６０６をバイパスすることが可能となっている。セレクタ６５０は、制御信号生成回路６８０により生成される切替信号に基づいて、適宜切り替え制御される。スキャンパステスト用のスキャンパターンＳＩは、スキャンイン端子６６０から機能マクロ回路６０４のスキャンパスおよびセレクタ６５０に入力される。そして、機能マクロ回路６０５のスキャンパスの出力は、スキャンアウト端子６７０に接続され、テストを実施した後の演算動作結果ＳＯを出力する。
In addition, a
このスキャンパスでは、スキャンパステスト用のスキャンパターンは、自動テストパターン生成プログラム（Ａｕｔｏｍａｔｉｃ Ｔｅｓｔ Ｐａｔｔｅｒｎ Ｇｅｎｅｒａｔｏｒ：以下、ＡＴＰＧと称する。）により生成される。そして、このスキャンパターンに従って各機能マクロ回路や組み合わせ回路が動作し、演算動作結果を出力する。すなわち、スキャンパステスト用のスキャンパターンが入力された各機能マクロ回路及び組み合わせ回路は、各回路の論理に従ってスキャンパステスト用のスキャンパターンを処理し、その処理結果をスキャンフリップフロップ６０６、６０７に出力する。そして、スキャンフリップフロップ６０６、６０７に保持された演算動作結果は、直列に順次シフトしながらスキャンアウト端子６７０から出力される。そして、スキャンアウト端子６７０から順次出力される出力信号ＳＯは、予め準備される各機能マクロ回路及び組み合わせ回路の論理を考慮した期待値と比較され、各機能マクロ回路、組み合わせ回路及びこれらの接続状態の良／不良の判定がなされる。
In this scan path, a scan pattern for a scan path test is generated by an automatic test pattern generator (hereinafter referred to as ATPG). Then, each functional macro circuit and combinational circuit operate according to this scan pattern, and output the operation result. That is, each functional macro circuit and combinational circuit to which a scan pattern for scan path test has been input processes the scan pattern for scan path test according to the logic of each circuit, and outputs the processing result to scan flip-
ここでは、スキャンパステスト用のスキャンパターンとして、機能マクロ回路、組み合わせ回路及びこれらの接続を一括してテスト可能なスキャンパターンが生成され、入力される。すなわち、このスキャンパスでは、機能マクロ回路、組み合わせ回路及びこれらの接続を一括して、すなわちＬＳＩ全体の故障検出を可能に生成したスキャンパステスト用のスキャンパターンを入力することによりＬＳＩ全体の故障検出が一括して行われる。 Here, as a scan pattern for a scan path test, a scan pattern capable of collectively testing the functional macro circuit, the combinational circuit, and their connection is generated and input. That is, in this scan path, failure detection of the entire LSI is performed by inputting a scan pattern for the scan path test generated in a lump to detect the failure of the entire LSI, that is, the function macro circuit, the combinational circuit, and their connections. Is performed at once.
そして、このスキャンパスでは、セレクタ６５０を備えることにより、故障検出率が所定の検出率に達した機能マクロ回路をバイパスしてテストを行える構成となっている。すなわち、ＡＴＰＧは、スキャンパターンを生成して機能マクロ回路の故障検出率が所定の検出率に達したことを検出すると、セレクタ６５０の選択を切り替えるように制御信号生成回路６８０に信号を供給するデータを生成する。制御信号生成回路６８０は、その信号に基づいて、セレクタ６５０を制御して該当する機能マクロ回路のスキャンフリップフロップをバイパスする。具体的には、制御信号生成回路６８０は、セレクタ６５０に対して切替制御信号を供給する。このスキャンパスは、故障検出率が所定の検出率に達した機能マクロ回路６０４をバイパスする。
In this scan path, the
これにより、このスキャンパスでは、故障検出率が所定の検出率に達した機能マクロ回路６０４をバイパスしてテストを行うことができる。故障検出の終了した機能マクロ回路をテスト対象から除外するようにスキャンパスの接続を変更するため、より少ないスキャンパターンでテストを行うことができる。したがって、このスキャンパスにおいては、不必要なスキャンパターンの生成が不要となる。また、不要なテスト時間を削減してテスト時間の短縮を図ることが可能である。このように、スキャンテスト回路構成では、ある機能マクロ回路が閾値とする目標故障検出率に達した場合に、当該機能マクロ回路のスキャンテストに必要な分のスキャンパスをバイパスしてテスト時間削減を実現している。
As a result, in this scan path, the
一方、スキャンパスを分割してテスト時間を削減するスキャンテスト手法が一般的に取り入れられている。複数スキャンパスを持つスキャンテスト回路に上記の技術を適用する場合に、テスト時間削減効果が得られないことがある。 On the other hand, a scan test method that divides a scan path to reduce test time is generally adopted. When the above technique is applied to a scan test circuit having a plurality of scan paths, the test time reduction effect may not be obtained.
図２は、４つの機能マクロ回路６１０、６２０、６３０、６４０を２本のスキャンパス６０１、６０２によってテストする回路に、上記技術を適用した回路のテスト時の構成例を示す。図２に示されるスキャンテスト回路は、図１に示されるスキャンテスト回路を２つ並列に配置した回路に相当する。ここで、機能マクロ回路６１０のスキャンテストは部分スキャンパス６１１にて行われ、機能マクロ回路６２０のスキャンテストは部分スキャンパス６２１にて行われ、機能マクロ回路６３０のスキャンテストは部分スキャンパス６３２にて行われ、機能マクロ回路６４０のスキャンテストは部分スキャンパス６４２にて行われる。
FIG. 2 shows a configuration example at the time of testing a circuit in which the above technique is applied to a circuit that tests four
部分スキャンパス６１１と部分スキャンパス６２１とを縦列に接続して１本のスキャンパス６０１が構築される。機能マクロ回路６１０、機能マクロ回路６２０のいずれかが目標故障検出率に達した場合に、部分スキャンパス６１１、６２１をバイパスするためのセレクタ６５１、６５２が、それぞれ部分スキャンパス６１１、６２１の後段に配置される。更に、スキャンパス６０１は、ＬＳＩ外部からスキャンパターンデータＳＩ１を入力するためのスキャンイン端子６６１と、スキャンテスト結果ＳＯ１をＬＳＩ外部で観測するためのスキャンアウト端子６７１とに接続される。したがって、スキャンパス６０１は、スキャンイン端子６６１→部分スキャンパス６１１→セレクタ６５１→部分スキャンパス６２１→セレクタ６５２→スキャンアウト端子６７１の順にデータが流れるスキャンパスとして構成される。つまり、機能マクロ回路６１０、機能マクロ回路６２０は、スキャンパス６０１にてテストされる。
One
部分スキャンパス６３２と部分スキャンパス６４２とを縦列に接続して１本のスキャンパス６０２が構築される。機能マクロ回路６３０、機能マクロ回路６４０のいずれかが目標故障検出率に達した場合に、部分スキャンパス６３２、６４２をバイパスするためのセレクタ６５３、６５４が、それぞれ部分スキャンパス６３２、６４２の後段に配置される。更に、スキャンパス６０２は、ＬＳＩ外部からスキャンパターンデータＳＩ２を入力するためのスキャンイン端子６６２と、スキャンテスト結果ＳＯ２をＬＳＩ外部で観測するためのスキャンアウト端子６７２とに接続される。したがって、スキャンパス６０２は、スキャンイン端子６６２−部分スキャンパス６３２−セレクタ６５３−部分スキャンパス６４２−セレクタ６５４−スキャンアウト端子６７２の順にデータが流れるスキャンパスとして構成される。つまり、機能マクロ回路６３０、機能マクロ回路６４０は、スキャンパス６０２にてテストされる。
One
このとき、スキャンパターンデータは、予めＡＴＰＧ（Ａｕｔｏｍａｔｉｃ Ｔｅｓｔ Ｐａｔｔｅｒｎ Ｇｅｎｅｒａｔｏｒ）等の自動生成ツールにより生成される。複数のスキャンパスを持つスキャンテスト回路では、その複数のスキャンパスをパラレル動作させてテストが行われるため、いずれかのスキャンパスがテスト完了したとしても他の全てのスキャンパスがテスト完了しなければ全体でのテスト完了とはならない。つまり、ＬＳＩのスキャンテスト時間は最長スキャンパスのテスト時間に支配される。 At this time, the scan pattern data is generated in advance by an automatic generation tool such as ATPG (Automatic Test Pattern Generator). In a scan test circuit having a plurality of scan paths, a test is performed by operating the plurality of scan paths in parallel. Even if one of the scan paths is completed, all the other scan paths must be completed. The whole test is not completed. That is, the LSI scan test time is governed by the test time of the longest scan path.
図２に示されるスキャンテスト回路の場合、スキャンテスト開始時は、スキャンパス６０１、６０２共に１パターンあたり１６サイクル（スキャンパス上のスキャンフリップフロップが共に１６個であるため）のテスト時間でスキャンテストが行われる。テストが進み、例えば機能マクロ回路６２０が目標故障検出率に達すれば、スキャンパス６０１から部分スキャンパス６２１をバイパスさせる動作が働き、部分スキャンパス６２１のスキャンフリップフロップ８個がバイパスされる。そのため、スキャンパス６０１から１パターンあたり８サイクルを削減できる。しかし、スキャンパス６０２上のスキャンフリップフロップはいずれもバイパスされないため、スキャンパス６０２は１パターンあたり１６サイクル（スキャンパス上のスキャンフリップフロップが共に１６個であるため）のテスト時間が必要なことに変わりはない。この状態では、ＬＳＩのスキャンテスト時間はスキャンパス６０２のテスト時間に支配され、１パターン当たり１６サイクルが必要なままである。そのため、スキャンパス６０１から部分スキャンパス６２１をバイパスさせてもテスト時間短縮の効果が得られない。このように、複数のスキャンパスを持つスキャンテスト回路の場合、機能マクロ回路のスキャンパスをバイパスしてもテスト時間削減効果が得られないことがある。
In the case of the scan test circuit shown in FIG. 2, at the start of the scan test, the scan test is performed at a test time of 16 cycles per pattern for both the
特開２００４−０７７３５６号公報には、１入力のバッファまたは複数入力の論理回路で構成する組合せ回路およびスキャンフリップフロップを縦続接続したスキャンチェーンのテストを行うためのスキャンチェーン構築方法が開示されている。このスキャンチェーン構築方法では、スキャンフリップフロップそれぞれのデータ入力端に接続される組合せ回路のテストに必要なテストパターン数がそれぞれ算出される。算出テストパターン数に対応してグループ化し、それぞれのグループ内のスキャンフリップフロップをグループ単位にそれぞれバイパスさせるセレクタがグループ間にそれぞれ挿入され、スキャンチェーンが構築される。 Japanese Patent Application Laid-Open No. 2004-077356 discloses a scan chain construction method for testing a scan chain in which scan flip-flops are cascade-connected and a combination circuit composed of a one-input buffer or a plurality of input logic circuits. . In this scan chain construction method, the number of test patterns necessary for testing a combinational circuit connected to each data input terminal of each scan flip-flop is calculated. Selectors that are grouped according to the number of calculated test patterns and that bypass the scan flip-flops within each group are inserted between the groups, thereby constructing a scan chain.
また、特開２００４−２８６５４９号公報には、半導体装置のスキャンチェーンのフリップフロップ段数に差が生じている場合に、スキャンテスト時にスキャンチェーンのフリップフロップの段数を平均化して動作させる技術が開示されている。スキャンテスト装置は、フリップフロップ段数の多いスキャンチェーンを分割して部分スキャンチェーンを形成する機能と、部分スキャンチェーンに対してフリップフロップ段数の少ないスキャンチェーンを連結して新たなスキャンチェーンを形成する機能とを備える。 Japanese Patent Application Laid-Open No. 2004-286549 discloses a technique for averaging and operating the number of flip-flops in the scan chain during a scan test when there is a difference in the number of flip-flops in the scan chain of the semiconductor device. ing. The scan test equipment splits a scan chain with a large number of flip-flop stages to form a partial scan chain, and a function to connect a scan chain with a small number of flip-flop stages to a partial scan chain to form a new scan chain. With.
さらに、特開２０００−０９０１３７号公報には、スキャンパスの分割数と各論理ブロックの配置情報、各論理ブロック内のスキャンパステスト対象ＦＦ数を利用して各論理ブロック内に割り当てるスキャンパス分割本数を配線面積が最小になるように決定する設計法が開示されている。このテスト容易化半導体集積回路の設計方法では、ＦＦ総数と、スキャンパス構築本数から均等な長さのスキャンパス１本当たりの長さを計算し、各論理ブロックの仮配置情報から各論理ブロックの隣接関係を求め、各論理ブロックの接続関係の組み合せを洗い出す。この接続関係に基づいてスキャンパスを割り当てていく。ブロック間の配線面積が最小になる各論理ブロックの分割数を対象の集積回路のスキャンパス分割構成とする。 Further, Japanese Patent Laid-Open No. 2000-090137 discloses the number of scan path divisions allocated in each logical block using the number of scan path divisions, the arrangement information of each logical block, and the number of scan path test target FFs in each logical block. A design method for determining the wiring area to minimize the wiring area is disclosed. In the design method of the test easy semiconductor integrated circuit, the length per one scan path having a uniform length is calculated from the total number of FFs and the number of scan path constructions, and each logical block is calculated from the temporary arrangement information of each logical block. An adjacency relationship is obtained and a combination of connection relationships of each logical block is identified. Scan paths are assigned based on this connection relationship. The division number of each logical block that minimizes the wiring area between the blocks is the scan path division configuration of the target integrated circuit.
また、特開平０９−００５４０３号公報には、スキャンパステスト法におけるテストパターンを削減する技術が開示されている。スキャンパステスト回路のシフトレジスタを複数の群に分割し、分割した場所にバイパス用セレクタ回路が挿入される。シフトレジスタの分割に対応してフリップフロップ回路のクロック信号にラッチ回路が挿入される。バイパスされた群に属するフリップフロップ回路を作動させないように制御する。 Japanese Patent Application Laid-Open No. 09-005403 discloses a technique for reducing test patterns in a scan path test method. The shift register of the scan path test circuit is divided into a plurality of groups, and a bypass selector circuit is inserted at the divided position. A latch circuit is inserted into the clock signal of the flip-flop circuit corresponding to the division of the shift register. Control is performed so that the flip-flop circuits belonging to the bypassed group are not operated.
本発明は、複数のスキャンパスを有するスキャンテスト回路のスキャンテスト時間を短縮することができる半導体集積回路装置、スキャンテスト設計方法、スキャンテスト回路設計装置を提供する。 The present invention provides a semiconductor integrated circuit device, a scan test design method, and a scan test circuit design device that can shorten the scan test time of a scan test circuit having a plurality of scan paths.
以下に、［発明を実施するための形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。 Hereinafter, means for solving the problem will be described using the numbers and symbols used in the “DETAILED DESCRIPTION”. These numbers and symbols are added to clarify the correspondence between the description of [Claims] and [Mode for Carrying Out the Invention]. However, these numbers and symbols should not be used for the interpretation of the technical scope of the invention described in [Claims].
本発明の観点では、半導体集積回路装置は、回路ブロック（１１０、１２０、１３０、１４０、１５０、１６０、１７０）と、制御回路（２００、２０１）とを具備する。回路ブロック（１１０、１２０、１３０、１４０、１５０、１６０、１７０）は、複数のスキャンフリップフロップと、セレクタ（２１１／２１２、２２１／２２２、２３１／２３２、２４１／２４２、２５１／２５２、２６１／２６２、２７１／２７２）とを備える。複数のスキャンフリップフロップは、スキャンテストするときに、スキャンフリップフロップがシフトレジスタ状に接続されて形成される複数のスキャンパス（４０１／４０２、５０１／５０２）のそれぞれに割り当てられ、複数のスキャンパスと同数の複数の部分スキャンパス（１１１／１１２、１２１／１２２、１３１／１３２、１４１／１４２、１５１／１５２、１６１／１６２、１７１／１７２）を形成する。セレクタ（２１１／２１２、２２１／２２２、２３１／２３２、２４１／２４２、２５１／２５２、２６１／２６２、２７１／２７２）は、複数の部分スキャンパスの後段に設けられ、複数の部分スキャンパスをバイバスする。制御回路（２００、２０１）は、セレクタが複数の部分スキャンパスをバイパスするか否かを制御する。 In an aspect of the present invention, the semiconductor integrated circuit device includes a circuit block (110, 120, 130, 140, 150, 160, 170) and a control circuit (200, 201). The circuit block (110, 120, 130, 140, 150, 160, 170) includes a plurality of scan flip-flops and selectors (211/212, 221/222, 231/232, 241/242, 251/252, 261 / 262, 271/272). The plurality of scan flip-flops are assigned to each of a plurality of scan paths (401/402, 501/502) formed by connecting the scan flip-flops in a shift register shape when performing a scan test. The same number of partial scan paths (111/112, 121/122, 131/132, 141/142, 151/152, 161/162, 171/172) are formed. The selectors (211/212, 221/222, 231/232, 241/242, 251/252, 261262, 271/2272) are provided in the subsequent stage of the plurality of partial scan paths, and the plurality of partial scan paths are bypassed. To do. The control circuit (200, 201) controls whether the selector bypasses a plurality of partial scan paths.
本発明の他の観点では、複数のスキャンパスを使用してスキャンテストを行う半導体集積回路装置のスキャンテスト回路を設計するスキャンテスト回路設計方法は、半導体集積回路装置の回路ブロックに含まれる複数のスキャンフリップフロップを複数のスキャンパスのそれぞれに割り当てるステップと、割り当てられたスキャンフリップフロップをシフトレジスタ状に接続して複数のスキャンパスと同数の複数の部分スキャンパスを設定するステップと、複数の部分スキャンパスのそれぞれの後段に複数の部分スキャンパスをバイパスするセレクタを配置するステップと、回路ブロックの複数の部分スキャンパスおよびセレクタを縦続接続して複数のスキャンパスを設定するステップと、セレクタが複数の部分スキャンパスをバイパスするか否かを制御する制御回路を生成するステップとを具備する。 In another aspect of the present invention, a scan test circuit design method for designing a scan test circuit of a semiconductor integrated circuit device that performs a scan test using a plurality of scan paths includes a plurality of scan blocks included in a circuit block of the semiconductor integrated circuit device. Assigning scan flip-flops to each of a plurality of scan paths, connecting the assigned scan flip-flops in a shift register to set a plurality of partial scan paths equal to the plurality of scan paths, and a plurality of parts Arranging a selector that bypasses multiple partial scan paths at each subsequent stage of the scan path, a step of cascading multiple partial scan paths and selectors of a circuit block to set multiple scan paths, and multiple selectors Bypass the partial scan path And a step of generating a control circuit for controlling whether or not.
また、本発明の他の観点では、複数のスキャンパスを使用してスキャンテストを行う半導体集積回路装置のスキャンテスト回路を設計するスキャンテスト回路設計装置は、部分スキャンパス生成部と、セレクタ生成部と、制御回路生成部とを具備する。部分スキャンパス生成部は、半導体集積回路装置の回路ブロックに含まれる複数のスキャンフリップフロップを複数のスキャンパスのそれぞれに割り当て、複数のスキャンパスと同数の複数の部分スキャンパスを設定する。セレクタ生成部は、複数の部分スキャンパスをバイバスするセレクタを複数の部分スキャンパスの後段に設ける。制御回路生成部は、セレクタが複数の部分スキャンパスをバイパスするか否かを制御する制御回路を設ける。 According to another aspect of the present invention, a scan test circuit design device for designing a scan test circuit of a semiconductor integrated circuit device that performs a scan test using a plurality of scan paths includes a partial scan path generation unit, a selector generation unit, And a control circuit generation unit. The partial scan path generation unit assigns a plurality of scan flip-flops included in the circuit block of the semiconductor integrated circuit device to each of the plurality of scan paths, and sets a plurality of partial scan paths equal to the plurality of scan paths. The selector generation unit provides a selector that bypasses the plurality of partial scan paths in the subsequent stage. The control circuit generation unit includes a control circuit that controls whether the selector bypasses the plurality of partial scan paths.
さらに、本発明の他の観点では、複数のスキャンパスを使用してスキャンテストを行う半導体集積回路装置のスキャンテスト回路を設計するテスト回路の設計プログラムは、半導体集積回路装置の回路ブロックに含まれる複数のスキャンフリップフロップを複数のスキャンパスのそれぞれに割り当てるステップと、割り当てられたスキャンフリップフロップをシフトレジスタ状に接続して複数のスキャンパスと同数の複数の部分スキャンパスを設定するステップと、複数の部分スキャンパスのそれぞれの後段に複数の部分スキャンパスをバイパスするセレクタを配置するステップと、回路ブロックの複数の部分スキャンパスおよびセレクタを縦続接続して複数のスキャンパスを設定するステップと、セレクタが複数の部分スキャンパスをバイパスするか否かを制御する制御回路を生成するステップとをコンピュータに実行させる。 Furthermore, in another aspect of the present invention, a test circuit design program for designing a scan test circuit of a semiconductor integrated circuit device that performs a scan test using a plurality of scan paths is included in a circuit block of the semiconductor integrated circuit device. Assigning a plurality of scan flip-flops to each of a plurality of scan paths, connecting the assigned scan flip-flops in a shift register shape to set a plurality of partial scan paths equal to the plurality of scan paths, and a plurality of steps A step of disposing a selector that bypasses a plurality of partial scan paths in each subsequent stage of the plurality of partial scan paths, a step of cascading a plurality of partial scan paths and selectors of a circuit block to set a plurality of scan paths, and a selector Bypass multiple partial scan paths To perform the steps on a computer to generate a control circuit for controlling whether or not to scan.
本発明によれば、複数のスキャンパスを有するテスト回路のスキャンテスト時間を短縮することができる半導体集積回路装置、スキャンテスト回路設計方法、スキャンテスト回路設計装置を提供することができる。 According to the present invention, it is possible to provide a semiconductor integrated circuit device, a scan test circuit design method, and a scan test circuit design device that can shorten the scan test time of a test circuit having a plurality of scan paths.
図面を参照して本発明を実施するための形態が説明される。 A mode for carrying out the present invention will be described with reference to the drawings.
（第１の実施の形態）
図３は、本発明の第１の実施の形態に係る半導体集積回路装置のスキャンテスト時の構成を示す図である。半導体集積回路装置は、スキャンテスト対象機能として４つの機能マクロ回路１１０、１２０、１３０、１４０と、制御信号生成回路２００と、セレクタ２１１、２１２、２２１、２２２、２３１、２３２、２４１、２４２とを有する。この半導体集積回路装置には２本のスキャンパス４０１、４０２が設定され、これらの機能マクロ回路に対するスキャンテストが実施される。
(First embodiment)
FIG. 3 is a diagram showing a configuration during a scan test of the semiconductor integrated circuit device according to the first embodiment of the present invention. The semiconductor integrated circuit device includes four function
機能マクロ回路１１０は、組み合わせ回路１１３と複数のスキャンフリップフロップとを含む。機能マクロ回路１１０に含まれる複数のスキャンフリップフロップは、スキャンパス４０１、４０２に対応して２つに分けられ、スキャンテスト時にそれぞれ部分スキャンパス１１１、１１２を形成する。部分スキャンパス１１１の入力ノードは、スキャンイン端子４１１に接続され、スキャンパターンＳＩ１が入力される。部分スキャンパス１１１の後段には、セレクタ２１１が設けられる。セレクタ２１１の入力ノードａ、ｂは、部分スキャンパス１１１の出力ノード、入力ノードにそれぞれ接続される。また、部分スキャンパス１１２の入力ノードは、スキャンイン端子４１２に接続され、スキャンパターンＳＩ２が入力される。部分スキャンパス１１２の後段には、セレクタ２１２が設けられる。セレクタ２１２の入力ノードａ、ｂは、部分スキャンパス１１２の出力ノード、入力ノードにそれぞれ接続される。したがって、セレクタ２１１、２１２を制御することにより、部分スキャンパス１１１、１１２をバイパスすることができる。
The functional
機能マクロ回路１２０は、組み合わせ回路１２３と複数のスキャンフリップフロップとを含む。機能マクロ回路１２０に含まれる複数のスキャンフリップフロップは、スキャンパス４０１、４０２に対応して２つに分けられ、スキャンテスト時にそれぞれ部分スキャンパス１２１、１２２を形成する。部分スキャンパス１２１の入力ノードは、セレクタ２１１の出力ノードｃに接続され、部分スキャンパス１２１の後段には、セレクタ２２１が設けられる。セレクタ２２１の入力ノードａ、ｂは、部分スキャンパス１２１の出力ノード、入力ノードにそれぞれ接続される。また、部分スキャンパス１２２の入力ノードは、セレクタ２１２の出力ノードｃに接続され、部分スキャンパス１２２の後段には、セレクタ２２２が設けられる。セレクタ２２２の入力ノードａ、ｂは、部分スキャンパス１２２の出力ノード、入力ノードにそれぞれ接続される。したがって、セレクタ２２１、２２２を制御することにより、部分スキャンパス１２１、１２２をバイパスすることができる。
The functional
機能マクロ回路１３０は、組み合わせ回路１３３と複数のスキャンフリップフロップとを含む。機能マクロ回路１３０に含まれる複数のスキャンフリップフロップは、スキャンパス４０１、４０２に対応して２つに分けられ、スキャンテスト時にそれぞれ部分スキャンパス１３１、１３２を形成する。部分スキャンパス１３１の入力ノードは、セレクタ２２１の出力ノードｃに接続され、部分スキャンパス１３１の後段には、セレクタ２３１が設けられる。セレクタ２３１の入力ノードａ、ｂは、部分スキャンパス１３１の出力ノード、入力ノードにそれぞれ接続される。また、部分スキャンパス１３２の入力ノードは、セレクタ２２２の出力ノードｃに接続され、部分スキャンパス１３２の後段には、セレクタ２３２が設けられる。セレクタ２３２の入力ノードａ、ｂは、部分スキャンパス１３２の出力ノード、入力ノードにそれぞれ接続される。したがって、セレクタ２３１、２３２を制御することにより、部分スキャンパス１３１、１３２をバイパスすることができる。
The functional
機能マクロ回路１４０は、組み合わせ回路１４３と複数のスキャンフリップフロップとを含む。機能マクロ回路１４０に含まれる複数のスキャンフリップフロップは、スキャンパス４０１、４０２に対応して２つに分けられ、スキャンテスト時にそれぞれ部分スキャンパス１４１、１４２を形成する。部分スキャンパス１４１の入力ノードは、セレクタ２３１の出力ノードｃに接続され、部分スキャンパス１４１の後段には、セレクタ２４１が設けられる。セレクタ２４１の入力ノードａ、ｂは、部分スキャンパス１４１の出力ノード、入力ノードにそれぞれ接続される。また、部分スキャンパス１４２の入力ノードは、セレクタ２３２の出力ノードｃに接続され、部分スキャンパス１４２の後段には、セレクタ２４２が設けられる。セレクタ２４２の入力ノードａ、ｂは、部分スキャンパス１４２の出力ノード、入力ノードにそれぞれ接続される。したがって、セレクタ２４１、２４２を制御することにより、部分スキャンパス１４１、１４２をバイパスすることができる。セレクタ２４１の出力ノードｃは、スキャンアウト端子４２１に接続され、セレクタ２４２の出力ノードｃはスキャンアウト端子４２２に接続される。スキャンアウト端子４２１、４２２から出力されるスキャンテスト結果ＳＯ１、ＳＯ２は、ＬＳＩ外部で観測される。
The functional
制御信号生成回路２００は、スキャンテストを実施する機能マクロ回路数と同数のフリップフロップを有する。すなわち、制御信号生成回路２００は、スキャンテスト対象に対応するフリップフロップ２１０、２２０、２３０、２４０を備える。フリップフロップ２１０、２２０、２３０、２４０は、直列に接続され、所定のクロック信号に応答してデータをシフトするシフトレジスタを形成する。フリップフロップ２１０の入力ノードは、設定入力端子４１３に接続され、外部から設定信号ＰＩを入力する。直列に接続されるフリップフロップ２１０、２２０、２３０、２４０は、設定入力端子４１３から入力される設定信号ＰＩをシフト動作にて各フリップフロップに送り、データが設定可能になっている。フリップフロップ２１０の出力は、セレクタ２１１／２１２の選択制御ノードに接続される。フリップフロップ２２０の出力は、セレクタ２２１／２２２の選択制御ノードに接続される。フリップフロップ２３０の出力は、セレクタ２３１／２３２の選択制御ノードに接続される。フリップフロップ２４０の出力は、セレクタ２４１／２４２の選択制御ノードに接続される。制御信号生成回路２００は、機能マクロ回路１１０、１４０、１２０、１３０のテストに使用されるスキャンパスのいずれかをバイパスするか否かを制御する。なお、図１では、設定入力端子４１３が１本の場合を示している。この場合４つのフリップフロップに値を設定するのに４サイクル必要となり、設定入力端子４１３（ＰＩ）が複数本準備できる場合は、フリップフロップを直列ではなく並列に並べる構成にして、値の設定に必要なサイクルを削減する事も可能である。
The control
したがって、いずれのスキャンパスもバイパスせずに１チップでテストする場合には、スキャンパス４０１では、スキャンイン端子４１１→スキャンパス１１１→セレクタ２１１→スキャンパス１２１→セレクタ２２１→スキャンパス１３１→セレクタ２３１→スキャンパス１４１→セレクタ２４１→スキャンアウト端子４２１の順にスキャンデータが通過する。また、スキャンパス４０２では、スキャンイン端子４１２→スキャンパス１１２→セレクタ２１２→スキャンパス１２２→セレクタ２２２→スキャンパス１３２→セレクタ２３２→スキャンパス１４２→セレクタ２４２→スキャンアウト端子４２２の順にスキャンデータが通過する。
Therefore, when testing with one chip without bypassing any scan path, in the
第１の実施の形態に係るテスト回路の動作について説明する。 The operation of the test circuit according to the first embodiment will be described.
当該半導体集積回路装置のスキャンテストを実施するユーザは、スキャンテスト開始前に、各機能マクロ回路のスキャンパスをバイパスするための条件として各機能マクロ回路の目標故障検出率を決定しておく。スキャンテストにおけるスキャンパターンデータは、ＡＴＰＧ（Ａｕｔｏｍａｔｉｃ Ｔｅｓｔ Ｐａｔｔｅｒｎ Ｇｅｎｅｒａｔｏｒ）により生成されるが、目標故障検出率に達した機能マクロ回路をバイパスした状態のスキャンパターンデータが生成される。 A user who performs a scan test of the semiconductor integrated circuit device determines a target failure detection rate of each function macro circuit as a condition for bypassing the scan path of each function macro circuit before the start of the scan test. The scan pattern data in the scan test is generated by ATPG (Automatic Test Pattern Generator), but the scan pattern data in a state of bypassing the function macro circuit that has reached the target failure detection rate is generated.
スキャンテスト開始前に、制御信号生成回路２００のフリップフロップ２１０、２２０、２３０、２４０にセレクタのバイパス制御が無効となるデータが設定される。すなわち、セレクタ２１１、２１２、２２１、２２２、２３１、２３２、２４１、２４２は、それぞれバイパスしない部分スキャンパス１１１、１１２、１２１、１２２、１３１、１３２、１４１、１４２を選択するように設定される。したがって、スキャンテスト開始直後は、バイパスされない前述のスキャンパス４０１、４０２によって全機能マクロ回路に対して故障検出が行われることになる。
Prior to the start of the scan test, data that disables the bypass control of the selector is set in the flip-
その状態を保持したままスキャンイン端子４１１、４１２からスキャンパス４０１、４０２にスキャンパターンデータＳＩ１、ＳＩ２が入力され、テスト結果ＳＯ１、ＳＯ２がスキャンアウト端子４２１、４２２から読み出され、スキャンテストが行われる。
The scan pattern data SI1 and SI2 are input to the
スキャンテスト開始前に設定されたスキャンパスのバイパス条件である目標検出率をいずれかの機能マクロ回路が満たすスキャンパターンデータまで実行されると、制御信号生成回路２００に設定端子４１３から設定信号ＰＩが入力されて、バイパス条件を満たす機能マクロ回路の部分スキャンパスをバイパスする。例えば、機能マクロ回路１１０が最初に条件を満たすと、設定入力端子４１３を介して設定信号ＰＩが入力され、制御信号生成回路２００のフリップフロップ２１０のデータが書き換えられる。制御信号生成回路２００から出力されるバイパス制御信号に基づいて、セレクタ２１１、２１２は、選択入力を入力ノードａから入力ノードｂに切り替える。すなわち、制御信号生成回路２００のフリップフロップ２１０の値は、バイパス制御が有効となる値に更新される。さらに言い換えると、フリップフロップ２１０は、機能マクロ回路１１０の部分スキャンパス１１１、１１２の出力データではなく、部分スキャンパス１１１、１１２の入力データ（スキャンイン端子４１１、４１２から入力されるスキャンインデータＳＩ１、ＳＩ２）がセレクタ２１１、２１２の出力ノードｃへ伝播するようにセレクタを制御する値に更新される。したがって、スキャンパス４０１、４０２からそれぞれス部分キャンパス１１１、１１２がバイパスされる。
When the scan pattern data that satisfies the target detection rate, which is the bypass condition of the scan path set before the start of the scan test, satisfies any of the function macro circuits, the setting signal PI is sent from the setting
この結果、スキャンパス４０１は、スキャンイン端子４１１→セレクタ２１１→スキャンパス１２１→セレクタ２２１→スキャンパス１３１→セレクタ２３１→スキャンパス１４１→セレクタ２４１→スキャンアウト端子４２１の経路に更新される。スキャンパス４０２は、スキャンイン端子４１２→セレクタ２１２→スキャンパス１２２→セレクタ２２２→スキャンパス１３２→セレクタ２３２→スキャンパス１４２→セレクタ２４２→スキャンアウト端子４２２の経路に更新される。これ以降は、機能マクロ回路１２０、１３０、１４０のいずれかが、目標故障検出率に達するスキャンパターンデータによるテストが行われるまで、制御信号生成回路２００のフリップフロップ２１０、２２０、２３０、２４０の値は、更新された値を保持して、テストが行われる。
As a result, the
機能マクロ回路１２０、１３０、１４０のいずれかが目標故障検出率に達すると、目標故障検出率に達した機能マクロ回路のスキャンパスをバイパスする動作が開始される。例えば、機能マクロ回路１４０が次に条件を満たすと、設定入力端子４１３を介して設定信号ＰＩが入力され、制御信号生成回路２００のフリップフロップ２４０のデータが書き換えられる。制御信号生成回路２００から出力されるバイパス制御信号に基づいて、セレクタ２４１、２４２は、選択入力を入力ノードａから入力ノードｂに切り替える。すなわち、制御信号生成回路２００のフリップフロップ２４０の値は、バイパス制御が有効となる値に更新される。さらに言い換えると、フリップフロップ２４０は、機能マクロ回路１４０の部分スキャンパス１４１、１４２の出力データではなく、部分スキャンパス１４１、１４２の入力データ（セレクタ２３１、２３２のノードｃから出力されるデータ）がセレクタ２４１、２４２の出力ノードｃへ伝播するようにセレクタを制御する値に更新される。したがって、スキャンパス４０１、４０２からそれぞれ部分スキャンパス１４１、１４２がバイパスされる。
When one of the functional
この結果、スキャンパス４０１は、スキャンイン端子４１１→セレクタ２１１→スキャンパス１２１→セレクタ２２１→スキャンパス１３１→セレクタ２３１→セレクタ２４１→スキャンイン端子４２１の経路に更新される。スキャンパス４０２は、スキャンイン端子４１２→セレクタ２１２→スキャンパス１２２→セレクタ２２２→スキャンパス１３２→セレクタ２３２→セレクタ２４２→スキャンアウト端子４２２の経路に更新される。
As a result, the
これ以降は、機能マクロ回路１２０、１３０のいずれかが、目標故障検出率に達するスキャンパターンデータによるテストが行われるまで、制御信号生成回路２００のフリップフロップ２１０、２２０、２３０、２４０の値は、更新された値を保持し、テストが行われる。機能マクロ回路１２０、１３０のいずれかが目標故障検出率に達した場合、その機能マクロ回路のスキャンパスをバイパスする動作が同じように行われる。
Thereafter, until one of the function
このように、ユーザによって設定されたバイパス条件を満足する毎に、制御信号生成回路２００の設定が更新され、その機能マクロ回路の部分スキャンパスがバイパスされる。したがって、１チップのスキャンパスを短くしてテスト時間を削減しながら、全ての機能がテスト不要と判断されるまでスキャンテストを継続することができる。
Thus, every time the bypass condition set by the user is satisfied, the setting of the control
また、制御信号生成回路２００のフリップフロップ２１０、２２０、２３０、２４０の値の更新は、予め設定されるタイミングで行われる。まず、部分スキャンパスをバイパスしない設定に固定したままＡＴＰＧによってテストパターンデータ作成を実施し、各機能マクロ回路が目標故障検出率に達するパターン数を確認しておく。また、制御信号生成回路２００のフリップフロップの値を更新するスクリプト（ＡＴＰＧにより実行される）が作成される。ＡＴＰＧがテストパターンデータを作成して、目標故障検出率になるパターン数に達した時に、ＡＴＰＧは、そのスクリプトを実行して制御信号生成回路２００に供給する設定信号ＰＩのデータを作成する。さらに、目標故障検出率に満たない回路のテストパターンデータを作成する。このような方法により、条件を満たした機能マクロ回路を順にバイパスしてテストするためのデータを作成することができる。ここでは、スキャンパスをバイパスするための条件として目標故障検出率を挙げたが、目標テスト時間を満足するテストパターン数などを条件に選択しても良い。
The values of the flip-
本実施の形態に係るスキャンテスト回路を生成する方法を、図４、図５、図６、図７Ａ、図７Ｂを参照して、以下に説明する。ここでは、説明を簡単にするために、各機能マクロ回路はスキャンフリップフロップを偶数個備え、それぞれのスキャンパスに均等に割り当てられる場合を示す。 A method of generating the scan test circuit according to the present embodiment will be described below with reference to FIGS. 4, 5, 6, 7A, and 7B. Here, in order to simplify the description, each function macro circuit includes an even number of scan flip-flops and is equally allocated to each scan path.
図４に示されるように、本実施の形態に係るスキャンテスト回路は、初期設定処理（ステップＳ１００）、制御信号生成回路の生成処理（ステップＳ２００）、部分スキャンパスの構築処理（ステップＳ３００）、機能マクロ回路毎のスキャンパスを結合する１チップスキャンパスの構築処理（ステップＳ４００）を行って生成される。初期設定処理（ステップＳ１００）では、処理中に使用される変数の初期値および初期集合の設定が行われる。制御信号生成回路の生成処理（ステップＳ２００）では、テスト対象の機能マクロ回路の数に合わせて制御信号生成回路２００が生成される。部分スキャンパスの構築処理（ステップＳ３００）では、機能マクロ回路毎に生成される部分スキャンパスが設定される。１チップスキャンパスの構築処理（ステップＳ４００）では、ステップＳ４００において生成される機能マクロ回路毎の部分スキャンパスを結合して１チップのスキャンパスが構築される。
As shown in FIG. 4, the scan test circuit according to the present embodiment includes an initial setting process (step S100), a control signal generation circuit generation process (step S200), a partial scan path construction process (step S300), A one-chip scan path construction process (step S400) for combining the scan paths for each function macro circuit is performed. In the initial setting process (step S100), initial values and initial sets of variables used during the process are set. In the generation process of the control signal generation circuit (step S200), the control
初期設定処理（Ｓ１００）では、スキャンパス構築に必要な変数に初期値および初期集合が設定される。ここでは、回路、端子等は、オブジェクトにより示される。
１）変数Ｎには、対象の半導体集積回路装置内に構築されるスキャンパスの数が設定される。ここでは、スキャンパス４０１、４０２の２本であるから、Ｎ＝２となる。
２）変数Ｘには、テスト対象とする機能マクロ回路数が設定される。ここでは、機能マクロ回路１１０、１２０、１３０、１４０の４回路であるから、Ｘ＝４となる。
３）変数Ｔ〔Ｘ−１：０〕には、テスト対象とする機能マクロ回路の集合が設定される。ここでは、機能マクロ回路１１０、１２０、１３０、１４０の４回路であるから、Ｔ〔３：０〕＝｛機能マクロ回路１４０、機能マクロ回路１３０、機能マクロ回路１２０、機能マクロ回路１１０｝となる。
４）変数Ｍ〔Ｘ−１：０〕には、Ｔ〔Ｘ−１：０〕により示される機能マクロ回路の部分スキャンパス長を示す数値が設定される。初期設定の時点では、初期値φ（空集合）が設定される。
５）変数ＳＩ〔Ｎ−１：０〕には、初期設定の時点ではスキャンイン端子の集合が設定される。ここでは、スキャンイン端子はスキャンパス２本に対応して２つであるから、ＳＩ〔１：０〕＝｛スキャンイン端子４１２、スキャンイン端子４１１｝となる。変数ＳＩは、処理中においては、結合されたスキャンパスの終端（出力ノード）を示す。
６）変数ＳＯ〔Ｎ−１：０〕には、スキャンアウト端子の集合が設定される。ここでは、スキャンアウト端子は、スキャンパス２本に対応して２つであるから、ＳＯ〔１：０〕＝｛スキャンアウト端子４２２、スキャンアウト端子４２１｝となる。
７）変数ＳＰ〔Ｘ−１：０，Ｎ−１：０〕には、Ｔ〔Ｘ−１：０〕により示されるテスト対象の機能マクロ回路毎に、テストするためのＮ本の部分スキャンパスの集合が設定される。初期設定の時点では初期値φ（空集合）が設定される。
８）変数ＳＥＬ〔Ｘ−１：０，Ｎ−１：０〕には、部分スキャンパスをバイパスするセレクタの集合が設定される。初期設定の時点では初期値φ（空集合）が設定される。
９）変数ＦＦ〔Ｘ−１：０〕には、制御信号生成回路２００内部に搭載される、各機能マクロ回路の部分スキャンパスのバイパス制御を行うフリップフロップの集合が設定される。ここでは、４個のフリップフロップであるから、ＦＦ〔３：０〕＝｛フリップフロップ２４０、フリップフロップ２３０、フリップフロップ２２０、フリップフロップ２１０｝となる。
１０）変数ＰＩには、制御信号生成回路２００にデータ入力するための設定入力端子４１３の集合が設定される。ここでは、１個の入力端子であるから、ＰＩ＝｛設定入力端子４１３｝となる。
１１）変数ｉ、ｊは、処理中の繰り返し回数を表す変数（繰り返し変数）であり、初期値０が設定される。
In the initial setting process (S100), an initial value and an initial set are set to variables necessary for scan path construction. Here, circuits, terminals, etc. are indicated by objects.
1) In the variable N, the number of scan paths constructed in the target semiconductor integrated circuit device is set. Here, since there are two
2) In the variable X, the number of function macro circuits to be tested is set. Here, since there are four functional
3) A set of functional macro circuits to be tested is set in the variable T [X-1: 0]. Here, since there are four circuits of function
4) In the variable M [X-1: 0], a numerical value indicating the partial scan path length of the functional macro circuit indicated by T [X-1: 0] is set. At the time of initial setting, an initial value φ (empty set) is set.
5) A set of scan-in terminals is set in the variable SI [N-1: 0] at the time of initial setting. Here, since there are two scan-in terminals corresponding to two scan paths, SI [1: 0] = {scan-in
6) A set of scan-out terminals is set in the variable SO [N-1: 0]. Here, since there are two scan-out terminals corresponding to two scan paths, SO [1: 0] = {scan-out
7) The variable SP [X-1: 0, N-1: 0] includes N partial scan paths for testing for each functional macro circuit to be tested indicated by T [X-1: 0]. Is set. At the time of initial setting, an initial value φ (empty set) is set.
8) A set of selectors that bypass the partial scan path is set in the variable SEL [X-1: 0, N-1: 0]. At the time of initial setting, an initial value φ (empty set) is set.
9) In the variable FF [X-1: 0], a set of flip-flops that are mounted inside the control
10) A set of setting
11) Variables i and j are variables (repetition variables) representing the number of repetitions during processing, and an
図５に示されるように、制御信号生成回路の生成処理（ステップＳ２００）は、制御信号生成回路２００内のフリップフロップ２１０、２２０、２３０、２４０と設定入力端子４１３とを直列に接続する処理である。変数ｉは、そのフリップフロップの順を示す。ＦＦ〔０〕により示される始めのフリップフロップ２１０のデータ入力ノードと、ＰＩにより示される設定入力端子４１３とが接続される（ステップＳ２１０）。２つ目のフリップフロップを示すＦＦ〔１〕からは、前に接続したフリップフロップに接続することになる。変数ｉに初期値１が設定される（ステップＳ２１４）。ＦＦ〔ｉ−１〕によって示される前段のフリップフロップのデータ出力ノードと、ＦＦ〔ｉ〕によって示されるフリップフロップのデータ入力ノードとが接続される（ステップＳ２２０）。繰り返し変数ｉの値を＋１して（ステップＳ２２８）、Ｘに達するまでステップＳ２２０から繰り返す（ステップＳ２３０−ＮＯ）。したがって、ＰＩ−ＦＦ〔０〕−ＦＦ〔１〕−ＦＦ〔２〕−ＦＦ〔３〕と接続される。すなわち、図３に示される回路では、設定入力端子４１３−フリップフロップ２１０−フリップフロップ２２０−フリップフロップ２３０−フリップフロップ２４０が接続されたことになり、制御信号生成回路２００が生成される。ステップＳ２２８において、ｉ＝Ｘ（＝４）になると処理を終了する（ステップＳ２３０−ＹＥＳ）。
As shown in FIG. 5, the generation process (step S200) of the control signal generation circuit is a process of connecting the flip-
次に、部分スキャンパスの構築処理（ステップＳ３００）を説明する。図６に示されるように、部分スキャンパスの構築処理（ステップＳ３００）では、各機能マクロ回路内のスキャンフリップフロップを接続して部分スキャンパスが生成され、部分スキャンパスの後段にセレクタが接続される。したがって、まず、機能マクロ回路の順を示す繰り返し変数ｉに初期値０が設定される（ステップＳ３０４）。次に、機能マクロ回路内の部分スキャンパスの順を示す繰り返し変数ｊに初期値０が設定される（ステップＳ３０６）。そして、以下の処理が所定の回数繰り返される。
Next, partial scan path construction processing (step S300) will be described. As shown in FIG. 6, in the partial scan path construction process (step S300), a scan flip-flop in each function macro circuit is connected to generate a partial scan path, and a selector is connected to the subsequent stage of the partial scan path. The Therefore, first, the
まず、機能マクロ回路毎の部分スキャンパスの長さが算出される。ここでは、部分スキャンパスには、スキャンフリップフロップが均等に割り当てられる。すなわち、ｉ番目の機能マクロ回路を示すＴ〔ｉ〕に含まれるスキャンフリップフロップ数を１チップのスキャンパスの数Ｎで除算した値を、部分スキャンパス長を示すＭ〔ｉ〕に代入する（ステップＳ３１０）。つまり、Ｍ〔ｉ〕は、Ｔ〔ｉ〕の部分スキャンパス長を表す。 First, the length of the partial scan path for each functional macro circuit is calculated. Here, scan flip-flops are equally allocated to the partial scan paths. That is, a value obtained by dividing the number of scan flip-flops included in T [i] indicating the i-th function macro circuit by the number N of scan paths of one chip is substituted into M [i] indicating the partial scan path length ( Step S310). That is, M [i] represents the partial scan path length of T [i].
ここでは、Ｔ〔０〕（＝機能マクロ回路１１０）に含まれるスキャンフリップフロップ数は１０、スキャンパス数Ｎ＝２であるから、Ｍ〔０〕＝１０÷２＝５となる。同様に、Ｔ〔１〕（＝機能マクロ回路１２０）に含まれるスキャンフリップフロップ数は８、Ｔ〔２〕（＝機能マクロ回路１３０）に含まれるスキャンフリップフロップ数は１２、Ｔ〔３〕（＝機能マクロ回路１４０）に含まれるスキャンフリップフロップ数は６であるから、Ｍ［１］＝８÷２＝４、Ｍ［２］＝１２÷２＝６、Ｍ［３］＝６÷２＝３となる。本実施の形態では、スキャンパス数＝２であり、スキャンフリップフロップの数が全て偶数として説明されるため、各機能マクロ回路内の部分スキャンパス長は、同じ長さとなる。部分スキャンパス長は、各機能マクロ回路内で同じ長さである必要はないが、全ての部分スキャンパスにスキャンフリップフロップが割り当てられるようにし、均等な長さであることが好ましい。部分スキャンパス長、全体のスキャンパス長がほぼ均等であれば、各パスのテストを終えるタイミングがほぼ同時となり、テスト時間を短縮することが容易になる。 Here, since the number of scan flip-flops included in T [0] (= function macro circuit 110) is 10 and the number of scan paths N = 2, M [0] = 10 ÷ 2 = 5. Similarly, the number of scan flip-flops included in T [1] (= function macro circuit 120) is 8, and the number of scan flip-flops included in T [2] (= function macro circuit 130) is 12, T [3] ( Since the number of scan flip-flops included in the function macro circuit 140) is 6, M [1] = 8 ÷ 2 = 4, M [2] = 12 ÷ 2 = 6, M [3] = 6 ÷ 2 = 3 In the present embodiment, since the number of scan paths = 2 and the number of scan flip-flops is all assumed to be an even number, the partial scan path length in each functional macro circuit is the same. The partial scan path lengths do not have to be the same in each function macro circuit, but it is preferable that the scan flip-flops be assigned to all the partial scan paths, and the partial scan path lengths be equal. If the partial scan path length and the entire scan path length are substantially equal, the timing of finishing the test of each path is almost the same, and it becomes easy to shorten the test time.
機能マクロ回路を示すＴ〔ｉ〕における部分スキャンパス長Ｍ〔ｉ〕が求められると、機能マクロ回路に含まれるＭ〔ｉ〕個のスキャンフリップフロップを抽出して部分スキャンパスが生成され、部分スキャンパスを示すＳＰ〔ｉ，ｊ〕に格納される（ステップＳ３１４）。 When the partial scan path length M [i] at T [i] indicating the functional macro circuit is obtained, the partial scan path is generated by extracting M [i] scan flip-flops included in the functional macro circuit. It is stored in SP [i, j] indicating the scan path (step S314).
本実施の形態では、機能マクロ回路（１１０、１２０、１３０、１４０）にそれぞれ２本の部分スキャンパス（１１１／１１２、１２１／１２２、１３１／１３２、１４１／１４２）が構築される。ループ毎に、
ｉ＝０の時、機能マクロ回路１１０の部分スキャンパスが生成され、
ｊ＝０の時、ＳＰ〔０，０〕＝部分スキャンパス１１１、
ｊ＝１の時、ＳＰ〔０，１〕＝部分スキャンパス１１２、
ｉ＝１の時、機能マクロ回路１２０の部分スキャンパスが生成され、
ｊ＝０の時、ＳＰ〔１，０〕＝部分スキャンパス１２１、
ｊ＝１の時、ＳＰ〔１，１〕＝部分スキャンパス１２２、
ｉ＝２の時、機能マクロ回路１３０の部分スキャンパスが生成され、
ｊ＝０の時、ＳＰ〔２，０〕＝部分スキャンパス１３１、
ｊ＝１の時、ＳＰ〔２，１〕＝部分スキャンパス１３２、
ｉ＝３の時、機能マクロ回路１４０の部分スキャンパスが生成され、
ｊ＝０の時、ＳＰ〔３，０〕＝部分スキャンパス１４１、
ｊ＝１の時、ＳＰ〔３，１〕＝部分スキャンパス１４２、
となる。
In the present embodiment, two partial scan paths (111/112, 121/122, 131/132, 141/142) are constructed in the function macro circuit (110, 120, 130, 140), respectively. For each loop,
When i = 0, a partial scan path of the function
When j = 0, SP [0,0] =
When j = 1, SP [0,1] =
When i = 1, a partial scan path of the function
When j = 0, SP [1, 0] =
When j = 1, SP [1,1] =
When i = 2, a partial scan path of the function
When j = 0, SP [2,0] =
When j = 1, SP [2,1] =
When i = 3, a partial scan path of the function
When j = 0, SP [3,0] =
When j = 1, SP [3,1] =
It becomes.
機能マクロ回路がテスト不要と判断された場合に、部分スキャンパス（ＳＰ〔ｉ，ｊ〕）をバイパスするためのセレクタが生成され、セレクタを示す値がＳＥＬ〔ｉ，ｊ〕に格納される（ステップＳ３１８）。 When it is determined that the function macro circuit does not require a test, a selector for bypassing the partial scan path (SP [i, j]) is generated, and a value indicating the selector is stored in SEL [i, j] ( Step S318).
本実施の形態では、機能マクロ回路（１１０、１２０、１３０、１４０）に形成される２本の部分スキャンパス（１１１／１１２、１２１／１２２、１３１／１３２、１４１／１４２）に対してそれぞれ１つずつセレクタ（２１１／２１２、２２１／２２２、２３１／２３２、２４１／２４２）が配置される。したがって、ループ毎に、
ｉ＝０の時、機能マクロ回路１１０をバイパスするセレクタが生成され、
ｊ＝０の時、ＳＥＬ〔０，０〕＝セレクタ２１１、
ｊ＝１の時、ＳＥＬ〔０，１〕＝セレクタ２１２、
ｉ＝１の時、機能マクロ回路１２０をバイパスするセレクタが生成され、
ｊ＝０の時、ＳＥＬ〔１，０〕＝セレクタ２２１、
ｊ＝１の時、ＳＥＬ〔１，１〕＝セレクタ２２２、
ｉ＝２の時、機能マクロ回路１３０をバイパスするセレクタが生成され、
ｊ＝０の時、ＳＥＬ〔２，０〕＝セレクタ２３１、
ｊ＝１の時、ＳＥＬ〔２，１〕＝セレクタ２３２、
ｉ＝３の時、機能マクロ回路１４０をバイパスするセレクタが生成され、
ｊ＝０の時、ＳＥＬ〔３，０〕＝セレクタ２４１、
ｊ＝１の時、ＳＥＬ〔３，１〕＝セレクタ２４２、
となる。
In the present embodiment, one is provided for each of the two partial scan paths (111/112, 121/122, 131/132, 141/142) formed in the function macro circuit (110, 120, 130, 140). Selectors (211/212, 221/222, 231/232, 241/242) are arranged one by one. Therefore, for each loop,
When i = 0, a selector that bypasses the function
When j = 0, SEL [0, 0] =
When j = 1, SEL [0, 1] =
When i = 1, a selector that bypasses the function
When j = 0, SEL [1, 0] =
when j = 1, SEL [1,1] =
When i = 2, a selector that bypasses the function
When j = 0, SEL [2,0] =
SEL [2,1] =
When i = 3, a selector that bypasses the function
When j = 0, SEL [3,0] =
When j = 1, SEL [3,1] =
It becomes.
セレクタが生成されると、ＳＥＬ〔ｉ，ｊ〕により示されるセレクタを制御する信号が印加されるセレクト入力に、当該セレクタのバイパス制御を行う値を保持する制御信号生成回路２００内のフリップフロップを示すＦＦ〔ｉ〕（２１０、２２０、２３０、２４０）の出力が接続される（ステップＳ３２２）。
When the selector is generated, a flip-flop in the control
本実施の形態では、各セレクタ（２１１／２１２、２２１／２２２、２３１／２３２、２４１／２４２）のセレクト入力ノードとフリップフロップ（２１０、２２０、２３０、２４０）の出力ノードとが接続される。したがって、ループ毎に、
ｉ＝０の時、機能マクロ回路１１０をバイパスするセレクタが接続され、
ｊ＝０の時、ＳＥＬ〔０，０〕＝セレクタ２１１のセレクト入力ノードにＦＦ〔０〕＝フリップフロップ２１０の出力ノードを接続、
ｊ＝１の時、ＳＥＬ〔０，１〕＝セレクタ２１２のセレクト入力ノードにＦＦ〔０〕＝フリップフロップ２１０の出力ノードを接続、
ｉ＝１の時、機能マクロ回路１２０をバイパスするセレクタが接続され、
ｊ＝０の時、ＳＥＬ〔１，０〕＝セレクタ２２１のセレクト入力ノードにＦＦ〔１〕＝フリップフロップ２２０の出力ノードを接続、
ｊ＝１の時、ＳＥＬ〔１，１〕＝セレクタ２２２のセレクト入力ノードにＦＦ〔１〕＝フリップフロップ２２０の出力ノードを接続、
ｉ＝２の時、機能マクロ回路１３０をバイパスするセレクタが接続され、
ｊ＝０の時、ＳＥＬ〔２，０〕＝セレクタ２３１のセレクト入力ノードにＦＦ〔２〕＝フリップフロップ２３０の出力ノードを接続、
ｊ＝１の時、ＳＥＬ〔２，１〕＝セレクタ２３２のセレクト入力ノードにＦＦ〔２〕＝フリップフロップ２３０の出力ノードを接続、
ｉ＝３の時、機能マクロ回路１４０をバイパスするセレクタが接続され、
ｊ＝０の時、ＳＥＬ〔３，０〕＝セレクタ２４１のセレクト入力ノードにＦＦ〔３〕＝フリップフロップ２４０の出力ノードを接続、
ｊ＝１の時、ＳＥＬ〔３，１〕＝セレクタ２４２のセレクト入力ノードにＦＦ〔３〕＝フリップフロップ２４０の出力ノードを接続、
となる。
In this embodiment, the select input node of each selector (211/212, 221/222, 231/232, 241/242) and the output node of the flip-flop (210, 220, 230, 240) are connected. Therefore, for each loop,
When i = 0, a selector that bypasses the function
When j = 0, SEL [0,0] = the input node of the flip-
When j = 1, SEL [0,1] = connected to the select input node of the
When i = 1, a selector that bypasses the function
When j = 0, SEL [1, 0] = connected to the select input node of the
When j = 1, SEL [1,1] = the input node of the flip-
When i = 2, a selector that bypasses the function
When j = 0, SEL [2,0] = connect input node of
When j = 1, SEL [2,1] = Connect input node of
When i = 3, a selector that bypasses the function
When j = 0, SEL [3,0] = the input node of FF [3] = the flip-
When j = 1, SEL [3,1] = the input node of FF [3] = the flip-
It becomes.
ＳＥＬ〔ｉ，ｊ〕により示されるセレクタのデータ入力ノードａ、ｂのうち、ＦＦ〔ｉ〕により示されるフリップフロップから出力されるバイパス制御信号がバイパスしないことを示すとき（無効時）に選択される側の入力ノードａに、ＳＰ〔ｉ，ｊ〕により示される部分スキャンパスの終点を示すスキャンフリップフロップの出力ノードが接続される（ステップＳ３２６）。 Of the data input nodes a and b of the selector indicated by SEL [i, j], it is selected when the bypass control signal output from the flip-flop indicated by FF [i] does not bypass (when disabled). The output node of the scan flip-flop indicating the end point of the partial scan path indicated by SP [i, j] is connected to the input node a on the other side (step S326).
本実施の形態では、各セレクタ（ＳＥＬ〔ｉ，ｊ〕：２１１、２１２、２２１、２２２、２３１、２３２、２４１、２４２）のノードａと各部分スキャンパス（ＳＰ〔ｉ，ｊ〕：１１１、１１２、１２１、１２２、１３１、１３２、１４１、１４２）の終点のスキャンフリップフロップの出力ノードとが接続される。したがって、ループ毎に、
ｉ＝０の時、機能マクロ回路１１０のセレクタが選択され、
ｊ＝０の時、ＳＥＬ〔０，０〕＝セレクタ２１１のノードａと、ＳＰ〔０，０〕＝部分スキャンパス１１１の最終段スキャンフリップフロップの出力ノードとを接続、
ｊ＝１の時、ＳＥＬ〔０，１〕＝セレクタ２１２のノードａと、ＳＰ〔０，１〕＝部分スキャンパス１１２の最終段スキャンフリップフロップの出力ノードとを接続、
ｉ＝１の時、機能マクロ回路１２０のセレクタが選択され、
ｊ＝０の時、ＳＥＬ〔１，０〕＝セレクタ２２１のノードａと、ＳＰ〔１，０〕＝部分スキャンパス１２１の最終段スキャンフリップフロップの出力ノードとを接続、
ｊ＝１の時、ＳＥＬ〔１，１〕＝セレクタ２２２のノードａと、ＳＰ〔１，１〕＝部分スキャンパス１２２の最終段スキャンフリップフロップの出力ノードとを接続、
ｉ＝２の時、機能マクロ回路１３０のセレクタが選択され、
ｊ＝０の時、ＳＥＬ〔２，０〕＝セレクタ２３１のノードａと、ＳＰ〔２，０〕＝部分スキャンパス１３１の最終段スキャンフリップフロップの出力ノードとを接続、
ｊ＝１の時、ＳＥＬ〔２，１〕＝セレクタ２３２のノードａと、ＳＰ〔２，１〕＝部分スキャンパス１３２の最終段スキャンフリップフロップの出力ノードとを接続、
ｉ＝３の時、機能マクロ回路１４０のセレクタが選択され、
ｊ＝０の時、ＳＥＬ〔３，０〕＝セレクタ２４１のノードａと、ＳＰ〔３，０〕＝部分スキャンパス１４１の最終段スキャンフリップフロップの出力ノードとを接続、
ｊ＝１の時、ＳＥＬ〔３，１〕＝セレクタ２４２のノードａと、ＳＰ〔３，１〕＝部分スキャンパス１４２の最終段スキャンフリップフロップの出力ノードとを接続、
となる。
In this embodiment, node a of each selector (SEL [i, j]: 211, 212, 221, 222, 231, 232, 241, 242) and each partial scan path (SP [i, j]: 111, 112, 121, 122, 131, 132, 141, 142) are connected to the output node of the scan flip-flop at the end point. Therefore, for each loop,
When i = 0, the selector of the function
When j = 0, the node a of SEL [0,0] =
When j = 1, SEL [0,1] = connector node a of the
When i = 1, the selector of the function
When j = 0, SEL [1,0] = connector node a of
When j = 1, SEL [1,1] = connect the node a of the
When i = 2, the selector of the function
When j = 0, SEL [2,0] = connect the node a of the
When j = 1, SEL [2,1] = connect node a of
When i = 3, the selector of the function
When j = 0, SEL [3,0] = connector node a of
When j = 1, SEL [3,1] = connect node a of
It becomes.
繰り返し変数ｊの値を＋１して（ステップＳ３３０）、繰り返し変数ｊの値がＮに達するまでステップＳ３１０から繰り返す（ステップＳ３３４−ＮＯ）。すなわち、各機能マクロ回路に対応するセレクタの数（部分スキャンパスの数）分の処理が行われる。 The value of the repetition variable j is incremented by 1 (step S330), and the process is repeated from step S310 until the value of the repetition variable j reaches N (step S334-NO). That is, processing is performed for the number of selectors (number of partial scan paths) corresponding to each function macro circuit.
繰り返し変数ｊの値がＮに達すると（ステップＳ３３４−ＹＥＳ）、繰り返し変数ｉの値を＋１して（ステップＳ３３８）、繰り返し変数の値ｉがＸに達するまでステップＳ３０６から繰り返す（ステップＳ３４２−ＮＯ）。すなわち、対象の機能マクロ回路の数分の処理が行われる。 When the value of the iteration variable j reaches N (step S334-YES), the value of the iteration variable i is incremented by 1 (step S338), and the processing is repeated from step S306 until the iteration variable value i reaches X (step S342-NO). ). In other words, processing is performed for the number of target function macro circuits.
繰り返し変数ｉの値がＸに達すると（ステップＳ３４２−ＹＥＳ）、セレクタと部分スキャンパスとの接続が終了したことになる。このように、各機能マクロ回路に関してｉを０からＸ−１まで、その機能マクロ回路（ｉ）に含まれる部分スキャンパスに関してｊを０からＮ−１まで、部分スキャンパスを生成し、その部分スキャンパスをバイパスするセレクタを設ける処理が行われる。
When the value of the repetition variable i reaches X (step S342—YES), the connection between the selector and the partial scan path is completed. In this way, partial scan paths are generated for each function macro circuit from i to 0 to X−1, and for partial scan paths included in the function macro circuit (i) from j to 0 to
次に、１チップ内のスキャンパスの構築処理が行われる。図７Ａ、図７Ｂを参照して、１チップスキャンパスの構築処理（ステップＳ４００）の処理内容を説明する。 Next, scan path construction processing within one chip is performed. With reference to FIGS. 7A and 7B, the processing content of the one-chip scan path construction processing (step S400) will be described.
まず、処理する機能マクロ回路の順をカウントする変数ｉに初期値０を設定する（ステップＳ４０４）。次に、機能マクロ回路内の部分スキャンパスの順をカウントする変数ｊに初期値０を設定する（ステップＳ４０６）。
First, an
ＳＰ〔ｉ，ｊ〕により示される部分スキャンパスの始点になるスキャンフリップフロップのスキャンデータ入力ノードと、ＳＩ〔ｊ〕により示される前段の出力ノードとが接続される（ステップＳ４１０）。ｉ＝０のとき、ＳＩ〔ｊ〕は、初期設定によりスキャンイン端子を示しているため、機能マクロ回路１１０の部分スキャンパス１１１、１１２の入力ノードは、スキャンイン端子に接続される。次段（ｉ＞０）では、前段の部分スキャンパスの出力ノードが接続される。
The scan data input node of the scan flip-flop that is the starting point of the partial scan path indicated by SP [i, j] and the previous output node indicated by SI [j] are connected (step S410). Since SI [j] indicates the scan-in terminal when i = 0, the input nodes of the
本実施の形態では、ループ毎に、
ｉ＝０の時、機能マクロ回路１１０の部分スキャンパスが接続され、
ｊ＝０の時、ＳＰ〔０，０〕＝部分スキャンパス１１１のスキャンデータ入力ノードと、ＳＩ〔０〕＝スキャンイン端子４１１とを接続、
ｊ＝１の時、ＳＰ〔０，１〕＝部分スキャンパス１１２のスキャンデータ入力ノードと、ＳＩ〔１〕＝スキャンイン端子４１２とを接続、
ｉ＝１の時、機能マクロ回路１２０の部分スキャンパスが接続され、
ｊ＝０の時、ＳＰ〔１，０〕＝部分スキャンパス１２１のスキャンデータ入力ノードと、ＳＩ〔０〕＝セレクタ２１１の出力ノードｃとを接続、
ｊ＝１の時、ＳＰ〔１，１〕＝部分スキャンパス１２２のスキャンデータ入力ノードと、ＳＩ〔１〕＝セレクタ２１２の出力ノードｃとを接続、
ｉ＝２の時、機能マクロ回路１３０の部分スキャンパスが接続され、
ｊ＝０の時、ＳＰ〔２，０〕＝部分スキャンパス１３１のスキャンデータ入力ノードと、ＳＩ〔０〕＝セレクタ２２１の出力ノードｃとを接続、
ｊ＝１の時、ＳＰ〔２，１〕＝部分スキャンパス１３２のスキャンデータ入力ノードと、ＳＩ〔１〕＝セレクタ２２２の出力ノードｃとを接続、
ｉ＝３の時、機能マクロ回路１４０の部分スキャンパスが接続され、
ｊ＝０の時、ＳＰ〔３，０〕＝部分スキャンパス１４１のスキャンデータ入力ノードと、ＳＩ〔０〕＝セレクタ２３１の出力ノードｃとを接続、
ｊ＝１の時、ＳＰ〔３，１〕＝部分スキャンパス１４２のスキャンデータ入力ノードと、ＳＩ〔１〕＝セレクタ２３２の出力ノードｃとを接続、
となる。
In this embodiment, for each loop,
When i = 0, the partial scan path of the function
When j = 0, SP [0,0] = the scan data input node of the
When j = 1, SP [0,1] = scan data input node of
When i = 1, the partial scan path of the function
When j = 0, SP [1, 0] = the scan data input node of the
When j = 1, SP [1,1] = the scan data input node of the
When i = 2, the partial scan path of the function
When j = 0, SP [2,0] = connect the scan data input node of the
When j = 1, SP [2,1] = connect the scan data input node of the
When i = 3, the partial scan path of the function
When j = 0, SP [3,0] = the scan data input node of the
When j = 1, SP [3,1] = scan data input node of
It becomes.
部分スキャンパスの接続が終わると、部分スキャンパスをバイパスする経路を各セレクタに接続する。すなわち、部分スキャンパスの入力ノードが接続されるノードにセレクタの入力ノードｂが接続される。したがって、ＳＥＬ〔ｉ，ｊ〕により示されるセレクタのデータ入力ノードのうち、ＦＦ〔ｉ〕が出力するバイパス制御信号がバイパスすることを示すとき（有効時）に選択される入力ノードｂに、ＳＩ〔ｊ〕により示されるノードが接続される（ステップＳ４１４）。なお、ＳＩ〔ｊ〕の値は、次の処理においてｉ、ｊの値が変わるごとに更新される。 When the connection of the partial scan path is completed, a path that bypasses the partial scan path is connected to each selector. That is, the input node b of the selector is connected to the node to which the input node of the partial scan path is connected. Therefore, among the data input nodes of the selector indicated by SEL [i, j], the input node b selected when the bypass control signal output by FF [i] indicates bypass (when valid) is set to SI. The node indicated by [j] is connected (step S414). The value of SI [j] is updated every time the values of i and j change in the next processing.
本実施の形態では、ループ毎に、
ｉ＝０のとき、機能マクロ回路１１０のバイパス経路が接続され、
ｊ＝０の時、ＳＥＬ〔０，０〕＝セレクタ２１１のデータ入力ノードｂと、ＳＩ〔０〕＝スキャンイン端子４１１とを接続、
ｊ＝１の時、ＳＥＬ〔０，１〕＝セレクタ２１２のデータ入力ノードｂと、ＳＩ〔１〕＝スキャンイン端子４１２とを接続、
ｉ＝１の時、機能マクロ回路１２０のバイパス経路が接続され、
ｊ＝０の時、ＳＥＬ〔１，０〕＝セレクタ２２１のデータ入力ノードｂと、ＳＩ〔０〕＝セレクタ２１１の出力ノードｃとを接続、
ｊ＝１の時、ＳＥＬ〔１，１〕＝セレクタ２２２のデータ入力ノードｂと、ＳＩ〔１〕＝セレクタ２１２の出力ノードｃとを接続、
ｉ＝２の時、機能マクロ回路１３０のバイパス経路が接続され、
ｊ＝０の時、ＳＥＬ〔２，０〕＝セレクタ２３１のデータ入力ノードｂと、ＳＩ〔０〕＝セレクタ２２１の出力ノードｃとを接続、
ｊ＝１の時、ＳＥＬ〔２，１〕＝セレクタ２３２のデータ入力ノードｂと、ＳＩ〔１〕＝セレクタ２２２の出力ノードｃとを接続、
ｉ＝３のとき、機能マクロ回路１４０のバイパス経路が接続され、
ｊ＝０の時、ＳＥＬ〔３，０〕＝セレクタ２４１のデータ入力ノードｂと、ＳＩ〔０〕＝セレクタ２３１の出力ノードｃとを接続、
ｊ＝１、ＳＥＬ〔３，１〕＝セレクタ２４２のデータ入力ノードｂと、ＳＩ〔１〕＝セレクタ２３２の出力ノードｃとを接続、
となる。
In this embodiment, for each loop,
When i = 0, the bypass path of the function
When j = 0, SEL [0,0] = connects the data input node b of the
When j = 1, SEL [0,1] = connects the data input node b of the
When i = 1, the bypass path of the function
When j = 0, SEL [1, 0] = connects the data input node b of the
When j = 1, SEL [1,1] = connects the data input node b of the
When i = 2, the bypass path of the function
When j = 0, SEL [2,0] = connects the data input node b of the
When j = 1, SEL [2,1] = the data input node b of the
When i = 3, the bypass path of the function
When j = 0, SEL [3,0] = connect data input node b of
j = 1, SEL [3,1] = connect data input node b of
It becomes.
各セレクタまでの接続が終わると、ＳＥＬ〔ｉ，ｊ〕により示されるセレクタの出力ノードｃをＳＩ〔ｊ〕に設定する。すなわち、次段の接続のために、現在のセレクタの出力ノードを次段の入力ノードとするように、データが更新される（ステップＳ４１８）。 When the connection to each selector is completed, the output node c of the selector indicated by SEL [i, j] is set to SI [j]. That is, for the connection of the next stage, the data is updated so that the output node of the current selector becomes the input node of the next stage (step S418).
本実施の形態では、ループ毎に、
ｉ＝０の時、ＳＩ〔ｊ〕はスキャンイン端子から現在のセレクタの出力ノードｃに更新、
ｊ＝０の時、ＳＩ〔０〕＝“スキャンイン端子４１１→ＳＥＬ〔０，０〕＝セレクタ２１１出力ノードｃ”更新、
ｊ＝１の時、ＳＩ〔１〕＝“スキャンイン端子４１２→ＳＥＬ〔０，１〕＝セレクタ２１２出力ノードｃ”更新、
ｉ＝１の時、ＳＩ〔ｊ〕は現在のセレクタの出力ノードｃに更新、
ｊ＝０の時、ＳＩ〔０〕＝“ＳＥＬ〔０，０〕＝セレクタ２１１出力ノードｃ→ＳＥＬ〔１，０〕＝セレクタ２２１出力ノードｃ”更新、
ｊ＝１の時、ＳＩ〔１〕＝“ＳＥＬ〔０，１〕＝セレクタ２１２出力ノードｃ→ＳＥＬ〔１，１〕＝セレクタ２２２出力ノードｃ”更新、
ｉ＝２の時、ＳＩ〔ｊ〕は現在のセレクタの出力ノードｃに更新、
ｊ＝０の時、ＳＩ〔０〕＝“ＳＥＬ〔１，０〕＝セレクタ２２１出力ノードｃ→ＳＥＬ〔２，０〕＝セレクタ２３１出力ノードｃ”更新、
ｊ＝１の時、ＳＩ〔１〕＝“ＳＥＬ〔１，１〕＝セレクタ２２２出力ノードｃ→ＳＥＬ〔２，１〕＝セレクタ２３２出力ノードｃ”更新、
ｉ＝３の時、ＳＩ〔ｊ〕は現在のセレクタの出力ノードｃに更新、
ｊ＝０の時、ＳＩ〔０〕＝“ＳＥＬ〔２，０〕＝セレクタ２３１出力ノードｃ→ＳＥＬ〔３，０〕＝セレクタ２４１出力ノードｃ”更新、
ｊ＝１の時、ＳＩ〔１〕＝“ＳＥＬ〔２，１〕＝セレクタ２３２出力ノードｃ→ＳＥＬ〔３，１〕＝セレクタ２４２出力ノードｃ”更新、
となる。
In this embodiment, for each loop,
When i = 0, SI [j] is updated from the scan-in terminal to the output node c of the current selector.
When j = 0, update SI [0] = “scan-in terminal 411 → SEL [0,0] =
When j = 1, update SI [1] = “scan-in terminal 412 → SEL [0,1] =
When i = 1, SI [j] is updated to the output node c of the current selector,
When j = 0, update SI [0] = “SEL [0,0] =
When j = 1, update SI [1] = “SEL [0,1] =
When i = 2, SI [j] is updated to the output node c of the current selector,
When j = 0, update SI [0] = “SEL [1, 0] =
When j = 1, update SI [1] = “SEL [1,1] =
When i = 3, SI [j] is updated to the output node c of the current selector,
When j = 0, update SI [0] = “SEL [2,0] =
When j = 1, update SI [1] = “SEL [2,1] =
It becomes.
繰り返し変数ｊの値を＋１し（ステップＳ４２２）、繰り返し変数ｊの値がＮに達するまでステップＳ４１０から繰り返す（ステップＳ４２６−ＮＯ）。すなわち、同一機能マクロ回路の部分スキャンパスのうち、スキャンパスに接続されていない部分スキャンパスを全てスキャンパスに接続する。 The value of the repetition variable j is incremented by 1 (step S422), and the process is repeated from step S410 until the value of the repetition variable j reaches N (step S426-NO). That is, of the partial scan paths of the same function macro circuit, all partial scan paths that are not connected to the scan path are connected to the scan path.
繰り返し変数ｊの値がＮ以上になると（ステップＳ４２６−ＹＥＳ）、繰り返し変数ｉの値を＋１し（ステップＳ４３０）、繰り返し変数ｉの値がＸに達するまでステップＳ４０６から繰り返す（ステップＳ４３４−ＮＯ）。すなわち、部分スキャンパスが全てＮ本のスキャンパスに含まれるように設定されるまで繰り返される。繰り返し変数ｉの値がＸに達すると（ステップＳ４３４−ＹＥＳ）、スキャンアウト端子を除いてＮ本の１チップスキャンパス構築が完了したことになる。ここでは、スキャンイン端子４１１、４１２から機能マクロ回路１４０のセレクタ２４１、２４２に至る２本のスキャンパスが設定されることになる。
When the value of the repetition variable j becomes N or more (step S426-YES), the value of the repetition variable i is incremented by 1 (step S430), and the process is repeated from step S406 until the value of the repetition variable i reaches X (step S434-NO). . That is, the process is repeated until all partial scan paths are set to be included in N scan paths. When the value of the iteration variable i reaches X (YES in step S434), N one-chip scan path constructions are completed except for the scan-out terminal. Here, two scan paths from the scan-in
さらに、各スキャンパスはスキャンアウト端子に接続される。まず、スキャンパスの順を示す繰り返し変数ｊに初期値０が設定される（ステップＳ４３８）。
Further, each scan path is connected to a scan-out terminal. First, an
ＳＩ〔ｊ〕には、これまで処理したスキャンパスの出力ノードを示す値が保持されている（本実施の形態ではセレクタ２４１／２４２の出力ノードｃ）。したがって、このＳＩ〔ｊ〕により示される出力ノードと、ＳＯ〔ｊ〕により示されるスキャンアウト端子とが接続される（ステップＳ４４２）。
SI [j] holds a value indicating the output node of the scan path processed so far (in this embodiment, the output node c of the
本実施の形態では、ループ毎に、
ｊ＝０、ＳＩ〔０〕＝セレクタ２４１出力ノードｃと、ＳＯ〔０〕＝スキャンアウト端子４２１とを接続、
ｊ＝１、ＳＩ［１］＝セレクタ２４２出力ノードｃと、ＳＯ〔１〕＝スキャンアウト端子４２２とを接続、
となる。
In this embodiment, for each loop,
j = 0, SI [0] =
j = 1, SI [1] =
It becomes.
繰り返し変数ｊの値を＋１し（ステップ４４６）、繰り返し変数ｊの値がＮに達するまでステップＳ４４２から繰り返す（ステップＳ４５０−ＮＯ）。繰り返し変数ｊの値がＮに達すると（ステップＳ４５０−ＹＥＳ）、１チップのスキャンパスＮ本全てにスキャンアウト端子を接続完了したことになり、スキャンパス構築に関する全処理は終了する。以上により、スキャンイン端子４１１／４１２→部分スキャンパス１１１／１１２→セレクタ２１１／２１２→部分スキャンパス１２１／１２２→セレクタ２２１／２２２→部分スキャンパス１３１／１３２→セレクタ２３１／２３２→部分スキャンパス１４１／１４２→セレクタ２４１／２４２→スキャンアウト端子４２１／４２２となる２本のスキャンパスが設定される。
The value of the repetition variable j is incremented by 1 (step 446), and the process is repeated from step S442 until the value of the repetition variable j reaches N (step S450-NO). When the value of the repetition variable j reaches N (step S450-YES), it means that the scan-out terminal has been connected to all N scan paths of one chip, and all the processes related to the construction of the scan path are completed. As described above, the scan-in
図４〜図７Ａ、図７Ｂに示されるように、本実施の形態に係るスキャンテスト回路設計方法は、コンピュータシステムによって実現可能である。例えば、図８に示されるように、サーバ装置３００と複数のコンピュータ装置３０６とを有するコンピュータシステムにおいて、上述のスキャンテスト回路設計方法を実施することができる。
As shown in FIGS. 4 to 7A and 7B, the scan test circuit design method according to the present embodiment can be realized by a computer system. For example, as shown in FIG. 8, the above-described scan test circuit design method can be implemented in a computer system having a
本発明の実施の形態に係るスキャンテスト回路設計方法を実施するためのコンピュータシステムは、例えば、サーバ装置３００と、ネットワーク３０５と、コンピュータ装置３０６とを備える。サーバ装置３００は、通信部３０１と、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を備える処理部３０２と、記録媒体３０３と、入出力インターフェースである入出力部３０４とを具備する。コンピュータ装置３０６は、通信部３０７と、記録媒体３０８と、ＣＰＵを備える処理部３０９と、入出力インターフェースである入出力部３１０とを具備する。
The computer system for implementing the scan test circuit design method according to the embodiment of the present invention includes, for example, a
ネットワーク３０５は、コンピュータ装置３０６とサーバ装置３００との間の通信を接続する。ネットワーク３０５は、移動体通信網や、専用線網や、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）といった有線通信や無線通信を含めた各種のネットワーク、あるいはこれらのネットワークが相互に接続されたネットワークを適用可能である。また、ネットワークによる接続なしに、単独のコンピュータ装置で実現することも可能である。
The
記録媒体３０３は、本実施の形態におけるスキャンテスト回路設計を実現するための実行プログラムや、ネットリストデータ、スキャンイン・アウト端子情報、スキャンフリップフロップ情報といったデータを記憶する。記録媒体３０３は、ハードディスクやＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等の記憶装置を含む。処理部３０２は、記録媒体３０３に記憶される実行プログラムを読み込んで実行し、サーバ装置３００の機能を実現する。なお、各実行プログラムやデータは、サーバ装置３００の管理者により、キーボードやマウス等の入力機器、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）等の出力機器を含む入出力部３０４を介して外部から記録媒体３０３へ格納されたり、表示されたりする。また、サーバ装置３００は、通信部３０１によってネットワーク３０５を介して、コンピュータ装置３０６へ実行プログラムやデータを提供することが可能である。
The
コンピュータ装置３０６は、本実施の形態におけるスキャンテスト回路設計を実現するための生成システムを実行する。コンピュータ装置３０６は、例えば、パーソナルコンピュータに例示される一般的な汎用コンピュータである。コンピュータ装置３０６は、通信部３０７を備え、ネットワーク３０５を介してサーバ装置３００と通信が可能である。コンピュータ装置３０６は、ネットワーク３０５を介してサーバ装置３００へ接続し、スキャンテスト回路設計を実現するための実行プログラムやデータを取得し、記憶部３０８へ記憶する。コンピュータ装置３０６は、ＣＰＵで構成される処理部３０９を備える。この処理部３０９は、記憶部３０８に記憶される実行プログラムを読み込んで実行し、コンピュータ装置３０６の所定の機能を実現する。なお、コンピュータ装置３０６は、コンピュータ装置３０６の使用者との入出力インターフェースである入出力部３１０を備える。入出力部３１０は、キーボードやマウス等の入力機器、ＬＣＤ等の出力機器を含む。コンピュータ装置３０６は、上述の構成により、サーバ装置３００から実行プログラムを取得して実行し、スキャンテスト回路設計を実現する。
The
ここで、本実施の形態におけるスキャンテスト回路設計の実行プログラムは、サーバ装置３００の記録媒体３０３に記憶される形態には限定されない。実行プログラムは、例えば、ＣＤ（Ｃｏｍｐａｃｔ Ｄｉｓｋ）やフラッシュメモリを搭載したＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）メモリといった持ち運び可能な記憶媒体に記録されてもよい。この場合、実行プログラムは、これらの持ち運び可能な記憶媒体から、コンピュータ装置３０６が備えるＣＤドライブやＵＳＢポート等を介して導入される。
Here, the scan test circuit design execution program in the present embodiment is not limited to the form stored in the
上述のように、本実施の形態では、スキャンフリップフロップを１０個有する機能マクロ回路１１０、スキャンフリップフロップを６個有する機能マクロ回路１４０、スキャンフリップフロップを８個有する機能マクロ回路１２０、スキャンフリップフロップを１２個有する機能マクロ回路１３０を搭載する半導体集積回路装置を例に、これらの機能を２本のスキャンパスによりテストする場合の構成、動作が示されている。スキャンテスト開始時、スキャンパス４０１、４０２は、スキャンパス上のスキャンフリップフロップが共に１８個であるため、１パターンあたり１８サイクルのテスト時間でスキャンテストが行われる。そして、ユーザがスキャンテスト開始前に設定した目標故障検出率に達したテストデータまでスキャンテストが行われた機能マクロ回路の部分スキャンパスがバイパスされる。
As described above, in this embodiment, the function
例えば、機能マクロ回路１４０が最初にユーザにより設定される故障検出率に達するテストデータまでスキャンテストが行われたとする。機能マクロ回路１４０の部分スキャンパス１４１、１４２をバイパスさせるために、入力端子４１３を介して設定信号ＰＩが入力され、制御信号生成回路２００のフリップフロップ２４０の値がバイパス制御を有効とする値に更新される。すなわち、セレクタ２４１、２４２は、ノードｂに入力される信号を選択して出力ノードｃから出力するように制御される。この動作により、機能マクロ回路１４０の部分スキャンパス１４１、１４２がバイパスされる。これ以降は、スキャンパス４０１、４０２上からそれぞれ３個のスキャンフリップフロップがバイパスされるため、スキャンパス４０１、４０２は共に１パターンあたり１５サイクルのテスト時間でスキャンテストが行われる。
For example, it is assumed that the scan test is performed up to the test data in which the function
このように、どの機能マクロ回路がスキャンテスト対象外になったとしても、必ず全てのスキャンパスから少なくとも１個のスキャンフリップフロップを含む部分スキャンパスをバイパスさせるため、スキャンパス本数に依存せずにスキャンテスト時間を削減することが可能となる。 In this way, even if any functional macro circuit is excluded from the scan test target, the partial scan path including at least one scan flip-flop is always bypassed from all the scan paths, so that it does not depend on the number of scan paths. Scan test time can be reduced.
（第２の実施の形態）
図９は、本発明の第２の実施の形態に係るスキャンテスト時の半導体集積回路装置の構成を示す図である。半導体集積回路装置は、スキャンテスト対象機能として、３つの機能マクロ回路１５０、１６０、１７０を有し、１チップ内に２本のスキャンパス５０１、５０２が設定され、これらの機能マクロ回路に対するスキャンテストが実施される。
(Second Embodiment)
FIG. 9 is a diagram showing a configuration of a semiconductor integrated circuit device during a scan test according to the second embodiment of the present invention. The semiconductor integrated circuit device has three function
汎用性を持たせて、多機能を実現するために多数の機能マクロ回路を搭載したＬＳＩでは、それを採用するユーザにとってどの機能マクロ回路で実現するかは、当該ＬＳＩを搭載する装置やシステムによって異なり、ユーザにとって全く必要としない機能マクロ回路が搭載されることもある。よって、本実施の形態では、搭載されている３つの機能マクロ回路に対し、どの回路が実動作に利用されるのかを選択する機能を有する半導体集積回路装置が説明される。回路を選択する機能とは、例えば、チップ内部の機能のＯＮ（動作）／ＯＦＦ（停止）制御を外部端子（ボンディングオプション端子と呼ぶ）で任意に設定可能とすることなどである。 For LSIs equipped with a large number of function macro circuits to achieve versatility and to achieve multiple functions, the function macro circuit to be realized by the user adopting the LSI depends on the device or system on which the LSI is mounted. On the other hand, a function macro circuit that is not necessary at all for the user may be installed. Therefore, in this embodiment, a semiconductor integrated circuit device having a function of selecting which circuit is used for actual operation with respect to the three function macro circuits mounted is described. The function of selecting a circuit is, for example, enabling ON (operation) / OFF (stop) control of a function in a chip to be arbitrarily set by an external terminal (referred to as a bonding option terminal).
第２の実施の形態に係る半導体集積回路装置は、機能マクロ回路１５０、１６０、１７０と、制御信号生成回路２０１と、セレクタ２５１、２５２、２６１、２６２、２７１、２７２と、ボンディングオプション端子２５３、２６３、２７３と、スキャンイン端子５１１、５１２と、スキャンアウト端子５２１、５２２とを備える。ボンディングオプション端子２５３は、印加される信号ＢＯ５により、スキャンテスト対象である機能マクロ回路１５０のＯＮ（動作）／ＯＦＦ（停止）を制御する。ボンディングオプション端子２６３は、印加される信号ＢＯ６により、スキャンテスト対象である機能マクロ回路１６０のＯＮ（動作）／ＯＦＦ（停止）を制御する。ボンディングオプション端子２７３は、印加される信号ＢＯ７により、スキャンテスト対象である機能マクロ回路１７０のＯＮ（動作）／ＯＦＦ（停止）を制御する。
The semiconductor integrated circuit device according to the second embodiment includes functional
機能マクロ回路１５０は、組み合わせ回路１５３と複数のスキャンフリップフロップとを含む。複数のスキャンフリップフロップは、スキャンパス５０１、５０２に対応して２つに分けられ、スキャンテスト時にそれぞれ部分スキャンパス１５１、１５２を形成する。部分スキャンパス１５１の入力ノードは、スキャンイン端子５１１に接続され、スキャンパターンＳＩ１が入力される。部分スキャンパス１５１の後段には、セレクタ２５１が設けられる。セレクタ２５１の入力ノードａ、ｂは、部分スキャンパス１５１の出力ノード、入力ノードにそれぞれ接続される。また、部分スキャンパス１５２の入力ノードは、スキャンイン端子５１２に接続され、スキャンパターンＳＩ２が入力される。部分スキャンパス１５２の後段には、セレクタ２５２が設けられる。セレクタ２５２の入力ノードａ、ｂは、部分スキャンパス１５２の出力ノード、入力ノードがそれぞれ接続される。したがって、セレクタ２５１、２５２を制御することにより、部分スキャンパス１５１、１５２をバイパスすることができる。
The functional
機能マクロ回路１６０は、組み合わせ回路１６３と複数のスキャンフリップフロップとを含む。複数のスキャンフリップフロップは、スキャンパス５０１、５０２に対応して２つに分けられ、スキャンテスト時にそれぞれ部分スキャンパス１６１、１６２を形成する。部分スキャンパス１６１の入力ノードは、セレクタ２５１の出力ノードｃに接続される。部分スキャンパス１６１の後段には、セレクタ２６１が設けられる。セレクタ２６１の入力ノードａ、ｂは、部分スキャンパス１６１の出力ノード、入力ノードにそれぞれ接続される。また、部分スキャンパス１６２の入力ノードは、セレクタ２５２の出力ノードｃに接続される。部分スキャンパス１６２の後段には、セレクタ２６２が設けられる。セレクタ２６２の入力ノードａ、ｂは、部分スキャンパス１６２の出力ノード、入力ノードがそれぞれ接続される。したがって、セレクタ２６１、２６２を制御することにより、部分スキャンパス１６１、１６２をバイパスすることができる。
The functional
機能マクロ回路１７０は、組み合わせ回路１７３と複数のスキャンフリップフロップとを含む。複数のスキャンフリップフロップは、スキャンパス５０１、５０２に対応して２つに分けられ、スキャンテスト時にそれぞれ部分スキャンパス１７１、１７２を形成する。部分スキャンパス１７１の入力ノードは、セレクタ２６１の出力ノードｃに接続される。部分スキャンパス１７１の後段には、セレクタ２７１が設けられる。セレクタ２７１の入力ノードａ、ｂは、部分スキャンパス１７１の出力ノード、入力ノードにそれぞれ接続される。また、部分スキャンパス１７２の入力ノードは、セレクタ２６２の出力ノードｃに接続される。部分スキャンパス１７２の後段には、セレクタ２７２が設けられる。セレクタ２７２の入力ノードａ、ｂは、部分スキャンパス１７２の出力ノード、入力ノードがそれぞれ接続される。したがって、セレクタ２７１、２７２を制御することにより、部分スキャンパス１７１、１７２をバイパスすることができる。
The functional
制御信号生成回路２０１は、バッファ回路２５０、２６０、２７０を備える。バッファ回路２５０は、ボンディングオプション端子２５３に印加される信号ＢＯ５を入力し、セレクタ２５１、２５２にバイパス制御信号を出力する。バッファ回路２５０は、信号ＢＯ５がＯＮ（動作）を示す場合はスキャンパスのバイパス無効を示すバイパス制御信号を出力し、信号ＢＯ５がＯＦＦ（停止）を示す場合はスキャンパスのバイパス有効を示すバイパス制御信号を出力する。バッファ回路２６０は、ボンディングオプション端子２６３に印加される信号ＢＯ６を入力し、セレクタ２６１、２６２にバイパス制御信号を出力する。バッファ回路２６０は、信号ＢＯ６がＯＮ（動作）を示す場合はスキャンパスのバイパス無効を示すバイパス制御信号を出力し、信号ＢＯ６がＯＦＦ（停止）を示す場合はスキャンパスのバイパス有効を示すバイパス制御信号を出力する。バッファ回路２７０は、ボンディングオプション端子２７３に印加される信号ＢＯ７を入力し、セレクタ２７１、２７２にバイパス制御信号を出力する。バッファ回路２７０は、信号ＢＯ７がＯＮ（動作）を示す場合はスキャンパスのバイパス無効を示すバイパス制御信号を出力し、信号ＢＯ７がＯＦＦ（停止）を示す場合はスキャンパスのバイパス有効を示すバイパス制御信号を出力する。ボンディングオプションの設定値に基づいてバイパス制御信号を生成する制御信号生成回路２０１を有することにより、スキャンテスト開始時から、ユーザが必要とする機能だけをスキャンテストし、必要としない機能はスキャンパスをバイパスさせてスキャンテスト対象外にすることが可能となる。
The control
本実施の形態に係る半導体集積回路装置のスキャンテスト時の動作を説明する。 An operation during a scan test of the semiconductor integrated circuit device according to the present embodiment will be described.
ユーザは、このスキャンテスト回路を用いてスキャンテスト実施する際に、必要とする機能がＯＮ（動作）となり、不要な機能はＯＦＦ（停止）となるようにボンディングオプションの値を設定する。ボンディングオプションを設定することにより、必要としない機能のスキャンテストに使用するスキャンパスをバイパスすることが可能となる。例えば、以下３つの場合を例に説明する。 When performing a scan test using this scan test circuit, the user sets bonding option values so that the necessary functions are turned on (operation) and the unnecessary functions are turned off (stopped). By setting the bonding option, it is possible to bypass a scan path used for a scan test of a function that is not required. For example, the following three cases will be described as an example.
（全機能を必要とする場合）
全機能すなわち機能マクロ回路１５０、１６０、１７０が有効とされる。ボンディングオプション端子２５３、２６３、２７３にＯＮ（動作）を示す信号ＢＯ５、ＢＯ６、ＢＯ７が印加され、機能マクロ回路１５０、１６０、１７０がＯＮ（動作）状態となる。この設定により、制御信号生成回路２０１（バッファ回路２５０、２６０、２７０）は、全てのバイパス制御が無効となるバイパス制御信号を生成して、セレクタ２５１／２５２、セレクタ２６１／２６２、セレクタ２７１／２７２に出力する。セレクタ２５１／２５２、セレクタ２６１／２６２、セレクタ２７１／２７２は、ノードａ側を選択する。したがって、スキャンパス５０１は、機能マクロ回路１５０の部分スキャンパス１５１、機能マクロ回路１６０の部分スキャンパス１６１、機能マクロ回路１７０の部分スキャンパス１７１を経由する経路となる。また、スキャンパス５０２は、機能マクロ回路１５０の部分スキャンパス１５２、機能マクロ回路１６０の部分スキャンパス１６２、機能マクロ回路１７０の部分スキャンパス１７２を経由する経路となる。スキャンテストは、この各部分スキャンパスを経由するスキャンパス５０１、５０２により実施されることになる。
(When all functions are required)
All functions, that is, the function
（機能マクロ回路１５０、１６０を必要とする場合）
機能マクロ回路１５０、１６０が有効とされ、機能マクロ回路１７０が無効とされる。ボンディングオプション端子２５３、２６３にＯＮ（動作）を示す信号ＢＯ５、ＢＯ６が印加され、機能マクロ回路１５０、１６０がＯＮ（動作）状態となる。ボンディングオプション端子２７３にＯＦＦ（停止）を示す信号ＢＯ７が印加され、機能マクロ回路１７０がＯＦＦ（停止）状態となる。この設定により、制御信号生成回路２０１（バッファ回路２５０、２６０、２７０）は、バイパス制御が無効となるバイパス制御信号を生成してセレクタ２５１／２５２、セレクタ２６１／２６２に出力し、バイパス制御が有効となるバイパス制御信号を生成してセレクタ２７１／２７２に出力する。セレクタ２５１／２５２、セレクタ２６１／２６２はノードａ側を選択し、セレクタ２７１／２７２はノードｂ側を選択する。したがって、スキャンパス５０１は、機能マクロ回路１５０の部分スキャンパス１５１、機能マクロ回路１６０の部分スキャンパス１６１を経由し、機能マクロ回路１７０の部分スキャンパス１７１をバイパスする経路となる。また、スキャンパス５０２は、機能マクロ回路１５０の部分スキャンパス１５２、機能マクロ回路１６０の部分スキャンパス１６２を経由し、機能マクロ回路１７０の部分スキャンパス１７２をバイパスする経路となる。スキャンテストは、この各部分スキャンパスを経由するスキャンパス５０１、５０２により実施されることになる。すなわち、スキャンパス５０１は、スキャンイン端子５１１→スキャンパス１５１→セレクタ２５１→スキャンパス１６１→セレクタ２６１→セレクタ２７１→スキャンアウト端子５２１の経路に更新され、スキャンパス５０２は、スキャンイン端子５１２→スキャンパス１５２→セレクタ２５２→スキャンパス１６２→セレクタ２６２→セレクタ２７２→スキャンアウト端子５２２の経路に更新される。
(When function
The function
（機能マクロ回路１５０のみを必要とする場合）
機能マクロ回路１５０が有効とされ、機能マクロ回路１６０、１７０が無効とされる。ボンディングオプション端子２５３にＯＮ（動作）を示す信号ＢＯ５が印加され、機能マクロ回路１５０がＯＮ（動作）状態となる。ボンディングオプション端子２６３、２７３にＯＦＦ（停止）を示す信号ＢＯ６、ＢＯ７が印加され、機能マクロ回路１６０、１７０がＯＦＦ（停止）状態となる。この設定により、制御信号生成回路２０１（バッファ回路２５０、２６０、２７０）は、バイパス制御が無効となるバイパス制御信号を生成してセレクタ２５１／２５２に出力し、バイパス制御が有効となるバイパス制御信号を生成してセレクタ２６１／２６２、セレクタ２７１／２７２に出力する。セレクタ２５１／２５２はノードａ側を選択し、セレクタ２６１／２６２、セレクタ２７１／２７２はノードｂ側を選択する。したがって、スキャンパス５０１は、機能マクロ回路１５０の部分スキャンパス１５１を経由し、機能マクロ回路１６０の部分スキャンパス１６１、機能マクロ回路１７０の部分スキャンパス１７１をバイパスする経路となる。また、スキャンパス５０２は、機能マクロ回路１５０の部分スキャンパス１５２を経由し、機能マクロ回路１６０の部分スキャンパス１６２、機能マクロ回路１７０の部分スキャンパス１７２をバイパスする経路となる。スキャンテストは、この各部分スキャンパスを経由するスキャンパス５０１、５０２により実施されることになる。すなわち、スキャンパス５０１は、スキャンイン端子５１１→スキャンパス１５１→セレクタ２５１→セレクタ２６１→セレクタ２７１→スキャンアウト端子５２１の経路に更新され、スキャンパス５０２は、スキャンイン端子５１２→スキャンパス１５２→セレクタ２５２→セレクタ２６２→セレクタ２７２→スキャンアウト端子５２２の経路に更新される。
(When only the functional
The function
次に、本実施の形態に係る回路生成方法について説明する。第１の実施の形態に係る回路生成方法と比べると、制御信号生成回路２０１の生成方法が異なり、また、制御信号生成回路２０１との接続方法が異なるが、他は同じように処理される。したがって、全体の流れは、図１０に示されるように、処理中に使用される変数の初期値および初期集合の設定が行われ（ステップＳ５００）、制御信号生成回路の生成が行われ（ステップＳ６００）、機能マクロ回路毎の部分スキャンパス構築が行われ（ステップＳ７００）、機能マクロ回路毎のスキャンパスを結合して１チップのスキャンパス構築が行われる（ステップＳ８００）。
Next, a circuit generation method according to the present embodiment will be described. Compared with the circuit generation method according to the first embodiment, the generation method of the control
以下各処理を詳細に説明する。
まず、初期設定処理（ステップＳ５００）では、スキャンパス構築に必要な変数に初期値および初期集合が設定される。ここでは、回路、端子等は、オブジェクトにより示される。
１）変数Ｎには、対象の半導体集積回路内に構築されるスキャンパスの数が設定される。ここでは、スキャンパス５０１、５０２の２本であるから、Ｎ＝２となる。
２）変数Ｘには、ボンディングオプションによりＯＮ（動作）／ＯＦＦ（停止）制御される機能マクロ回路数が設定される。ここでは、機能マクロ回路１５０、１６０、１７０の３回路であるから、Ｘ＝３となる。
３）変数Ｔ〔Ｘ−１：０〕には、ボンディングオプションを用いてＯＮ（動作）／ＯＦＦ（停止）制御が可能な機能マクロ回路の集合が設定される。ここでは、機能マクロ回路１５０、１６０、１７０の３回路であり、Ｔ〔２：０〕＝｛機能マクロ回路１７０、機能マクロ回路１６０、機能マクロ回路１５０｝となる。
４）変数Ｍ〔Ｘ−１：０〕には、Ｔ〔Ｘ−１：０〕により示される機能マクロ回路の部分スキャンパス長を示す数値が設定される。初期設定の時点では、初期値φ（空集合）が設定される。
５）変数ＳＩ〔Ｎ−１：０〕には、初期設定の時点ではスキャンイン端子の集合が設定される。ここでは、スキャンイン端子は、スキャンパス２本に対応して２つであるから、ＳＩ〔１：０〕＝｛スキャンイン端子５１２、スキャンイン端子５１１｝となる。変数ＳＩは、処理中においては、結合されたスキャンパスの終端（出力ノード）を示す。
６）変数ＳＯ〔Ｎ−１：０〕には、スキャンアウト端子の集合が設定される。ここでは、スキャンアウト端子は、スキャンパス２本に対応して２つであるから、ＳＯ〔１：０〕＝｛スキャンアウト端子５２２、スキャンアウト端子５２１｝となる。
７）変数ＳＰ〔Ｘ−１：０，Ｎ−１：０〕には、Ｔ〔Ｘ−１：０〕により示されるテスト対象の機能マクロ回路毎に、テストするためのＮ本の部分スキャンパスの集合が設定される。初期設定の時点では初期値φ（空集合）が設定される。
８）変数ＳＥＬ〔Ｘ−１：０，Ｎ−１：０〕には、部分スキャンパスをバイパスするセレクタの集合が設定される。初期設定の時点では初期値φ（空集合）が設定される。
９）変数ＢＵＦ〔Ｘ−１：０〕には、制御信号生成回路２０１内部に搭載される、各機能マクロ回路の部分スキャンパスのバイパス制御を行うバッファ回路の集合が設定される。ここでは、３個のバッファ回路であるから、ＢＵＦ〔２：０〕＝｛バッファ回路２７０、バッファ回路２６０、バッファ回路２５０｝となる。
１０）変数ＢＯ〔Ｘ−１：０〕には、ボンディングオプション端子の集合が設定される。ここでは、ＢＯ〔２：０〕＝｛ボンディングオプション端子２７３、ボンディングオプション端子２６３、ボンディングオプション端子２５３｝となる。
１１）変数ｉ、ｊは、処理中の繰り返し回数を表す変数（繰り返し変数）であり、初期値０が設定される。
Each process will be described in detail below.
First, in the initial setting process (step S500), an initial value and an initial set are set to variables necessary for scan path construction. Here, circuits, terminals, etc. are indicated by objects.
1) The variable N is set with the number of scan paths built in the target semiconductor integrated circuit. Here, since there are two
2) The variable X is set with the number of function macro circuits controlled ON (operation) / OFF (stop) by the bonding option. Here, since there are three circuits of function
3) A set of function macro circuits capable of ON (operation) / OFF (stop) control using a bonding option is set in the variable T [X-1: 0]. Here, there are three circuits of function
4) In the variable M [X-1: 0], a numerical value indicating the partial scan path length of the functional macro circuit indicated by T [X-1: 0] is set. At the time of initial setting, an initial value φ (empty set) is set.
5) A set of scan-in terminals is set in the variable SI [N-1: 0] at the time of initial setting. Here, since there are two scan-in terminals corresponding to two scan paths, SI [1: 0] = {scan-in
6) A set of scan-out terminals is set in the variable SO [N-1: 0]. Here, since there are two scan-out terminals corresponding to two scan paths, SO [1: 0] = {scan-out
7) The variable SP [X-1: 0, N-1: 0] includes N partial scan paths for testing for each functional macro circuit to be tested indicated by T [X-1: 0]. Is set. At the time of initial setting, an initial value φ (empty set) is set.
8) A set of selectors that bypass the partial scan path is set in the variable SEL [X-1: 0, N-1: 0]. At the time of initial setting, an initial value φ (empty set) is set.
9) In the variable BUF [X-1: 0], a set of buffer circuits that are mounted inside the control
10) A set of bonding option terminals is set in the variable BO [X-1: 0]. Here, BO [2: 0] = {
11) Variables i and j are variables (repetition variables) representing the number of repetitions during processing, and an
図１１に示されるように、制御信号生成回路の生成処理（ステップＳ６００）は、制御信号生成回路２０１内のバッファ回路２５０、２６０、２７０を各部に接続する処理である。変数ｉは、そのバッファ回路の順を示し、初期値０が設定される（ステップＳ６１０）。ＢＯ〔０〕により示されるボンディングオプション端子２５３と、ＢＵＦ〔０〕により示されるバッファ回路２５０とが接続される（ステップＳ６２０）。繰り返し変数ｉの値を＋１して（ステップＳ６２８）、Ｘに達するまでステップＳ６２０から繰り返す（ステップＳ６３０−ＮＯ）。したがって、ｉ＝１のとき、ＢＯ〔１〕により示されるボンディングオプション端子２６３と、ＢＵＦ〔１〕により示されるバッファ回路２６０とが接続される。ｉ＝２のとき、ＢＯ〔２〕により示されるボンディングオプション端子２７３と、ＢＵＦ〔２〕により示されるバッファ回路２７０とが接続される。ステップＳ６２８において、ｉ＝Ｘ（＝３）になると処理を終了する（ステップＳ６３０−ＹＥＳ）。このように、制御信号生成回路の生成処理では、ボンディングオプション端子２５３、２６３、２７３と、バッファ回路２５０、２６０、２７０とが接続される。
As shown in FIG. 11, the generation process (step S600) of the control signal generation circuit is a process of connecting the
次に、部分スキャンパスの構築処理（ステップＳ７００）を説明する。図１２に示されるように、部分スキャンパスの構築処理（ステップＳ７００）では、各機能マクロ回路内のスキャンフリップフロップを接続して部分スキャンパスが生成され、部分スキャンパスの後段にセレクタが接続される。したがって、まず、機能マクロ回路の順を示す繰り返し変数ｉに初期値０が設定される（ステップＳ７０４）。次に、機能マクロ回路内の部分スキャンパスの順を示す変数ｊに初期値０が設定される（ステップＳ７０６）。そして、以下の処理が所定の回数繰り返される。
Next, partial scan path construction processing (step S700) will be described. As shown in FIG. 12, in the partial scan path construction process (step S700), a scan flip-flop in each function macro circuit is connected to generate a partial scan path, and a selector is connected to the subsequent stage of the partial scan path. The Therefore, first, the
まず、機能マクロ回路毎の部分スキャンパスの長さが算出される。ここでは、部分スキャンパスには、スキャンフリップフロップが均等に割り当てられる。すなわち、ｉ番目の機能マクロ回路を示すＴ〔ｉ〕に含まれるスキャンフリップフロップ数を１チップのスキャンパスの数Ｎで除算した値を、部分スキャンパス長を示すＭ〔ｉ〕に代入する（ステップＳ７１０）。つまり、Ｍ〔ｉ〕は、Ｔ〔ｉ〕の部分スキャンパス長を表す。 First, the length of the partial scan path for each functional macro circuit is calculated. Here, scan flip-flops are equally allocated to the partial scan paths. That is, a value obtained by dividing the number of scan flip-flops included in T [i] indicating the i-th function macro circuit by the number N of scan paths of one chip is substituted into M [i] indicating the partial scan path length ( Step S710). That is, M [i] represents the partial scan path length of T [i].
ここでは、Ｔ〔０〕（＝機能マクロ回路１５０）に含まれるスキャンフリップフロップ数は１０、スキャンパス数Ｎ＝２であるから、Ｍ〔０〕＝１０÷２＝５となる。同様に、Ｔ〔１〕（＝機能マクロ回路１６０）に含まれるスキャンフリップフロップ数は８、Ｔ〔２〕（＝機能マクロ回路１７０）に含まれるスキャンフリップフロップ数は６であるから、Ｍ〔１〕＝８÷２＝４、Ｍ〔２〕＝６÷２＝３となる。本実施の形態では、スキャンパス数＝２であり、スキャンフリップフロップの数が全て偶数として説明されるため、各機能マクロ回路内の部分スキャンパス長は、同じ長さとなる。部分スキャンパス長は、各機能マクロ回路内で同じ長さである必要はないが、全ての部分スキャンパスにスキャンフリップフロップが割り当てられるようにし、均等な長さであることが好ましい。 Here, since the number of scan flip-flops included in T [0] (= function macro circuit 150) is 10 and the number of scan paths N = 2, M [0] = 10 ÷ 2 = 5. Similarly, the number of scan flip-flops included in T [1] (= function macro circuit 160) is 8, and the number of scan flip-flops included in T [2] (= function macro circuit 170) is 6. 1] = 8 ÷ 2 = 4 and M [2] = 6 ÷ 2 = 3. In the present embodiment, since the number of scan paths = 2 and the number of scan flip-flops is all assumed to be an even number, the partial scan path length in each functional macro circuit is the same. The partial scan path lengths do not have to be the same in each function macro circuit, but it is preferable that the scan flip-flops be assigned to all the partial scan paths, and the partial scan path lengths be equal.
機能マクロ回路を示すＴ〔ｉ〕における部分スキャンパス長Ｍ〔ｉ〕が求められると、機能マクロ回路に含まれるＭ〔ｉ〕個のスキャンフリップフロップを抽出して部分スキャンパスが生成され、部分スキャンパスを示すＳＰ〔ｉ，ｊ〕に格納される（ステップＳ７１４）。 When the partial scan path length M [i] at T [i] indicating the functional macro circuit is obtained, the partial scan path is generated by extracting M [i] scan flip-flops included in the functional macro circuit. It is stored in SP [i, j] indicating the scan path (step S714).
本実施の形態では、機能マクロ回路（１５０、１６０、１７０）にそれぞれ２本の部分スキャンパス（１５１／１５２、１６１／１６２、１７１／１７２）が構築される。ループ毎に、
ｉ＝０の時、機能マクロ回路１５０の部分スキャンパスが生成され、
ｊ＝０の時、ＳＰ〔０，０〕＝部分スキャンパス１５１、
ｊ＝１の時、ＳＰ〔０，１〕＝部分スキャンパス１５２、
ｉ＝１の時、機能マクロ回路１６０の部分スキャンパスが生成され、
ｊ＝０の時、ＳＰ〔１，０〕＝部分スキャンパス１６１、
ｊ＝１の時、ＳＰ〔１，１〕＝部分スキャンパス１６２、
ｉ＝２の時、機能マクロ回路１７０の部分スキャンパスが生成され、
ｊ＝０の時、ＳＰ〔２，０〕＝部分スキャンパス１７１、
ｊ＝１の時、ＳＰ〔２，１〕＝部分スキャンパス１７２、
となる。
In the present embodiment, two partial scan paths (151/152, 161/162, 171/172) are constructed in the function macro circuit (150, 160, 170), respectively. For each loop,
When i = 0, a partial scan path of the function
When j = 0, SP [0,0] =
When j = 1, SP [0,1] =
When i = 1, a partial scan path of the function
When j = 0, SP [1, 0] =
SP [1,1] =
When i = 2, a partial scan path of the function
When j = 0, SP [2,0] =
When j = 1, SP [2,1] =
It becomes.
機能マクロ回路がテスト不要と判断された場合に、部分スキャンパス（ＳＰ〔ｉ，ｊ〕）をバイパスするためのセレクタが生成され、セレクタを示す値がＳＥＬ〔ｉ，ｊ〕に格納される（ステップＳ７１８）。 When it is determined that the function macro circuit does not require a test, a selector for bypassing the partial scan path (SP [i, j]) is generated, and a value indicating the selector is stored in SEL [i, j] ( Step S718).
本実施の形態では、機能マクロ回路（１５０、１６０、１７０）に形成される２本の部分スキャンパス（１５１／１５２、１６１／１６２、１７１／１７２）に対してそれぞれ１つずつセレクタ（２５１／２５２、２６１／２６２、２７１／２７２）が配置される。したがって、ループ毎に
ｉ＝０のとき、機能マクロ回路１５０をバイパスするセレクタが生成され、
ｊ＝０のとき、ＳＥＬ〔０，０〕＝セレクタ２５１、
ｊ＝１のとき、ＳＥＬ〔０，１〕＝セレクタ２５２、
ｉ＝１のとき、機能マクロ回路１６０をバイパスするセレクタが生成され、
ｊ＝０のとき、ＳＥＬ〔１，０〕＝セレクタ２６１、
ｊ＝１のとき、ＳＥＬ〔１，１〕＝セレクタ２６２、
ｉ＝２のとき、機能マクロ回路１７０をバイパスするセレクタが生成され、
ｊ＝０のとき、ＳＥＬ〔２，０〕＝セレクタ２７１、
ｊ＝１のとき、ＳＥＬ〔２，１〕＝セレクタ２７２、
となる。
In this embodiment, one selector (251/152) is provided for each of the two partial scan paths (151/152, 161/162, 171/172) formed in the function macro circuit (150, 160, 170). 252, 261/262, 271/272). Therefore, when i = 0 for each loop, a selector that bypasses the function
When j = 0, SEL [0,0] =
When j = 1, SEL [0,1] =
When i = 1, a selector that bypasses the function
When j = 0, SEL [1, 0] =
When j = 1, SEL [1,1] =
When i = 2, a selector that bypasses the function
When j = 0, SEL [2,0] =
SEL [2,1] =
It becomes.
セレクタが生成されると、ＳＥＬ〔ｉ，ｊ〕により示されるセレクタを制御する信号が印加されるセレクト入力に、当該セレクタのバイパス制御を行う信号を出力する制御信号生成回路２０１のバッファ回路を示すＢＵＦ〔ｉ〕（２５０、２６０、２７０）の出力ノードが接続される（ステップＳ７２２）。
When the selector is generated, a buffer circuit of the control
本実施の形態では、各セレクタ（２５１／２５２、２６１／２６２、２７１／２７２）のセレクト入力ノードとバッファ回路（２５０、２６０、２７０）の出力ノードとが接続される。したがって、ループ毎に、
ｉ＝０の時、機能マクロ回路１５０をバイパスするセレクタが接続され、
ｊ＝０の時、ＳＥＬ〔０，０〕＝セレクタ２５１のセレクト入力ノードにＢＵＦ〔０〕＝バッファ２５０の出力ノードを接続、
ｊ＝１の時、ＳＥＬ〔０，１〕＝セレクタ２５２のセレクト入力ノードにＢＵＦ〔０〕＝バッファ２５０の出力ノードを接続、
ｉ＝１のとき、機能マクロ回路１６０のセレクタが接続され、
ｊ＝０の時、ＳＥＬ〔１，０〕＝セレクタ２６１のセレクト入力ノードにＢＵＦ〔１〕＝バッファ２６０の出力ノードを接続、
ｊ＝１の時、ＳＥＬ〔１，１〕＝セレクタ２６２のセレクト入力ノードにＢＵＦ〔１〕＝バッファ２６０の出力ノードを接続、
ｉ＝２のとき、機能マクロ回路１７０のセレクタが接続され、
ｊ＝０の時、ＳＥＬ〔２，０〕＝セレクタ２７１のセレクト入力ノードにＢＵＦ〔２〕＝バッファ２７０の出力ノードを接続、
ｊ＝１の時、ＳＥＬ〔２，１〕＝セレクタ２７２のセレクト入力ノードにＢＵＦ〔２〕＝バッファ２７０の出力ノードを接続、
となる。
In this embodiment, the select input node of each selector (251/252, 261/262, 271/272) and the output node of the buffer circuit (250, 260, 270) are connected. Therefore, for each loop,
When i = 0, a selector that bypasses the function
When j = 0, SEL [0,0] = Connect the output node of the
When j = 1, SEL [0,1] = connect input node of BUF [0] =
When i = 1, the selector of the function
When j = 0, SEL [1, 0] = connect input node of BUF [1] =
When j = 1, SEL [1,1] = the BUF [1] = the output node of the
When i = 2, the selector of the function
When j = 0, SEL [2,0] = Connect BUF [2] = Output node of
When j = 1, SEL [2,1] = the input node of BUF [2] = the
It becomes.
ＳＥＬ〔ｉ，ｊ〕により示されるセレクタのデータ入力ノードａ、ｂのうち、ＢＵＦ〔ｉ〕により示されるバッファ回路から出力されるバイパス制御信号がバイパスしないことを示すとき（無効時）に選択される側の入力ノードａに、ＳＰ〔ｉ，ｊ〕により示される部分スキャンパスの終点を示すスキャンフリップフロップの出力ノードが接続される（ステップＳ７２６）。 Of the data input nodes a and b of the selector indicated by SEL [i, j], it is selected when the bypass control signal output from the buffer circuit indicated by BUF [i] does not bypass (when disabled). The output node of the scan flip-flop indicating the end point of the partial scan path indicated by SP [i, j] is connected to the input node a on the other side (step S726).
本実施の形態では、各セレクタ（ＳＥＬ〔ｉ，ｊ〕：２５１、２５２、２６１、２６２、２７１、２７２）のノードａと各部分スキャンパス（ＳＰ〔ｉ，ｊ〕：１５１、１５２、１６１、１６２、１７１、１７２）の終点のスキャンフリップフロップの出力ノードとが接続される。したがって、ループ毎に、
ｉ＝０の時、機能マクロ回路１５０のセレクタが選択され、
ｊ＝０の時、ＳＥＬ〔０，０〕＝セレクタ２５１のノードａと、ＳＰ〔０，０〕＝部分スキャンパス１５１の最終段スキャンフリップフロップの出力ノードとを接続、
ｊ＝１の時、ＳＥＬ〔０，１〕＝セレクタ２５２のノードａと、ＳＰ〔０，１〕＝部分スキャンパス１５２の最終段スキャンフリップフロップの出力ノードとを接続、
ｉ＝１のとき、機能マクロ回路１６０のセレクタが選択され、
ｊ＝０の時、ＳＥＬ〔１，０〕＝セレクタ２６１のノードａと、ＳＰ〔１，０〕＝部分スキャンパス１６１の最終段スキャンフリップフロップの出力ノードとを接続、
ｊ＝１の時、ＳＥＬ〔１，１〕＝セレクタ２６２のノードａと、ＳＰ〔１，１〕＝部分スキャンパス１６２の最終段スキャンフリップフロップの出力ノードとを接続、
ｉ＝２のとき、機能マクロ回路１７０のセレクタが選択され、
ｊ＝０の時、ＳＥＬ〔２，０〕＝セレクタ２７１のノードａと、ＳＰ〔２，０〕＝部分スキャンパス１７１の最終段スキャンフリップフロップの出力ノードとを接続、
ｊ＝１の時、ＳＥＬ〔２，１〕＝セレクタ２７２のノードａと、ＳＰ〔２，１〕＝部分スキャンパス１７２の最終段スキャンフリップフロップの出力ノードとを接続、
となる。
In the present embodiment, the node a of each selector (SEL [i, j]: 251, 252, 261, 262, 271, 272) and each partial scan path (SP [i, j]: 151, 152, 161, 162, 171 and 172) are connected to the output node of the scan flip-flop at the end point. Therefore, for each loop,
When i = 0, the selector of the function
When j = 0, SEL [0,0] = connector node a of
When j = 1, SEL [0,1] = connector node a of
When i = 1, the selector of the function
When j = 0, SEL [1, 0] = connect the node a of the
When j = 1, SEL [1,1] = connector node a of
When i = 2, the selector of the function
When j = 0, SEL [2,0] = connect the node a of the
When j = 1, SEL [2,1] = connector node a of
It becomes.
繰り返し変数ｊの値を＋１して（ステップＳ７３０）、繰り返し変数ｊの値がＮに達するまでステップＳ７１０から繰り返す（ステップＳ７３４−ＮＯ）。すなわち、各機能マクロ回路に対応するセレクタの数（部分スキャンパスの数）分の処理が行われる。 The value of the repetition variable j is incremented by 1 (step S730), and the process is repeated from step S710 until the value of the repetition variable j reaches N (step S734-NO). That is, processing is performed for the number of selectors (number of partial scan paths) corresponding to each function macro circuit.
繰り返し変数ｊの値がＮに達すると（ステップＳ７３４−ＹＥＳ）、繰り返し変数ｉの値を＋１して（ステップＳ７３８）、繰り返し変数の値ｉがＸに達するまでステップＳ７０６から繰り返す（ステップＳ７４２−ＮＯ）。すなわち、対象の機能マクロ回路の数分の処理が行われる。 When the value of the iteration variable j reaches N (step S734-YES), the value of the iteration variable i is incremented by 1 (step S738), and the processing is repeated from step S706 until the iteration variable value i reaches X (step S742-NO). ). In other words, processing is performed for the number of target function macro circuits.
繰り返し変数ｉの値がＸに達すると（ステップＳ７４２−ＹＥＳ）、セレクタと部分スキャンパスとの接続が終了したことになる。 When the value of the repetition variable i reaches X (step S742-YES), the connection between the selector and the partial scan path is completed.
次に、図１３Ａ、図１３Ｂを参照して、１チップスキャンパスの構築処理（ステップＳ８００）を説明する。 Next, the one-chip scan path construction process (step S800) will be described with reference to FIGS. 13A and 13B.
まず、処理する機能マクロ回路の順をカウントする変数ｉに初期値０を設定する（ステップＳ８０４）。次に、機能マクロ回路内の部分スキャンパスの順をカウントする変数ｊに初期値０を設定する（ステップＳ８０６）。
First, an
ＳＰ〔ｉ，ｊ〕により示される部分スキャンパスの始点になるスキャンフリップフロップのスキャンデータ入力ノードと、ＳＩ〔ｊ〕により示される前段の出力ノードとが接続される（ステップＳ８１０）。ｉ＝０のとき、ＳＩ〔ｊ〕は、初期設定によりスキャンイン端子を示しているため、機能マクロ回路１５０の部分スキャンパス１５１、１５２の入力ノードは、スキャンイン端子に接続される。次段（ｉ＞０）では、前段の部分スキャンパスの出力ノードが接続される。
The scan data input node of the scan flip-flop, which is the starting point of the partial scan path indicated by SP [i, j], is connected to the previous output node indicated by SI [j] (step S810). Since SI [j] indicates the scan-in terminal when i = 0, the input nodes of the
本実施の形態では、ループ毎に
ｉ＝０の時、機能マクロ回路１５０の部分スキャンパスが接続され、
ｊ＝０の時、ＳＰ〔０，０〕＝部分スキャンパス１５１のスキャンデータ入力ノードと、ＳＩ〔０〕＝スキャンイン端子５１１とを接続、
ｊ＝１の時、ＳＰ〔０，１〕＝部分スキャンパス１５２のスキャンデータ入力ノードと、ＳＩ〔１〕＝スキャンイン端子５１２とを接続、
ｉ＝１の時、機能マクロ回路１６０の部分スキャンパスが接続され、
ｊ＝０の時、ＳＰ〔１，０〕＝部分スキャンパス１６１のスキャンデータ入力ノードと、ＳＩ〔０〕＝セレクタ２５１の出力ノードｃとを接続、
ｊ＝１の時、ＳＰ〔１，１〕＝部分スキャンパス１６２のスキャンデータ入力ノードと、ＳＩ〔１〕＝セレクタ２５２の出力ノードｃとを接続、
ｉ＝２の時、機能マクロ回路１７０の部分スキャンパスが接続され、
ｊ＝０の時、ＳＰ〔２，０〕＝部分スキャンパス１７１のスキャンデータ入力ノードと、ＳＩ〔０〕＝セレクタ２６１の出力ノードｃとを接続、
ｊ＝１の時、ＳＰ〔２，１〕＝部分スキャンパス１７２のスキャンデータ入力ノードと、ＳＩ〔１〕＝セレクタ２６２の出力ノードｃとを接続、
となる。
In this embodiment, when i = 0 for each loop, the partial scan path of the function
When j = 0, SP [0,0] = scan data input node of
When j = 1, SP [0,1] = scan data input node of
When i = 1, the partial scan path of the function
When j = 0, SP [1, 0] = scan data input node of
When j = 1, SP [1,1] = connect the scan data input node of the
When i = 2, the partial scan path of the function
When j = 0, SP [2,0] = the scan data input node of the
When j = 1, SP [2,1] = the scan data input node of the
It becomes.
部分スキャンパスの接続が終わると、部分スキャンパスをバイパスする経路を各セレクタに接続する。すなわち、部分スキャンパスの入力ノードが接続されるノードにセレクタの入力ノードｂが接続される。したがって、ＳＥＬ〔ｉ，ｊ〕により示されるセレクタのデータ入力ノードのうち、ＢＵＦ〔ｉ〕が出力するバイパス制御信号がバイパスすることを示すとき（有効時）に選択される入力ノードｂに、ＳＩ〔ｊ〕により示されるノードが接続される（ステップＳ８１４）。なお、ＳＩ〔ｊ〕の値は、次の処理においてｉ、ｊの値が変わるごとに更新される。 When the connection of the partial scan path is completed, a path that bypasses the partial scan path is connected to each selector. That is, the input node b of the selector is connected to the node to which the input node of the partial scan path is connected. Therefore, among the data input nodes of the selector indicated by SEL [i, j], the input node b selected when the bypass control signal output by BUF [i] indicates bypass (when valid) is set to SI. The node indicated by [j] is connected (step S814). The value of SI [j] is updated every time the values of i and j change in the next processing.
本実施の形態では、ループ毎に、
ｉ＝０の時、機能マクロ回路１５０のバイパス経路が接続され、
ｊ＝０の時、ＳＥＬ〔０，０〕＝セレクタ２５１のデータ入力ノードｂと、ＳＩ〔０〕＝スキャンイン端子５１１とを接続、
ｊ＝１の時、ＳＥＬ〔０，１〕＝セレクタ２５２のデータ入力ノードｂと、ＳＩ〔１〕＝スキャンイン端子５１２とを接続、
ｉ＝１の時、機能マクロ回路１６０のバイパス経路が接続され、
ｊ＝０の時、ＳＥＬ〔１，０〕＝セレクタ２６１のデータ入力ノードｂと、ＳＩ〔０〕＝セレクタ２５１の出力ノードｃとを接続、
ｊ＝１の時、ＳＥＬ〔１，１〕＝セレクタ２６２のデータ入力ノードｂと、ＳＩ〔１〕＝セレクタ２５２の出力ノードｃとを接続、
ｉ＝２の時、機能マクロ回路１７０のバイパス経路が接続され、
ｊ＝０の時、ＳＥＬ〔２，０〕＝セレクタ２７１のデータ入力ノードｂと、ＳＩ〔０〕＝セレクタ２６１の出力ノードｃとを接続、
ｊ＝１の時、ＳＥＬ〔２，１〕＝セレクタ２７２のデータ入力ノードｂと、ＳＩ〔１〕＝セレクタ２６２の出力ノードｃとを接続、
となる。
In this embodiment, for each loop,
When i = 0, the bypass path of the function
When j = 0, SEL [0,0] = connects the data input node b of the
When j = 1, SEL [0,1] = connects the data input node b of the
When i = 1, the bypass path of the function
When j = 0, SEL [1, 0] = connects the data input node b of the
When j = 1, SEL [1,1] = connects the data input node b of the
When i = 2, the bypass path of the function
When j = 0, SEL [2,0] = connects the data input node b of the
When j = 1, SEL [2,1] = connects the data input node b of the
It becomes.
各セレクタまでの接続が終わると、ＳＥＬ〔ｉ，ｊ〕により示されるセレクタの出力ノードｃをＳＩ〔ｊ〕に設定する。すなわち、次段の接続のために、現在のセレクタの出力ノードを次段の入力ノードとするように、データが更新される（ステップ８１８）。 When the connection to each selector is completed, the output node c of the selector indicated by SEL [i, j] is set to SI [j]. In other words, for the next stage connection, the data is updated so that the output node of the current selector is the next stage input node (step 818).
本実施の形態では、ループ毎に、
ｉ＝０の時、ＳＩ〔ｊ〕はスキャンイン端子から現在のセレクタの出力ノードｃに更新、
ｊ＝０の時、ＳＩ〔０〕＝“スキャンイン端子５１１→ＳＥＬ〔０，０〕＝セレクタ２５１出力ノードｃ”更新、
ｊ＝１の時、ＳＩ〔１〕＝“スキャンイン端子５１２→ＳＥＬ〔０，１〕＝セレクタ２５２出力ノードｃ”更新、
ｉ＝１の時、ＳＩ〔ｊ〕は現在のセレクタの出力ノードｃに更新、
ｊ＝０の時、ＳＩ〔０〕＝“ＳＥＬ〔０，０〕＝セレクタ２５１出力ノードｃ→ＳＥＬ〔１，０〕＝セレクタ２６１出力ノードｃ”更新、
ｊ＝１の時、ＳＩ〔１〕＝“ＳＥＬ〔０，１〕＝セレクタ２５２出力ノードｃ→ＳＥＬ〔１，０〕＝セレクタ２６２出力ノードｃ”更新、
ｉ＝２の時、ＳＩ〔ｊ〕は現在のセレクタの出力ノードｃに更新、
ｊ＝０の時、ＳＩ〔０〕＝“ＳＥＬ〔１，０〕＝セレクタ２６１出力ノードｃ→ＳＥＬ〔２，０〕＝セレクタ２７１出力ノードｃ”更新、
ｊ＝１の時、ＳＩ〔１〕＝“ＳＥＬ〔１，０〕＝セレクタ２６２出力ノードｃ→ＳＥＬ〔２，１〕＝セレクタ２７２出力ノードｃ”更新、
となる。
In this embodiment, for each loop,
When i = 0, SI [j] is updated from the scan-in terminal to the output node c of the current selector.
When j = 0, update SI [0] = “scan-in terminal 511 → SEL [0,0] =
When j = 1, update SI [1] = “scan-in terminal 512 → SEL [0,1] =
When i = 1, SI [j] is updated to the output node c of the current selector,
When j = 0, update SI [0] = “SEL [0,0] =
When j = 1, update SI [1] = “SEL [0,1] =
When i = 2, SI [j] is updated to the output node c of the current selector,
When j = 0, update SI [0] = “SEL [1, 0] =
When j = 1, update SI [1] = “SEL [1, 0] =
It becomes.
繰り返し変数ｊの値を＋１し（ステップＳ８２２）、繰り返し変数ｊの値がＮに達するまでステップＳ８１０から繰り返す（ステップＳ８２６−ＮＯ）。すなわち、各機能マクロ回路に対応するセレクタの数（部分スキャンパスの数）分の処理が行われる。 The value of the repetition variable j is incremented by 1 (step S822), and the process is repeated from step S810 until the value of the repetition variable j reaches N (step S826-NO). That is, processing is performed for the number of selectors (number of partial scan paths) corresponding to each function macro circuit.
繰り返し変数ｊの値がＮ以上になると（ステップＳ８２６−ＹＥＳ）、繰り返し変数ｉの値を＋１し（ステップＳ８３０）、繰り返し変数ｉの値がＸに達するまでステップＳ８０６から繰り返す（ステップＳ８３４−ＮＯ）。すなわち、部分スキャンパスが全てＮ本のスキャンパスに含まれるように設定されるまで繰り返される。繰り返し変数ｉの値がＸに達すると（ステップＳ８３４−ＹＥＳ）、スキャンアウト端子を除いてＮ本の１チップスキャンパス構築が完了したことになる。 When the value of the repetition variable j becomes N or more (step S826-YES), the value of the repetition variable i is incremented by 1 (step S830), and the process is repeated from step S806 until the value of the repetition variable i reaches X (step S834-NO). . That is, the process is repeated until all partial scan paths are set to be included in N scan paths. When the value of the repetition variable i reaches X (YES in step S834-), N one-chip scan path constructions are completed except for the scan-out terminal.
さらに、各スキャンパスをスキャンアウト端子に接続する。まず、スキャンパスの順を示す繰り返し変数ｊに初期値０が設定される（ステップＳ８３８）。
Further, each scan path is connected to a scan-out terminal. First, an
ＳＩ〔ｊ〕には、これまで処理したスキャンパスの出力ノードを示す値が保持されている（本実施の形態ではセレクタ２７１／２７２の出力ノードｃ）。したがって、このＳＩ〔ｊ〕により示される出力ノードと、ＳＯ〔ｊ〕により示されるスキャンアウト端子とが接続される（ステップＳ８４２）。
SI [j] holds a value indicating the output node of the scan path processed so far (in this embodiment, the output node c of the
本実施の形態では、ループ毎に、
ｊ＝０の時、ＳＩ［０］＝セレクタ２７１出力ノードｃと、ＳＯ〔０〕＝スキャンアウト端子５２１とを接続、
ｊ＝１の時、ＳＩ［１］＝セレクタ２７２出力ノードｃと、ＳＯ〔１〕＝スキャンアウト端子５２２とを接続、
となる。
In this embodiment, for each loop,
When j = 0, SI [0] =
When j = 1, SI [1] =
It becomes.
繰り返し変数ｊの値を＋１し（ステップ８４６）、繰り返し変数ｊの値がＮに達するまでステップＳ８４２から繰り返す（ステップＳ８５０−ＮＯ）。繰り返し変数ｊの値がＮに達すると（ステップＳ８５０−ＹＥＳ）、１チップのスキャンパスＮ本全てにスキャンアウト端子を接続完了したことになり、スキャンパス構築に関する全処理は終了する。 The value of the repetition variable j is incremented by 1 (step 846), and the process is repeated from step S842 until the value of the repetition variable j reaches N (step S850-NO). When the value of the repetition variable j reaches N (step S850—YES), it means that the scan-out terminal has been connected to all N scan paths of one chip, and all the processes related to the construction of the scan path are completed.
このように、本実施の形態に係る半導体集積回路装置のスキャンテスト回路は設計される。このスキャンテスト回路設計方法は、第１の実施の形態と同様に、図８に示されるコンピュータシステムによって実現することができる。 Thus, the scan test circuit of the semiconductor integrated circuit device according to the present embodiment is designed. This scan test circuit design method can be realized by the computer system shown in FIG. 8 as in the first embodiment.
第２の実施の形態では、ボンディングオプション機能を有する半導体集積回路装置がテスト対象とされる。このような半導体集積回路装置では、ボンディングオプションにより、ユーザは、必要とする機能のみをＯＮ（動作）となるように設定する。ユーザが必要としない機能に関するスキャンパスは、１チップスキャンパスからバイパスさせることが可能となり、テスト時間を削減することが可能である。さらに、汎用ＬＳＩのように、複数の機能を１チップに搭載し、用途別に必要とする機能のみを活かして出荷するＬＳＩにおいて、不要とされた機能の回路部分はテスト対象から容易に外すことができる。したがって、テスト対象外の回路のみに故障があるようなＬＳＩは良品として判定できるため、スキャンテスト時の歩留まりを向上することができる。 In the second embodiment, a semiconductor integrated circuit device having a bonding option function is a test target. In such a semiconductor integrated circuit device, the user sets only a necessary function to ON (operation) by a bonding option. A scan path related to functions not required by the user can be bypassed from the one-chip scan path, and the test time can be reduced. Furthermore, in LSIs that ship multiple functions on a single chip, such as general-purpose LSIs, and make use of only the functions required for each application, the circuit portions of functions that are not required can be easily removed from the test target. it can. Therefore, an LSI in which only a circuit not to be tested has a failure can be determined as a non-defective product, so that the yield during a scan test can be improved.
機能マクロ回路１５０、１６０、１７０を有する半導体集積回路装置の場合、通常、用途に関わらず全ての機能マクロ回路のスキャンテストが実施され、良否判定される。例えば、機能マクロ回路１５０、１６０、１７０のうち機能マクロ回路１５０、１６０の２つを必要とし、機能マクロ回路１７０を必要としない用途向けの半導体集積回路装置をスキャンテストする場合、通常では、用途に関わらず全機能マクロ回路のスキャンテストが実施される。そのため、機能マクロ回路１７０を必要としない用途向けの半導体集積回路装置においても機能マクロ回路１７０がスキャンテストされる。その時、機能マクロ回路１７０に故障が存在している場合があった場合、機能マクロ回路１７０を必要としないユーザにとってはそのＬＳＩは良品扱いすることが可能にも関わらず、機能マクロ回路１７０の故障がスキャンテスト結果として不良品判定される。その結果、歩留まりが過剰に低下する。
In the case of a semiconductor integrated circuit device having functional
しかし、第２の実施の形態では、汎用ＬＳＩにおいても、用途に応じた機能部分のみをテストすることが可能となる。すなわち、機能マクロ回路１５０、１６０を必要とするユーザに対するスキャンテストでは、機能マクロ回路１７０の故障はスキャンテスト結果には反映されない。そのため、機能マクロ回路１５０、１６０が故障していなければ良品として判定することが可能となり、歩留まりの過剰な低下を抑制することが可能である。
However, in the second embodiment, it is possible to test only the functional part corresponding to the application even in the general-purpose LSI. That is, in the scan test for the user who needs the function
上述では、機能マクロ回路を例にテスト対象回路を記述したが、スキャンテストの影響が限定される任意の回路ブロックとしてもよい。また、ある回路ブロックにおける部分スキャンパスの長さは、その回路ブロック毎に等しいことが好ましいが、均等に割り当てられない場合には、その回路ブロックの最長の部分スキャンパス長と最短の部分スキャンパス長との差が１以内であることが好ましい。その場合、全体のスキャンパス長も均等になるように各部分スキャンパスを結合することが好ましい。また、スキャンパスは、制御信号生成回路から出力されるバイパス制御信号によるバイパス制御を受けないスキャンフリップフロップを含んでもよい。ここでは、スキャンテスト回路を設計する装置として、汎用のコンピュータが用いられ、スキャンテスト回路を設計する方法は、コンピュータのプログラムとして実現されることを示したが、専用のハードウェアを用いて設計することも可能である。 In the above description, the test target circuit is described by taking the function macro circuit as an example. In addition, the length of the partial scan path in a certain circuit block is preferably equal for each circuit block. However, in the case where it is not equally allocated, the longest partial scan path length and the shortest partial scan path of the circuit block are used. The difference from the length is preferably within one. In that case, it is preferable to combine the partial scan paths so that the entire scan path length is also equal. The scan path may include a scan flip-flop that is not subjected to bypass control by a bypass control signal output from the control signal generation circuit. Here, a general-purpose computer is used as the device for designing the scan test circuit, and the method for designing the scan test circuit is realized as a computer program. However, the device is designed using dedicated hardware. It is also possible.
以上、実施の形態を参照して本願発明を説明したが、上記実施の形態は、矛盾のない限り組み合わせて実施可能である。また、本願発明は上記実施の形態に限定されるものではなく、本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。 As described above, the present invention has been described with reference to the embodiment. However, the above embodiment can be implemented in combination as long as there is no contradiction. The present invention is not limited to the above-described embodiment, and various changes that can be understood by those skilled in the art can be made to the configuration and details of the present invention within the scope of the present invention.
１１０、１２０、１３０、１４０、１５０、１６０、１７０ 機能マクロ回路
１１１、１２１、１３１、１４１、１５１、１６１、１７１ 部分スキャンパス
１１２、１２２、１３２、１４２、１５２、１６２、１７２ 部分スキャンパス
１１３、１２３、１３３、１４３、１５３、１６３、１７３ 組み合わせ回路
２００、２０１ 制御信号生成回路
２１０、２２０、２３０、２４０ フリップフロップ
２１１、２２１、２３１、２４１、２５１、２６１、２７１ セレクタ
２１２、２２２、２３２、２４２、２５２、２６２、２７２ セレクタ
２５０、２６０、２７０ バッファ回路
２５３、２６３、２７３ ボンディングオプション端子
３００ サーバ装置
３０１ 通信部
３０２ 処理部
３０３ 記録媒体
３０４ 入出力部
３０５ ネットワーク
３０６ コンピュータ装置
３０７ 通信部
３０８ 記録媒体
３０９ 処理部
３１０ 入出力部
４０１、４０２、５０１、５０２ １チップスキャンパス
４１１、４１２、５１１、５１２ スキャンイン端子
４１３ 設定入力端子
４２１、４２２、５２１、５２２ スキャンアウト端子
６０１、６０２ スキャンパス
６０４、６０５、６１０、６２０、６３０、６４０ 機能マクロ回路
６０６、６０７ スキャンフリップフロップ
６１１、６２１、６３２、６４２ 部分スキャンパス
６１３ 組み合わせ回路
６５０、６５１、６５２、６５３、６５４ セレクタ
６６０、６６１、６６２ スキャンイン端子
６７０、６７１、６７２ スキャンアウト端子
６８０、６８１ 制御信号生成回路
110, 120, 130, 140, 150, 160, 170 Function macro circuit 111, 121, 131, 141, 151, 161, 171 Partial scan path 112, 122, 132, 142, 152, 162, 172 Partial scan path 113, 123, 133, 143, 153, 163, 173 Combination circuit 200, 201 Control signal generation circuit 210, 220, 230, 240 Flip-flop 211, 221, 231, 241, 251, 261, 271 Selector 212, 222, 232, 242 , 252, 262, 272 Selector 250, 260, 270 Buffer circuit 253, 263, 273 Bonding option terminal 300 Server device 301 Communication unit 302 Processing unit 303 Recording medium 304 Input / output unit 305 Network 306 Computer device 307 Communication unit 308 Recording medium 309 Processing unit 310 Input / output units 401, 402, 501 and 502 1-chip scan path 411, 412, 511, 512 Scan-in terminal 413 Setting input terminal 421, 422, 521, 522 Scan-out terminal 601 , 602 Scan campus 604, 605, 610, 620, 630, 640 Function macro circuit 606, 607 Scan flip-flop 611, 621, 632, 642 Partial scan path 613 Combination circuit 650, 651, 652, 653, 654 Selector 660, 661 , 662 Scan-in terminals 670, 671, 672 Scan-out terminals 680, 681 Control signal generation circuit
Claims (18)
前記複数の部分スキャンパスの後段に設けられ、前記複数の部分スキャンパスをバイバスするセレクタと
を備える回路ブロックと、
前記セレクタが前記複数の部分スキャンパスをバイパスするか否かを制御する制御回路と
を具備する
半導体集積回路装置。 When performing a scan test, a plurality of scan flip-flops are assigned to each of a plurality of scan paths formed by connecting a shift register to form a plurality of partial scan paths equal to the plurality of scan paths. And
A circuit block including a selector provided in a subsequent stage of the plurality of partial scan paths and bypassing the plurality of partial scan paths;
And a control circuit that controls whether or not the selector bypasses the plurality of partial scan paths.
請求項１に記載の半導体集積回路装置。 The selector is connected to an input node and an output node of the plurality of partial scan paths, and when bypassing the plurality of partial scan paths, selects and outputs data input from the input node; 2. The semiconductor integrated circuit device according to claim 1, wherein the data input from the output node is selected and output when passing through the partial scan path.
請求項１または請求項２に記載の半導体集積回路装置。 The semiconductor integrated circuit device according to claim 1, wherein the control circuit includes a flip-flop connected to the selector for each circuit block and holding a value for controlling the selector.
請求項３に記載の半導体集積回路装置。 The semiconductor integrated circuit device according to claim 3, wherein the flip-flop forms a shift register that shifts and holds data input from the outside.
請求項１または請求項２に記載の半導体集積回路装置。 The semiconductor according to claim 1, wherein the control circuit includes a buffer circuit that supplies a signal applied to a bonding option terminal that sets operation / non-operation for each circuit block to a selection control node of the selector. Integrated circuit device.
請求項１から請求項５のいずれかに記載の半導体集積回路装置。 The plurality of partial scan paths include a first partial scan path and a second partial scan path, the number of scan flip-flops indicating the length of the first partial scan path, and the second partial scan path. The semiconductor integrated circuit device according to claim 1, wherein a difference from the number of scan flip-flops indicating a campus length is 1 or less.
請求項１から請求項６のいずれかに記載の半導体集積回路装置。 The said control circuit bypasses all the said partial scan paths of the said circuit block which reached the said predetermined failure detection rate, after finishing the scan test by the test pattern data which reaches a predetermined failure detection rate. 7. The semiconductor integrated circuit device according to any one of 6 above.
請求項１から請求項６のいずれかに記載の半導体集積回路装置。 The said control circuit bypasses all the said partial scan paths of the said circuit block, when the test pattern data which carry out the scan test of the said circuit block reaches the predetermined number of patterns. The semiconductor integrated circuit device described.
請求項１から請求項８のいずれかに記載の半導体集積回路装置。 The semiconductor integrated circuit device according to claim 1, wherein the circuit block includes a macro circuit having a predetermined function.
前記半導体集積回路装置の回路ブロックに含まれる複数のスキャンフリップフロップを前記複数のスキャンパスのそれぞれに割り当てるステップと、
割り当てられた前記スキャンフリップフロップをシフトレジスタ状に接続して前記複数のスキャンパスと同数の複数の部分スキャンパスを設定するステップと、
前記複数の部分スキャンパスのそれぞれの後段に前記複数の部分スキャンパスをバイパスするセレクタを配置するステップと、
前記回路ブロックの前記複数の部分スキャンパスおよび前記セレクタを縦続接続して前記複数のスキャンパスを設定するステップと、
前記セレクタが前記複数の部分スキャンパスをバイパスするか否かを制御する制御回路を生成するステップと
を具備する
スキャンテスト回路設計方法。 A scan test design method for designing a scan test circuit of a semiconductor integrated circuit device that performs a scan test using a plurality of scan paths,
Assigning a plurality of scan flip-flops included in a circuit block of the semiconductor integrated circuit device to each of the plurality of scan paths;
Connecting the assigned scan flip-flops in a shift register shape to set a plurality of partial scan paths equal to the plurality of scan paths;
Arranging a selector that bypasses the plurality of partial scan paths in a subsequent stage of each of the plurality of partial scan paths;
Cascading the plurality of partial scan paths and the selector of the circuit block to set the plurality of scan paths;
Generating a control circuit for controlling whether or not the selector bypasses the plurality of partial scan paths. A method for designing a scan test circuit.
前記割り当てるステップは、前記第１の部分スキャンパスの長さを示すスキャンフリップフロップの数と、前記第２の部分スキャンパスの長さを示すスキャンフリップフロップの数との差が１以下となるように割り当てるステップを含む
請求項１０に記載のスキャンテスト回路設計方法。 The plurality of partial scan paths includes a first partial scan path and a second partial scan path,
In the assigning step, the difference between the number of scan flip-flops indicating the length of the first partial scan path and the number of scan flip-flops indicating the length of the second partial scan path is 1 or less. The scan test circuit design method according to claim 10, further comprising a step of assigning to the scan test circuit.
請求項１０または請求項１１に記載のスキャンテスト回路設計方法。 When the selector completes a scan test using test pattern data that reaches a predetermined failure detection rate, the partial scan path is configured to bypass all the partial scan paths of the circuit block that have reached the predetermined failure detection rate. The scan test circuit design method according to claim 10, wherein the scan test circuit design method is connected to an input node and an output node.
前記半導体集積回路装置の回路ブロックに含まれる複数のスキャンフリップフロップを前記複数のスキャンパスのそれぞれに割り当て、前記複数のスキャンパスと同数の複数の部分スキャンパスを設定する部分スキャンパス生成部と、
前記複数の部分スキャンパスをバイバスするセレクタを前記複数の部分スキャンパスの後段に設けるセレクタ生成部と、
前記セレクタが前記複数の部分スキャンパスをバイパスするか否かを制御する制御回路を設ける制御回路生成部と
を具備する
スキャンテスト回路設計装置。 A scan test design device for designing a scan test circuit of a semiconductor integrated circuit device that performs a scan test using a plurality of scan paths,
A plurality of scan flip-flops included in a circuit block of the semiconductor integrated circuit device are assigned to each of the plurality of scan paths, and a partial scan path generation unit configured to set a plurality of partial scan paths equal to the plurality of scan paths;
A selector generation unit that provides a selector that bypasses the plurality of partial scan paths in a subsequent stage of the plurality of partial scan paths;
A scan test circuit design apparatus comprising: a control circuit generation unit provided with a control circuit that controls whether or not the selector bypasses the plurality of partial scan paths.
前記部分スキャンパス生成部は、前記第１の部分スキャンパスの長さを示すスキャンフリップフロップの数と、前記第２の部分スキャンパスの長さを示すスキャンフリップフロップの数との差が１以下となるように割り当てる
請求項１３に記載のスキャンテスト回路設計装置。 The plurality of partial scan paths includes a first partial scan path and a second partial scan path,
In the partial scan path generation unit, a difference between the number of scan flip-flops indicating the length of the first partial scan path and the number of scan flip-flops indicating the length of the second partial scan path is 1 or less. The scan test circuit design device according to claim 13, wherein the scan test circuit design device is assigned such that
請求項１３または請求項１４に記載のスキャンテスト回路設計装置。 When the selector completes a scan test using test pattern data that reaches a predetermined failure detection rate, the partial scan path is configured to bypass all the partial scan paths of the circuit block that have reached the predetermined failure detection rate. The scan test circuit design apparatus according to claim 13, wherein the scan test circuit design apparatus is connected to an input node and an output node of the scan test circuit.
前記半導体集積回路装置の回路ブロックに含まれる複数のスキャンフリップフロップを前記複数のスキャンパスのそれぞれに割り当てるステップと、
割り当てられた前記スキャンフリップフロップをシフトレジスタ状に接続して前記複数のスキャンパスと同数の複数の部分スキャンパスを設定するステップと、
前記複数の部分スキャンパスのそれぞれの後段に前記複数の部分スキャンパスをバイパスするセレクタを配置するステップと、
前記回路ブロックの前記複数の部分スキャンパスおよび前記セレクタを縦続接続して前記複数のスキャンパスを設定するステップと、
前記セレクタが前記複数の部分スキャンパスをバイパスするか否かを制御する制御回路を生成するステップと
をコンピュータに実行させるためのスキャンテスト回路設計プログラム。 A scan test design program for designing a scan test circuit of a semiconductor integrated circuit device that performs a scan test using a plurality of scan paths,
Assigning a plurality of scan flip-flops included in a circuit block of the semiconductor integrated circuit device to each of the plurality of scan paths;
Connecting the assigned scan flip-flops in a shift register shape to set a plurality of partial scan paths equal to the plurality of scan paths;
Arranging a selector that bypasses the plurality of partial scan paths in a subsequent stage of each of the plurality of partial scan paths;
Cascading the plurality of partial scan paths and the selector of the circuit block to set the plurality of scan paths;
And a step of generating a control circuit for controlling whether or not the selector bypasses the plurality of partial scan paths.
前記割り当てるステップにおいて、前記第１の部分スキャンパスの長さを示すスキャンフリップフロップの数と、前記第２の部分スキャンパスの長さを示すスキャンフリップフロップの数との差が１以下となるように割り当てるステップを
コンピュータに実行させるための請求項１６に記載のスキャンテスト回路設計プログラム。 The plurality of partial scan paths includes a first partial scan path and a second partial scan path,
In the assigning step, a difference between the number of scan flip-flops indicating the length of the first partial scan path and the number of scan flip-flops indicating the length of the second partial scan path is 1 or less. The scan test circuit design program according to claim 16, which causes a computer to execute the step of assigning to the scan test circuit.
コンピュータに実行させるための請求項１６または請求項１７に記載のスキャンテスト回路設計プログラム。 When the scan test using the test pattern data that reaches a predetermined failure detection rate is completed, an input node of the partial scan path and the input node of the partial scan path so as to bypass all the partial scan paths of the circuit block that reached the predetermined failure detection rate The scan test circuit design program according to claim 16 or 17, for causing a computer to execute a step of connecting an output node and the selector.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011073526A JP2012208000A (en) | 2011-03-29 | 2011-03-29 | Semiconductor integrated circuit device, scan test circuit design method, scan test circuit design device |
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| JP2011073526A JP2012208000A (en) | 2011-03-29 | 2011-03-29 | Semiconductor integrated circuit device, scan test circuit design method, scan test circuit design device |
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| JP2016173349A (en) * | 2015-03-18 | 2016-09-29 | ルネサスエレクトロニクス株式会社 | Semiconductor device and design device |
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