JP2006162490A - Scan test circuit - Google Patents
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Abstract
Description
本発明は、大規模集積回路のテストを容易化するためのスキャンテスト回路に関する。 The present invention relates to a scan test circuit for facilitating testing of a large scale integrated circuit.
一般に大規模集積回路（以下、ＬＳＩという）の市場出荷時にはＬＳＩテスタによる良否判定テストが行われる。この際に使用されるテストパターンは、ＬＳＩを構成する複数の論理回路の中で、できる限り多くの故障箇所を見つけ出すことが必要である。 Generally, when a large-scale integrated circuit (hereinafter referred to as LSI) is shipped to the market, a pass / fail judgment test is performed by an LSI tester. The test pattern used at this time needs to find as many fault locations as possible in a plurality of logic circuits constituting the LSI.
しかしながら、ＬＳＩの大規模化に伴い、全ての論理回路をテストしようとするとテストベクタ量やテスト時間が膨大になる。そこで、この問題を解決するために、いわゆるテスト容易化設計（Design For Testability）が行われている。 However, as the scale of LSI increases, the amount of test vectors and test time become enormous when attempting to test all logic circuits. Therefore, in order to solve this problem, so-called design for testability is performed.
テスト容易化設計は、ＬＳＩのテストの方針をＬＳＩの設計の段階で固め、ＬＳＩの中にテスト回路を組み込んでおく設計手法である。ＬＳＩのテストを容易に行えるかどうかの基本的な指標として、観測性（Observability）と制御性（Controllability）という概念がある。「観測性が良い」回路とは、回路内のあるノードについて、その論理値を外部から観測しやすいものをいい、「制御性が良い」回路とは、回路内のあるノードの論理値を外部からのデータ入力によって設定しやすいものをいう。回路の観測性と制御性が良いほど、有効なテストパターンを容易に作成でき、その結果ＬＳＩを構成する論理回路の故障検出率も向上する。この観測性と制御性を高めたテスト回路の１つにスキャンテスト回路がある。 The testability design is a design method in which the LSI test policy is fixed at the LSI design stage and a test circuit is incorporated in the LSI. As a basic index of whether or not an LSI test can be easily performed, there is a concept of observability and controllability. A circuit with good observability means that the logic value of a certain node in the circuit can be easily observed from the outside. A circuit with good controllability means that the logic value of a node in the circuit is external. It is easy to set by data input from. The better the observability and controllability of the circuit, the easier it is to create an effective test pattern, and as a result, the failure detection rate of the logic circuit constituting the LSI is improved. One of test circuits with improved observability and controllability is a scan test circuit.
スキャンテスト回路とは、ＬＳＩ内の各論理回路に対応して、フリップフロップ回路を配置した回路であり、複数のフリップフロップ回路をチェーン状に接続してシフトレジスタを構成し、各フリップフロップに取り込まれたデータを次々とシフトするシフト動作と、各論理回路の出力を各フリップフロップに取り込むキャプチャ動作とを行うものである。 A scan test circuit is a circuit in which flip-flop circuits are arranged corresponding to each logic circuit in an LSI, and a plurality of flip-flop circuits are connected in a chain to form a shift register and taken into each flip-flop. A shift operation for sequentially shifting the received data and a capture operation for capturing the output of each logic circuit in each flip-flop are performed.
即ち、最初のシフト動作によって、各フリップフロップのデータをテスト信号として各論理回路に与え、次にキャプチャ動作によって各論理回路の出力データを各フリップフロップに取り込む。そして、次のシフト動作によって各フリップフロップに取り込まれた各論理回路の出力データを最終段のフリップフロップから時系列的に得る。そして、そのようにして得られた各論理回路の出力データとその期待値とを比較することにより、各論理回路の良否判定が行われる（特許文献１）。 That is, the data of each flip-flop is given to each logic circuit as a test signal by the first shift operation, and the output data of each logic circuit is taken into each flip-flop by the capture operation. Then, the output data of each logic circuit taken into each flip-flop by the next shift operation is obtained in time series from the final flip-flop. And the pass / fail judgment of each logic circuit is performed by comparing the output data of each logic circuit thus obtained and its expected value (Patent Document 1).
図５は、スキャンテスト回路の一例を示す回路図である。組み合せ論理回路ＬＧＡ１，ＬＧＡ２，ＬＧＡ３のそれぞれに対応して、スキャンフリップフロップ回路ＳＦＦ１，ＳＦＦ２，ＳＦＦ３が配置されている。組み合せ論理回路ＬＧＡ１，ＬＧＡ２，ＬＧＡ３は、アンド回路やナンド回路を含むデジタル回路から構成されている。 FIG. 5 is a circuit diagram showing an example of a scan test circuit. Scan flip-flop circuits SFF1, SFF2, and SFF3 are arranged corresponding to the combinational logic circuits LGA1, LGA2, and LGA3, respectively. The combinational logic circuits LGA1, LGA2, and LGA3 are composed of digital circuits including AND circuits and NAND circuits.
スキャンフリップフロップ回路ＳＦＦ１は、マルチプレクサＭＰＸ１とＤ型フリップフロップ回路ＦＦ１（遅延フリップフロップ回路）を備えており、マルチプレクサＭＰＸ１は、スキャンイネーブル信号ＳＥに応じて、スキャン入力端子ＳＩＮからのスキャンテスト信号か、データ入力端子ＤＩＮから入力される組み合せ論理回路ＬＧＡ１からの出力データのいずれかを選択し、Ｄフリップフロップ回路ＦＦ１のデータ入力端子Ｄに選択したデータを出力する。 The scan flip-flop circuit SFF1 includes a multiplexer MPX1 and a D-type flip-flop circuit FF1 (delay flip-flop circuit). The multiplexer MPX1 receives a scan test signal from the scan input terminal SIN according to the scan enable signal SE, or One of the output data from the combinational logic circuit LGA1 input from the data input terminal DIN is selected, and the selected data is output to the data input terminal D of the D flip-flop circuit FF1.
また、スキャンフリップフロップ回路ＳＦＦ２は同様にマルチプレクサＭＰＸ２とＤフリップフロップ回路ＦＦ２を備えており、マルチプレクサＭＰＸ２は、スキャンイネーブル信号ＳＥに応じて、前段のスキャンフリップフロップ回路ＳＦＦ１からの出力データか、組み合せ論理回路ＬＧＡ２の出力データのいずれかを選択し、Ｄ型フリップフロップ回路ＦＦ２のデータ入力端子Ｄに選択したデータを出力する。 Similarly, the scan flip-flop circuit SFF2 includes a multiplexer MPX2 and a D flip-flop circuit FF2, and the multiplexer MPX2 outputs data from the scan flip-flop circuit SFF1 in the previous stage or combination logic according to the scan enable signal SE. One of the output data of the circuit LGA2 is selected, and the selected data is output to the data input terminal D of the D-type flip-flop circuit FF2.
また、スキャンフリップフロップ回路ＳＦＦ３も同様にマルチプレクサＭＰＸ３とＤ型フリップフロップ回路ＦＦ３を備えており、マルチプレクサＭＰＸ３は、スキャンイネーブル信号ＳＥに応じて、前段のスキャンフリップフロップ回路ＳＦＦ２からの出力データか、組み合せ論理回路ＬＧＡ３の出力データのいずれかを選択し、Ｄ型フリップフロップ回路ＦＦ３のデータ入力端子Ｄに選択したデータを出力する。 Similarly, the scan flip-flop circuit SFF3 also includes a multiplexer MPX3 and a D-type flip-flop circuit FF3. The multiplexer MPX3 outputs data from the scan flip-flop circuit SFF2 in the previous stage or a combination in accordance with the scan enable signal SE. One of the output data of the logic circuit LGA3 is selected, and the selected data is output to the data input terminal D of the D-type flip-flop circuit FF3.
また、Ｄ型フリップフロップ回路ＦＦ１，ＦＦ２，ＦＦ３のクロック入力端子ＣＫには、共通のクロックＣＬＫが入力される。なお、図５では３つの組み合せ論理回路及び３つのスキャンフリップフロップ回路ＳＦＦ１，ＳＦＦ２，ＳＦＦ３を示したが、実際のＬＳＩでは組み合せ論理回路及びこれに対応したスキャンフリップフロップの数は、数千個から数万個に及ぶ。 A common clock CLK is input to the clock input terminals CK of the D-type flip-flop circuits FF1, FF2, and FF3. In FIG. 5, three combinational logic circuits and three scan flip-flop circuits SFF1, SFF2, and SFF3 are shown. However, in an actual LSI, the number of combinational logic circuits and scan flip-flops corresponding to these combinational logic circuits is from several thousand. Tens of thousands.
また、スキャンフリップフロップ回路ＳＦＦ１，ＳＦＦ２の出力端子Ｑからの出力データは、それぞれ次段の組み合せ組み合せ論理回路ＬＧＢ１，ＬＧＢ２に出力され、さらに、組み合せ論理回路ＬＧＢ１，ＬＧＢ２の出力データがさらに次段のアナログ回路ブロックＡＣ１，ＡＣ２にそれぞれ供給されている。アナログ回路ブロックＡＣ１，ＡＣ２は、例えば差動アンプのようなアナログ回路によって構成されている。
上述したスキャンテスト回路では、組み合わせ論理回路ＬＧＡ１，ＬＧＡ２，ＬＧＡ３の出力データをキャプチャ動作によりそれぞれスキャンフリップフロップ回路ＳＦＦ１，ＳＦＦ２，ＳＦＦ３に取り込み、続いて、シフト動作により取り込んだデータをシフトすることで、最終段のスキャンフリップフロップから各組み合わせ論理回路の出力データを得ることができる。 In the scan test circuit described above, the output data of the combinational logic circuits LGA1, LGA2, and LGA3 are captured in the scan flip-flop circuits SFF1, SFF2, and SFF3 by the capture operation, respectively, and then the data captured by the shift operation is shifted, Output data of each combinational logic circuit can be obtained from the last-stage scan flip-flop.
しかしながら、アナログ回路ブロックＡＣ１，ＡＣ２についてはスキャンテスト回路が設けられていないので、これらのアナログ回路ブロックＡＣ１，ＡＣ２へ出力される組合せ論理回路ＬＧＢ１，ＬＧＢ２の出力データについては観測することができず、故障検出率が低下する原因となっていた。 However, since no scan test circuit is provided for the analog circuit blocks AC1 and AC2, the output data of the combinational logic circuits LGB1 and LGB2 output to the analog circuit blocks AC1 and AC2 cannot be observed. This was the cause of a decrease in failure detection rate.
一方、そのような組み合せ論理回路ＬＧＢ１，ＬＧＢ２の出力データが現れる図５の観測ポイントＡ，Ｂにスキャンフリップフロップをそれぞれ追加すると回路規模が大きくなるという問題がある。 On the other hand, if a scan flip-flop is added to each of the observation points A and B in FIG. 5 where the output data of such combinational logic circuits LGB1 and LGB2 appear, there is a problem that the circuit scale increases.
そこで、本発明のスキャンテスト回路は、スキャンイネーブル信号に応じて、シフトレジスタを構成してシフト動作を行うか、第１の論理回路の出力データを取り込むキャプチャ動作を行うかを切り換え可能な複数の第１のスキャンフリップフロップ回路と、前記スキャンフリップフロップ回路の出力データがそれぞれ入力された複数の第２の論理回路と、前記複数の第２の論理回路のうち、少なくとも２つの第２の論理回路の出力データが入力された排他的論理和回路と、前記排他的論理和回路の出力データが入力された第２のスキャンフリップフロップ回路とを備え、前記第２のスキャンフリップフロップ回路を前記複数の第１のスキャンフリップフロップ回路が構成するシフトレジスタに組み込んだことを特徴とするものである。 Therefore, the scan test circuit of the present invention has a plurality of switches that can switch between performing a shift operation by configuring a shift register and performing a capture operation for capturing output data of the first logic circuit in accordance with a scan enable signal. A first scan flip-flop circuit; a plurality of second logic circuits to which output data of the scan flip-flop circuit is input; and at least two second logic circuits among the plurality of second logic circuits. And the second scan flip-flop circuit to which the output data of the exclusive OR circuit is input, and the second scan flip-flop circuit is connected to the plurality of scan flip-flop circuits. The first scan flip-flop circuit is incorporated in a shift register.
本発明によれば、従来は観測できなかった第２の論理回路の出力データを観測することが可能となる。また、排他的論理和回路と第２のスキャンフリップフロップ回路を追加すればよいので、回路規模の増大を最小限に抑えることができる。 According to the present invention, it is possible to observe the output data of the second logic circuit that could not be observed conventionally. In addition, since an exclusive OR circuit and a second scan flip-flop circuit may be added, an increase in circuit scale can be suppressed to a minimum.
本発明のスキャンテスト回路によれば、回路規模の増大を抑えながら、ＬＳＩの故障検出率の向上を図ることができる。 According to the scan test circuit of the present invention, it is possible to improve the failure detection rate of an LSI while suppressing an increase in circuit scale.
以下、本発明の第１の実施形態に係るスキャンテスト回路について、図面を参照しながら説明する。図１はこのスキャンテスト回路の回路図である。図５の回路と異なる点は、組み合わせ論理回路ＬＧＢ１の出力データ（観測ポイントＡ）及び組み合わせ論理回路ＬＧＢ２の出力データ（観測ポイントＢ）が入力された排他的論理和回路ＥＸＯＲ１と、その排他的論理和回路ＥＸＯＲ１の出力データがデータ入力端子ＤＩＮに入力されたスキャンフリップフロップ回路ＳＦＦ４を追加した点である。 Hereinafter, a scan test circuit according to a first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram of the scan test circuit. 5 differs from the circuit of FIG. 5 in that the exclusive OR circuit EXOR1 to which the output data (observation point A) of the combinational logic circuit LGB1 and the output data (observation point B) of the combinational logic circuit LGB2 are input, and its exclusive logic. This is that a scan flip-flop circuit SFF4 in which the output data of the sum circuit EXOR1 is input to the data input terminal DIN is added.
スキャンフリップフロップ回路ＳＦＦ４は、前述したスキャンフリップフロップ回路ＳＦＦ２とＳＦＦ３との間に挿入され、スキャンイネーブル信号ＳＥに応じて、シフトレジスタの一部のフリップフロップを形成するように構成されている。即ち、スキャンフリップフロップ回路ＳＦＦ４は、マルチプレクサＭＰＸ４とＤ型フリップフロップ回路ＦＦ４を備えており、マルチプレクサＭＰＸ４は、スキャンイネーブル信号ＳＥに応じて、前段のスキャンフリップフロップ回路ＳＦＦ２からの出力データか、排他的論理和回路ＥＸＯＲ１の出力データのいずれかを選択し、Ｄ型フリップフロップ回路ＦＦ４のデータ入力端子Ｄに選択したデータを出力する。そして、Ｄ型フリップフロップ回路ＦＦ４の出力端子Ｑからの出力データは、次段のスキャンフリップフロップ回路ＳＦＦ３のスキャン入力端子ＳＩＮに入力される。 The scan flip-flop circuit SFF4 is inserted between the above-described scan flip-flop circuits SFF2 and SFF3, and is configured to form a partial flip-flop of the shift register according to the scan enable signal SE. In other words, the scan flip-flop circuit SFF4 includes a multiplexer MPX4 and a D-type flip-flop circuit FF4. The multiplexer MPX4 receives the output data from the previous scan flip-flop circuit SFF2 according to the scan enable signal SE, or is exclusive. One of the output data of the OR circuit EXOR1 is selected, and the selected data is output to the data input terminal D of the D-type flip-flop circuit FF4. The output data from the output terminal Q of the D-type flip-flop circuit FF4 is input to the scan input terminal SIN of the next-stage scan flip-flop circuit SFF3.
次に、上述したスキャンテスト回路の動作について図１、図２、図３を参照しながら説明する。図２はスキャンテスト回路における動作モードを時系列的に示す図である。図３は、Ｄ型フリップフロップ回路ＦＦ１，ＦＦ２，ＦＦ３、ＦＦ４のクロック入力端子ＣＫに入力されるクロックＣＬＫの波形図である。 Next, the operation of the scan test circuit described above will be described with reference to FIG. 1, FIG. 2, and FIG. FIG. 2 is a diagram showing operation modes in the scan test circuit in time series. FIG. 3 is a waveform diagram of the clock CLK input to the clock input terminal CK of the D-type flip-flop circuits FF1, FF2, FF3, and FF4.
スキャンイネーブル信号ＳＥがローレベルのとき、スキャンテスト回路はキャプチャモードに設定される。即ち、スキャンフリップフロップ回路ＳＦＦ１のマルチプレクサＭＰＸ１は、組み合せ論理回路ＬＧＡ１からの出力データを選択し、スキャンフリップフロップ回路ＳＦＦ２のマルチプレクサＭＰＸ２は、組み合せ論理回路ＬＧＡ２からの出力データを選択し、スキャンフリップフロップ回路ＳＦＦ３のマルチプレクサＭＰＸ３は組み合せ論理回路ＬＧＡ３からの出力データを選択する。そして、クロックＣＬＫの立ち上がりに同期して、組み合せ論理回路ＬＧＡ１，ＬＧＡ２，ＬＧＡ３からの出力データが、Ｄ型フリップフロップ回路ＦＦ１，ＦＦ２，ＦＦ３に取り込まれ、かつ保持される。 When the scan enable signal SE is at a low level, the scan test circuit is set to the capture mode. That is, the multiplexer MPX1 of the scan flip-flop circuit SFF1 selects the output data from the combinational logic circuit LGA1, and the multiplexer MPX2 of the scan flip-flop circuit SFF2 selects the output data from the combinational logic circuit LGA2. The multiplexer MPX3 of SFF3 selects the output data from the combinational logic circuit LGA3. In synchronization with the rising edge of the clock CLK, output data from the combinational logic circuits LGA1, LGA2, and LGA3 are taken into and held in the D-type flip-flop circuits FF1, FF2, and FF3.
また、Ｄ型フリップフロップ回路ＦＦ１，ＦＦ２に保持されたデータは、次段の組み合せ論理回路ＬＧＢ１，ＬＧＢ２にそれぞれ出力され、組み合せ論理回路ＬＧＢ１，ＬＧＢ２は観測ポイントＡ，Ｂにそれぞれ演算結果である出力データを出力する。組み合せ論理回路ＬＧＢ１，ＬＧＢ２の出力データは、それぞれ排他的論理和回路ＥＸＯＲ１に入力される。そして、スキャンフリップフロップ回路ＳＦＦ４のマルチプレクサＭＰＸ４は排他的論理和回路ＥＸＯＲ１の出力データを選択する。したがって、排他的論理和回路ＥＸＯＲ１の出力データは、Ｄ型フリップフロップ回路ＦＦ４に取り込まれ、かつ保持される。 The data held in the D-type flip-flop circuits FF1 and FF2 are output to the next combination logic circuits LGB1 and LGB2, respectively, and the combination logic circuits LGB1 and LGB2 are output to the observation points A and B, respectively, as the calculation results. Output data. Output data of the combinational logic circuits LGB1 and LGB2 are respectively input to the exclusive OR circuit EXOR1. Then, the multiplexer MPX4 of the scan flip-flop circuit SFF4 selects the output data of the exclusive OR circuit EXOR1. Therefore, the output data of the exclusive OR circuit EXOR1 is taken in and held in the D-type flip-flop circuit FF4.
ここで、組み合せ論理回路ＬＧＢ１，ＬＧＢ２の出力データをそれぞれ排他的論理和回路ＥＸＯＲ１に入力しているのは、排他的論理和回路ＥＸＯＲ１は、オア回路やアンド回路に比してデータの観測性に優れているからである。即ち、例えば２入力のアンド回路では１つの入力データ値が「０」であると、もう１つの入力データ値が「０」か「１」を問わず、その出力データは「０」になってしまう。これに対して、２入力の排他的論理和回路ＥＸＯＲ１は、２つの入力データが一致したときに「０」を出力し、２つの入力データが不一致のときに「１」を出力する。したがって、２つの入力の中、１つの入力データ値が変化したときに、その出力が変化するので、観測ポイントＡ，Ｂのデータ変化をより高精度に検出することができる。 Here, the output data of the combinational logic circuits LGB1 and LGB2 are input to the exclusive OR circuit EXOR1, respectively, because the exclusive OR circuit EXOR1 is more observable than the OR circuit and the AND circuit. Because it is excellent. That is, for example, in a 2-input AND circuit, if one input data value is “0”, the output data is “0” regardless of whether the other input data value is “0” or “1”. End up. In contrast, the two-input exclusive OR circuit EXOR1 outputs “0” when the two input data match, and outputs “1” when the two input data do not match. Therefore, when one input data value changes among the two inputs, the output changes, so that the data change at the observation points A and B can be detected with higher accuracy.
その後、スキャンイネーブル信号ＳＥがハイレベルに変化すると、スキャンテスト回路はシフトモードに設定される。即ち、スキャンフリップフロップ回路ＳＦＦ２のマルチプレクサＭＰＸ２はスキャンフリップフロップ回路ＳＦＦ１の出力データを選択し、スキャンフリップフロップ回路ＳＦＦ４のマルチプレクサＭＰＸ４はスキャンフリップフロップ回路ＳＦＦ２の出力データを選択し、スキャンフリップフロップ回路ＳＦＦ３のマルチプレクサＭＰＸ３はスキャンフリップフロップ回路ＳＦＦ４の出力データを選択する。 Thereafter, when the scan enable signal SE changes to high level, the scan test circuit is set to the shift mode. That is, the multiplexer MPX2 of the scan flip-flop circuit SFF2 selects the output data of the scan flip-flop circuit SFF1, the multiplexer MPX4 of the scan flip-flop circuit SFF4 selects the output data of the scan flip-flop circuit SFF2, and the scan flip-flop circuit SFF3 The multiplexer MPX3 selects the output data of the scan flip-flop circuit SFF4.
これにより、Ｄフリップフロップ回路ＦＦ１，ＦＦ２，ＦＦ４，ＦＦ３はチェーン状に接続されてシフトレジスタを構成する。したがって、クロック入力端子ＣＫから入力されるクロックＣＬＫに同期して、Ｄフリップフロップ回路ＦＦ１，ＦＦ２，ＦＦ４，ＦＦ３に保持されているデータが順次シフトされていく。本実施形態では、４つのスキャンフリップフロップ回路によってスキャンチェーンが形成されるが、実際のＬＳＩでは数千〜数万個のスキャンフリップフロップ回路によってスキャンチェーンが形成される。 As a result, the D flip-flop circuits FF1, FF2, FF4, and FF3 are connected in a chain to form a shift register. Therefore, the data held in the D flip-flop circuits FF1, FF2, FF4, and FF3 are sequentially shifted in synchronization with the clock CLK input from the clock input terminal CK. In this embodiment, a scan chain is formed by four scan flip-flop circuits, but in an actual LSI, a scan chain is formed by thousands to tens of thousands of scan flip-flop circuits.
そして、最終段のスキャンフリップフロップ回路の出力がＬＳＩの出力端子から出力される。これにより、各フリップフロップの保持されたデータを前記出力端子において時系列的に観測することができる。そして、本実施形態によれば、従来は観測できなかった組み合せ論理回路ＬＧＢ１，ＬＧＢ２の出力データは、キャプチャ動作によって排他的論理和回路ＥＸＯＲ１を介してスキャンフリップフロップ回路ＳＦＦ４に取り込まれるので、上述のシフトレジスタのシフト動作によって観測することが可能となる。 Then, the output of the last-stage scan flip-flop circuit is output from the output terminal of the LSI. Thus, the data held in each flip-flop can be observed in time series at the output terminal. According to the present embodiment, the output data of the combinational logic circuits LGB1 and LGB2 that could not be observed conventionally is taken into the scan flip-flop circuit SFF4 via the exclusive OR circuit EXOR1 by the capture operation. Observation is possible by the shift operation of the shift register.
次に、本発明の第２の実施形態に係るスキャンテスト回路について説明する。上述の第１の実施形態では、２つの組み合わせ論理回路ＬＧＢ１，ＬＧＢ２の出力データを観測するものであるが、本実施形態のスキャンテスト回路は４つの組み合わせ論理回路の出力データを観測するものである。図４に示すように、４つの組み合わせ論理回路ＬＧＢ１，ＬＧＢ２，ＬＧＢ３，ＬＧＢ４が設けられ、これらの組み合わせ論理回路ＬＧＢ１，ＬＧＢ２，ＬＧＢ３，ＬＧＢ４の出力データはそれぞれアナログ回路ブロックＡＣ１，ＡＣ２，ＡＣ３，ＡＣ４に出力される。 Next, a scan test circuit according to a second embodiment of the present invention will be described. In the first embodiment described above, the output data of the two combinational logic circuits LGB1 and LGB2 are observed, but the scan test circuit of this embodiment observes the output data of the four combinational logic circuits. . As shown in FIG. 4, four combinational logic circuits LGB1, LGB2, LGB3, and LGB4 are provided, and the output data of these combinational logic circuits LGB1, LGB2, LGB3, and LGB4 are analog circuit blocks AC1, AC2, AC3, and AC4, respectively. Is output.
そして、組み合せ論理回路ＬＧＢ１，ＬＧＢ２の出力データ（観測ポイントＡ，Ｂ）はそれぞれ排他的論理和回路ＥＸＯＲ１に入力され、組み合せ論理回路ＬＧＢ３，ＬＧＢ４の出力データ（観測ポイントＣ，Ｄ）はそれぞれ排他的論理和回路ＥＸＯＲ２に入力される。２つの排他的論理和回路ＥＸＯＲ１，ＥＸＯＲ２の出力データはそれぞれもう１つの排他的論理和回路ＥＸＯＲ３に入力される。 The output data (observation points A and B) of the combinational logic circuits LGB1 and LGB2 are respectively input to the exclusive OR circuit EXOR1, and the output data (observation points C and D) of the combinational logic circuits LGB3 and LGB4 are exclusive. Input to the OR circuit EXOR2. The output data of the two exclusive OR circuits EXOR1 and EXOR2 are input to another exclusive OR circuit EXOR3, respectively.
そして、排他的論理和回路ＥＸＯＲ３の出力データは、追加されたスキャンフリップフロップ回路ＳＦＦ５のデータ入力端子ＤＩＮに入力される。スキャンフリップフロップ回路ＳＦＦ５は、第１の実施形態のスキャンフリップフロップ回路ＳＦＦ４と同様の構成を有しており、組み合わせ論理回路ＬＧＢ１，ＬＧＢ２，ＬＧＢ３，ＬＧＢ４に対応して設けられた不図示のスキャンフリップフロップ回路が形成するシフトレジスタに組み込まれる。 The output data of the exclusive OR circuit EXOR3 is input to the data input terminal DIN of the added scan flip-flop circuit SFF5. The scan flip-flop circuit SFF5 has the same configuration as that of the scan flip-flop circuit SFF4 of the first embodiment, and is provided with a scan flip-flop (not shown) provided corresponding to the combinational logic circuits LGB1, LGB2, LGB3, and LGB4. Embedded in a shift register formed by a circuit.
本実施形態によれば、組み合わせ論理回路ＬＧＢ１，ＬＧＢ２，ＬＧＢ３，ＬＧＢ４の出力データの１つが変化すると、排他的論理和回路ＥＸＯＲ３の出力データが変化するので、組み合わせ論理回路ＬＧＢ１，ＬＧＢ２，ＬＧＢ３，ＬＧＢ４の出力データを小規模な回路で効率よく観測することができる。 According to the present embodiment, when one of the output data of the combinational logic circuits LGB1, LGB2, LGB3, and LGB4 changes, the output data of the exclusive OR circuit EXOR3 changes. Therefore, the combinational logic circuits LGB1, LGB2, LGB3, and LGB4 Output data can be efficiently observed with a small circuit.
また、観測したい組み合わせ論理回路の数がさらに増えた場合には、同様に、複数の排他的論理和回路の中、２つの組み合わせ論理回路をペアとして、複数ペアを構成し、１つのペアの２つの出力データを１つの排他的論理和回路に入力する。そして、そのようにして構成した複数の排他的論理和回路の出力をそれぞれ１つの排他的論理和回路に入力し、その１つの他的論理和回路の出力データを追加されたスキャンフリップフロップ回路のデータ入力端子ＤＩＮに入力すればよい。 Further, when the number of combinational logic circuits to be observed further increases, similarly, among a plurality of exclusive OR circuits, two combination logic circuits are paired to form a plurality of pairs, and one pair 2 One output data is input to one exclusive OR circuit. The outputs of the plurality of exclusive OR circuits configured as described above are input to one exclusive OR circuit, and the output data of the other OR circuit is added to the scan flip-flop circuit. What is necessary is just to input into the data input terminal DIN.
ＬＧＡ１〜ＬＧＡ３、ＬＧＢ１〜ＬＧＢ４ 組み合せ論理回路
ＡＣ１〜ＡＣ４ アナログ回路ブロック
ＳＦＦ１〜ＳＦＦ５ スキャンフリップフロップ回路
ＭＰＸ１〜ＭＰＸ４ マルチプレクサ
ＭＰＸ２ 第２のマルチプレクサ
ＭＰＸ３ 第３のマルチプレクサ
ＦＦ１〜ＦＦ４ Ｄ型フリップフロップ回路
ＥＸＯＲ１〜ＥＸＯＲ３ 排他的論理和回路
LGA1 to LGA3, LGB1 to LGB4 Combination logic circuit AC1 to AC4 Analog circuit block
SFF1 to SFF5 Scan flip-flop circuits MPX1 to MPX4 Multiplexer MPX2 Second multiplexer MPX3 Third multiplexer FF1 to FF4 D-type flip-flop circuits EXOR1 to EXOR3 Exclusive OR circuit
Claims (3)
前記スキャンフリップフロップ回路の出力データがそれぞれ入力された複数の第２の論理回路と、
前記複数の第２の論理回路のうち、少なくとも２つの第２の論理回路の出力データが入力された排他的論理和回路と、
前記排他的論理和回路の出力データが入力された第２のスキャンフリップフロップ回路とを備え、
前記第２のスキャンフリップフロップ回路を前記複数の第１のスキャンフリップフロップ回路が構成するシフトレジスタに組み込んだことを特徴とするスキャンテスト回路。 A plurality of first scan flip-flop circuits that can switch between performing a shift operation by configuring a shift register in response to a scan enable signal or performing a capture operation for capturing output data of the first logic circuit;
A plurality of second logic circuits to which the output data of the scan flip-flop circuits are respectively input;
An exclusive OR circuit to which output data of at least two second logic circuits among the plurality of second logic circuits is input;
A second scan flip-flop circuit to which the output data of the exclusive OR circuit is input,
A scan test circuit, wherein the second scan flip-flop circuit is incorporated in a shift register formed by the plurality of first scan flip-flop circuits.
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009097879A (en) * | 2007-10-12 | 2009-05-07 | Sanyo Electric Co Ltd | Semiconductor integrated circuit |
| JP2012208037A (en) * | 2011-03-30 | 2012-10-25 | Fujitsu Semiconductor Ltd | Semiconductor device and output circuit |
| JP2014190961A (en) * | 2013-03-28 | 2014-10-06 | Seiko Epson Corp | Semiconductor device, physical quantity sensor, electronic apparatus, and moving body |
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-
2004
- 2004-12-09 JP JP2004356182A patent/JP2006162490A/en active Pending
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|---|---|---|---|---|
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| US9880221B2 (en) | 2013-03-28 | 2018-01-30 | Seiko Epson Corporation | Semiconductor device, physical quantity sensor, electronic apparatus, and moving object |
| JP2021089176A (en) * | 2019-12-03 | 2021-06-10 | 株式会社デンソー | Semiconductor integrated circuit |
| JP7354807B2 (en) | 2019-12-03 | 2023-10-03 | 株式会社デンソー | semiconductor integrated circuit |
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