JP2012204367A - 基板処理方法及び記憶媒体 - Google Patents

基板処理方法及び記憶媒体 Download PDF

Info

Publication number
JP2012204367A
JP2012204367A JP2011064496A JP2011064496A JP2012204367A JP 2012204367 A JP2012204367 A JP 2012204367A JP 2011064496 A JP2011064496 A JP 2011064496A JP 2011064496 A JP2011064496 A JP 2011064496A JP 2012204367 A JP2012204367 A JP 2012204367A
Authority
JP
Japan
Prior art keywords
oxide film
gas
etching
substrate processing
processing method
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011064496A
Other languages
English (en)
Other versions
JP5701654B2 (ja
Inventor
Eiichi Nishimura
栄一 西村
Masato Kushibiki
理人 櫛引
Fumiko Yamashita
扶美子 山下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2011064496A priority Critical patent/JP5701654B2/ja
Priority to US13/428,212 priority patent/US9165784B2/en
Publication of JP2012204367A publication Critical patent/JP2012204367A/ja
Application granted granted Critical
Publication of JP5701654B2 publication Critical patent/JP5701654B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

【課題】酸化膜へ高アスペクト比のホール又はトレンチを形成する際にエッチングレートが低下するのを防止することができる基板処理方法を提供する。
【解決手段】開口部39を有するシリコンからなるハードマスク膜38を用いてウエハWに形成された酸化膜36をエッチングして該酸化膜36に高アスペクト比のホール46を形成する際に、Cガス及びメタンガスを含む処理ガスから生成されたプラズマで開口部39に対応する酸化膜36をエッチングし、次いで、酸素ガスを含む処理ガスから生成されたプラズマで上記エッチングにおいて生成され且つ酸化膜36のホール46の内面に堆積した反応性生成物45をアッシングし、上記エッチング及び上記アッシングをこの順で繰り返す。
【選択図】図3

Description

本発明は、シリコンのマスク膜を用いて酸化膜をエッチングする基板処理方法及び記憶媒体に関する。
二酸化珪素等の酸化物からなる酸化膜において高アスペクト比のホール又はトレンチをプラズマエッチング処理によって形成する際、反応性生成物を生じ易いフルオロカーボン系のガスやパーティクルフルオロカーボン系のガスを用いる(特許文献1参照。)。生じた反応性生成物はマスク膜やホール又はトレンチの内面に堆積するが、マスク膜に堆積した反応性生成物は該マスク膜のエッチングを抑制し、結果としてエッチングにおけるマスク膜に対する酸化膜の選択比の向上に寄与する。また、ホール又はトレンチの内面、特に、ホール又はトレンチの側面に堆積した反応性生成物は該側面のエッチングを抑制してホール又はトレンチの断面形状が膨らむ現象であるボーイングの発生を防止する。
特開2009−206444公報
しかしながら、高アスペクト比のホール又はトレンチをプラズマエッチング処理によって形成する場合、プラズマエッチング処理の継続時間が長くなるため、プラズマエッチング処理の後段までに生じる反応性生成物の発生量は多くなる。該反応性生成物の発生量が多くなると、ホール又はトレンチの底面に堆積する反応性生成物の量も増えるため、プラズマエッチング処理の後段においてホール又はトレンチのエッチングが抑制されてエッチングレートが低下するという問題がある。
本発明の目的は、酸化膜へ高アスペクト比のホール又はトレンチを形成する際にエッチングレートが低下するのを防止することができる基板処理方法及び記憶媒体を提供することにある。
上記目的を達成するために、請求項1記載の基板処理方法は、開口部を有するシリコンからなるマスク膜を用いてウエハに形成された酸化膜をエッチングして該酸化膜に高アスペクト比のホール又はトレンチを形成する基板処理方法であって、フルオロカーボンガスを含む処理ガスから生成されたプラズマで前記開口部に対応する酸化膜をエッチングするメインエッチングステップと、酸素ガスを含む処理ガスから生成されたプラズマで前記メインエッチングにおいて生成された反応性生成物をアッシングするアッシングステップとを有し、前記メインエッチングステップ及び前記アッシングステップをこの順で繰り返すことを特徴とする。
請求項2記載の基板処理方法は、請求項1記載の基板処理方法において、前記メインエッチングステップにおいて、前記処理ガスはさらに炭化水素ガスを含むことを特徴とする。
請求項3記載の基板処理方法は、請求項2記載の基板処理方法において、前記処理ガスにおける前記炭化水素ガスの流量は前記フルオロカーボンガスの流量の20%以下であることを特徴とする。
請求項4記載の基板処理方法は、請求項2又は3記載の基板処理方法において、前記炭化水素はメタンであることを特徴とする。
請求項5記載の基板処理方法は、請求項1〜4のいずれか1項に記載の基板処理方法において、前記メインエッチングステップの継続時間は15〜30秒であり、前記アッシングステップの継続時間は3〜5秒であることを特徴とする。
上記目的を達成するために、請求項6記載の記憶媒体は、開口部を有するシリコンからなるマスク膜を用いてウエハに形成された酸化膜をエッチングして該酸化膜に高アスペクト比のホール又はトレンチを形成する基板処理方法をコンピュータに実行させるプログラムを格納するコンピュータで読み取り可能な記憶媒体であって、前記基板処理方法は、フルオロカーボンガスを含む処理ガスから生成されたプラズマで前記開口部に対応する酸化膜をエッチングするメインエッチングステップと、酸素ガスを含む処理ガスから生成されたプラズマで前記メインエッチングにおいて生成された反応性生成物をアッシングするアッシングステップとを有し、前記メインエッチングステップ及び前記アッシングステップをこの順で繰り返すことを特徴とする。
本発明によれば、フルオロカーボンガスを含む処理ガスから生成されたプラズマによる酸化膜のエッチングと、酸化膜のエッチングにおいて生成された反応性生成物のアッシングとをこの順で繰り返すので、酸化膜にエッチングで形成されたホール又はトレンチの内面に堆積した反応性生成物をアッシングによって除去し、該ホール又はトレンチの内面に反応性生成物が堆積していない状態で再び酸化膜に形成されたホール又はトレンチをエッチングすることができる。その結果、酸化膜へ高アスペクト比のホール又はトレンチを形成する際にエッチングレートが低下するのを防止することができる。
本発明の実施の形態に係る基板処理方法が実行される基板処理装置の構成を概略的に示す図である。 図1の基板処理装置によってプラズマエッチング処理が施されるウエハの構成を概略的に示す部分断面図である。 本実施の形態に係る基板処理方法としての高アスペクト比エッチング処理を示す工程図である。 本実施の形態に係る基板処理方法としての高アスペクト比エッチング処理を示すフローチャートである。
以下、本発明の実施の形態について図面を参照しながら説明する。
図1は、本実施の形態に係る基板処理方法が実行される基板処理装置の構成を概略的に示す図である。本基板処理装置は、基板としての半導体デバイス用のウエハ(以下、単に「ウエハ」という。)にプラズマエッチング処理を施す。
図1において、基板処理装置10は、例えば、直径が300mmのウエハWを収容するチャンバ11を有し、該チャンバ11内にはウエハWを上面に載置する円柱状のサセプタ12が配置されている。基板処理装置10では、チャンバ11の内側壁とサセプタ12の側面とによって側方排気路13が形成される。この側方排気路13の途中には排気プレート14が配置される。
排気プレート14は多数の貫通孔を有する板状部材であり、チャンバ11内部を上部と下部に仕切る仕切り板として機能する。排気プレート14によって仕切られたチャンバ11内部の上部(以下、「処理室」という。)15の内部空間には後述するようにプラズマが発生する。また、チャンバ11内部の下部(以下、「排気室(マニホールド)」という。)16にはチャンバ11内のガスを排出する排気管17が接続される。排気プレート14は処理室15に発生するプラズマを捕捉又は反射してマニホールド16への漏洩を防止する。
排気管17にはTMP(Turbo Molecular Pump)及びDP(Dry Pump)(ともに図示しない)が接続され、これらのポンプはチャンバ11内を真空引きして減圧する。具体的には、DPはチャンバ11内を大気圧から中真空状態まで減圧し、TMPはDPと協働してチャンバ11内を中真空状態より低い圧力である高真空状態まで減圧する。なお、チャンバ11内の圧力はAPCバルブ(図示しない)によって制御される。
チャンバ11内のサセプタ12には第1の高周波電源18が第1の整合器19を介して接続され、第1の高周波電源18は比較的低い周波数、例えば、2MHzのイオン引き込み用の高周波電力をサセプタ12に供給する。これにより、サセプタ12は下部電極として機能する。また、第1の整合器19は、サセプタ12からの高周波電力の反射を低減して高周波電力のサセプタ12への供給効率を最大にする。
サセプタ12の上部周縁部には、該サセプタ12の中央部分が図中上方へ向けて突出するように段差が形成される。該サセプタ12の中央部分の先端には静電電極板20を内部に有するセラミックスからなる静電チャック21が配置されている。静電電極板20には直流電源22が接続されており、静電電極板20に正の直流電圧が印加されると、ウエハWにおける静電チャック21側の面(以下、「裏面」という。)には負電位が発生して静電電極板20及びウエハWの裏面の間に電位差が生じ、該電位差に起因するクーロン力又はジョンソン・ラーベック力によってウエハWは静電チャック21に吸着保持される。
また、サセプタ12は内部に冷媒流路からなる冷却機構(図示しない)を有し、該冷却機構はプラズマと接触して温度が上昇するウエハWの熱をサセプタ12を介して吸収することによってウエハWの温度が所望の温度以上になるのを防止する。
サセプタ12は伝熱効率や電極機能を考慮して導電体、例えば、アルミニウムから構成されるが、導電体をプラズマが発生する処理室15へ晒すのを防止するために、該サセプタ12は側面を誘電体、例えば、石英(SiO)からなる側面保護部材23によって覆われる。
さらに、サセプタ12の上部には、静電チャック21に吸着保持されたウエハWを囲むようにフォーカスリング24がサセプタ12の段差や側面保護部材23へ載置され、さらに、フォーカスリング24を囲むようにシールドリング25が側面保護部材23へ載置されている。フォーカスリング24は珪素(Si)又は炭化珪素(SiC)からなり、プラズマの分布域をウエハW上だけでなく該フォーカスリング24上まで拡大する。
チャンバ11の天井部には、サセプタ12と対向するようにシャワーヘッド26が配置される。シャワーヘッド26は、上部電極板27と、該上部電極板27を着脱可能に釣支するクーリングプレート28と、該クーリングプレート28を覆う蓋体29とを有する。上部電極板27は厚み方向に貫通する多数のガス孔30を有する円板状部材からなる。クーリングプレート28の内部にはバッファ室31が設けられ、このバッファ室31には処理ガス導入管32が接続されている。
シャワーヘッド26の上部電極板27には第2の高周波電源33が第2の整合器34を介して接続され、第2の高周波電源33は比較的高い周波数、例えば、40MHzのプラズマ生成用の高周波電力を上部電極板27に供給する。これにより、シャワーヘッド26は上部電極として機能する。また、第2の整合器34は、上部電極板27からの高周波電力の反射を低減して高周波電力の上部電極板27への供給効率を最大にする。
基板処理装置10はさらに制御部35を備え、該制御部35は内蔵するメモリ等に記憶されたプログラムに従って各構成要素の動作を制御し、プラズマエッチング処理を実行する。具体的に、制御部35は、各構成要素の動作を制御して処理ガス導入管32からバッファ室31へ供給された処理ガスを処理室15の内部空間へ導入し、該導入した処理ガスを、第2の高周波電源33から上部電極板27を介して処理室15の内部空間へ印加されたプラズマ生成用の高周波電力により、励起してプラズマを生成し、プラズマ中の陽イオンを第1の高周波電源18がサセプタ12に印加するイオン引き込み用の高周波電力によってウエハWに向けて引き込み、該ウエハWにプラズマエッチング処理を施す。
図2は、図1の基板処理装置によってプラズマエッチング処理が施されるウエハの構成を概略的に示す部分断面図である。
図2において、ウエハWはシリコン基部(図示しない)上に、シリコンの酸化物、例えば、二酸化珪素(SiO)からなる酸化膜36、支持窒化珪素(SiN)膜37及びシリコンからなるハードマスク膜38を有する。本実施の形態では、ハードマスク膜38は所定のパターンに従って形成された開口部39を有し、支持窒化珪素膜37も開口部39に対応した開口部40を有しており、開口部40の底部には酸化膜36が露出している。
二酸化珪素からなる酸化膜は、通常、フルオロカーボンガスを含む処理ガスから生成されたプラズマを用いてエッチングされる。ところがフルオロカーボンを構成するフッ素のプラズマ、特にフッ素のラジカルは反応性生成物を生じ易く、該反応性生成物は酸化膜に形成されるホールやトレンチの内面に堆積する。一方、反応性生成物はフッ素ラジカルによって除去されにくいため、特にホールやトレンチの底面に堆積した反応性生成物が酸化膜のエッチングを阻害してエッチングレートを低下させる。
そこで、本発明者は鋭意研究を行い、フルオロカーボンガスだけでなく炭化水素ガスを含む処理ガスから生成されたプラズマによるエッチングと、酸素ガスを含む処理ガスから生成されたプラズマによるアッシングとをこの順で繰り返すと、高アスペクト比のホール又はトレンチを形成する際にエッチングレートが低下するのを防止することができることを見出した。本発明は本知見に基づくものである。
図3は、本実施の形態に係る基板処理方法としての高アスペクト比エッチング処理を示す工程図である。
まず、処理室15内にフルオロカーボンガス及び炭化水素ガスを含む処理ガスを導入し、該処理ガスからプラズマを生成し、該プラズマを用いて開口部40の底部に露出する酸化膜36をエッチングする。このとき、処理ガス中のフルオロカーボンガスからフッ素陽イオン41a及びフッ素ラジカル41bが発生し、フッ素陽イオン41aはサセプタ12に印加されたイオン引き込み用の高周波電力によって酸化膜36に引き込まれて該酸化膜36をスパッタして物理的にエッチングし、フッ素ラジカル41bは酸化膜36の二酸化珪素と反応して該酸化膜36を化学的にエッチングする(図3(A))。
また、処理ガス中のフルオロカーボンガス及び炭化水素ガスから炭素ラジカル42や水素ラジカル43が生じ、これらの炭素ラジカル42や水素ラジカル43が結びついて炭化水素系の反応性生成物44を生成する。炭化水素系の反応性生成物44の付着形態はチャンバ11内の圧力によって左右されるが、本実施の形態ではチャンバ11内の圧力が所定の値へ制御され、反応性生成物44は開口部39,40に入り込まず、ハードマスク膜38上へ積極的に堆積する(図3(B))。該ハードマスク膜38上に堆積した反応性生成物44は、フッ素陽イオン41aやフッ素ラジカル41bからハードマスク膜38を隠すので、フッ素陽イオン41aやフッ素ラジカル41bによるハードマスク膜38のエッチングを抑制し、結果として、エッチングにおけるハードマスク膜38に対する酸化膜36の選択比を向上させる。
一方、開口部40内に進入したフッ素ラジカル41bは、酸化膜36をエッチングする際、炭素ラジカル42と反応してフルオロカーボン(CF)系の反応性生成物45を生成する。生成された反応性生成物45はデポとして酸化膜36のエッチングによって形成されつつあるホール46の内面に付着する(図3(B))。
その後、反応性生成物45がホール46の内面を全て覆う頃に、処理室15内に酸素ガスを含む処理ガスを導入し、該処理ガスからプラズマを生成する。このとき、処理ガス中の酸素ガスから発生した酸素ラジカル47は反応性生成物45をアッシングし、該アッシングされた反応性生成物45は気化して除去される。その結果、ホール46内において酸化膜36が露出する。また、ハードマスク膜38上に堆積した反応性生成物44も酸素ラジカル47によるアッシングによって除去される(図3(C))。
次いで、図3(A)の工程と同様に、ホール46内から反応性生成物45が除去されて酸化膜36が露出した後、再度、処理室15内にフルオロカーボンガス及び炭化水素ガスを含む処理ガスを導入し、該処理ガスから生成されたフッ素陽イオン41aやフッ素ラジカル41bを用いて酸化膜36をエッチングする。このときも、反応性生成物45が生成され、該反応性生成物45がデポとしてホール46の内面に付着する。なお、反応性生成物44もハードマスク膜38上に積極的に堆積する(図3(D))。
次いで、図3(C)の工程と同様に、処理室15内に酸素ガスを含む処理ガスを導入し、該処理ガスから生成された酸素ラジカル47を用いて反応性生成物45をアッシングして除去する(図3(E))。
その後、本実施の形態に係る基板処理方法では、ホール46の深さが所望の値に到達するまで図3(D)〜図3(E)の工程が繰り返される。
図4は、本実施の形態に係る基板処理方法としての高アスペクト比エッチング処理を示すフローチャートである。
図4において、まず、処理室15内にフルオロカーボンガスであるヘキサフルオロ−1,3−ブタジエン(C)ガス、炭化水素ガスであるメタン(CH)ガス、酸素ガス(O)及びアルゴン(Ar)ガスを含む処理ガスを導入し、プラズマ生成用の高周波電力を上部電極板27へ1800〜2200W、好ましくは2000Wで供給し、イオン引き込み用の高周波電力をサセプタ12へ3800〜4200W、好ましくは4000Wで供給し、処理室15内の圧力を30〜40mTorr、好ましくは35mTorrに設定して処理ガスからプラズマを生成し、該プラズマを用いたエッチングをメインエッチングとして15〜30秒間、好ましくは20秒間に亘って行う(ステップS41)(メインエッチングステップ)。
メインエッチングにおけるCガス、メタンガス、酸素ガス及びアルゴンガスの流量はそれぞれ60〜80sccm、好ましくは70sccm、5〜15sccm、好ましくは10sccm、60〜70sccm、好ましくは65sccm、及び800〜1000sccm、好ましくは900sccmである。特に、メタンガスの流量はCガスの流量の20%以下に設定される。
このとき、処理ガスから発生したフッ素陽イオン41aやフッ素ラジカル41bが、開口部40の底部に露出する酸化膜36をエッチングして酸化膜36にホール46を形成するが、同時にCF系の反応性生成物45が生成されてホール46の内面へデポとして付着し、該反応性生成物45はホール46の内面を覆う。
次いで、処理室15内に酸素ガスからなる処理ガスを導入し、プラズマ生成用の高周波電力を上部電極板27へ1800〜2200W、好ましくは2000Wで供給する一方、イオン引き込み用の高周波電力を0Wへ設定し、処理室15内の圧力を30〜40mTorr、好ましくは35mTorrに設定して処理ガスからプラズマを生成し、該プラズマを用いたアッシングを3〜5秒間、好ましくは5秒間に亘って行う(ステップS42)。アッシングにおける酸素ガスの流量は1000〜1100sccm、好ましくは1065sccmである。
このとき、処理ガスから発生した酸素ラジカル47が反応性生成物45をアッシングして除去する。その結果、ホール46内において酸化膜36が再度露出する。
次いで、ホール46が所定の深さに到達したか否かを判別し(ステップS43)、所定の深さに到達していない場合にはステップS41へ戻り、所定の深さに到達していたら本処理を終了する。
以上、本実施の形態に係る基板処理方法によれば、Cガスを含む処理ガスから生成されたプラズマによる酸化膜36のエッチングと、酸化膜36のエッチングにおいて生成されたCF系の反応性生成物45のアッシングとをこの順で繰り返すので、酸化膜36にエッチングによって形成されてホール46の内面に堆積した反応性生成物45をアッシングによって除去し、該ホール46の内面に反応性生成物45が堆積していない状態で再び酸化膜36に形成されたホール46をエッチングすることができる。その結果、反応性生成物45が酸化膜36のエッチングを抑制することがないので、高アスペクト比のホール46を形成する際にエッチングレートが低下するのを防止することができる。
上記本実施の形態に係る基板処理方法では、メインエッチングにおいて、処理ガスはさらにメタンガスを含む。処理ガスにメタンガスを含むと該処理ガスから生じる炭化水素系の反応性生成物44がホール46ではなくハードマスク膜38上へ積極的に堆積する。したがって、メインエッチングにおけるハードマスク膜38に対する酸化膜36の選択比を向上させることができる。
また、上記本実施の形態に係る基板処理方法では、メインエッチングにおけるメタンガスの流量はCガスの流量の20%以下である。メタンガスの流量が増加すると相対的にCガスの流量が減少し、結果としてフッ素陽イオン41aやフッ素ラジカル41bの発生量が減少して酸化膜36のエッチングレートが低下するが、メタンガスの流量がCガスの流量の20%以下であるので、酸化膜36のエッチングレートが低下するのを防止することができる。
本実施の形態に係る基板処理方法では、メインエッチング及びアッシングのそれぞれにおける処理室15内の圧力が30〜40mTorr、好ましくは35mTorrに設定されるので、メインエッチング及びアッシングにおける処理室15内の圧力を同じにすることができる。これにより、工程毎に処理室15内の圧力を変更する必要をなくすことができ、もって、ホール46の形成を効率よく行うことができる。また、処理室15内の圧力が高くなると、特に炭化水素系の反応性生成物44の構造が疎となり、フッ素陽イオン41a等によるハードマスク膜38のエッチングを抑制できなくなるため、本実施の形態に係る基板処理方法では、処理室15内の圧力が100mTorr以下、好ましくは30〜40mTorrに設定される。これにより、反応性生成物44の構造を密とすることができ、フッ素陽イオン41a等によるハードマスク膜38のエッチングを抑制することができる。
上記本実施の形態に係る基板処理方法では、メインエッチングの継続時間は15〜30秒であり、アッシングの継続時間は3〜5秒である。酸化膜36にエッチングで形成されたホール46の内面に堆積した反応性生成物45は構造が疎であるため、容易にアッシングによって除去することができる。したがって、アッシングの継続時間をメインエッチングの継続時間よりも短くしても十分にホール46の内面に堆積した反応性生成物45を除去することができる。また、アッシングの継続時間を短くすることにより、ホール46の形成に要する総時間を短くすることができる。
上記本実施の形態に係る基板処理方法におけるメインエッチングの継続時間及びアッシングの継続時間のそれぞれは、本発明者が実験を通じて見出したメインエッチングにおいてホール46の内面が反応性生成物45によって全て覆われてしまうまでに要する時間、及びアッシングにおいてホール46内から反応性生成物45が除去されるのに要する時間に該当する。したがって、メインエッチングの継続時間、及びアッシングの継続時間の比を、15〜30:3〜5とすると、酸化膜36のエッチング及び反応性生成物45の除去をバランス良く行うことができ、効率的にホール46を形成することができる。
また、本実施の形態に係る基板処理方法では、メインエッチング及びアッシングのそれぞれにおけるプラズマ生成用の高周波電力の出力値が1800〜2200W、好ましくは2000Wに設定されるので、メインエッチング及びアッシングにおけるプラズマ生成用の高周波電力の出力値を同じにすることができる。これにより、工程毎にプラズマ生成用の高周波電力の出力値を変更する必要をなくすことができ、もって、ホール46の形成を効率よく行うことができる。
なお、本発明者は、上述した図4の処理におけるステップS41の処理のみを160秒に亘って継続した場合において形成された複数のホール46の形状を観察し、さらに、上述した図4の処理に従ってステップS41の処理及びステップS42の処理を8回繰り返し、該8回繰り返しに160秒を要した場合において形成された複数のホール46の形状を観察し、前者と後者におけるホール46の形状を比較したところ、前者では幾つかのホール46の深さが所定の深さに到達していないが、後者では全てのホール46が所定の深さに到達していることを確認した。これは、後者においてメインエッチング中にホール46の内面が反応性生成物45によって覆われても、該反応性生成物45はアッシングによって除去されて再度ホール46の内面が露出した状態で酸化膜36がエッチングされるためであると考えられた。
また、前者における幾つかのホール46ではボーイングが発生していたが、後者では全てのホール46でボーイングが発生していないことを確認した。これは、前者では反応性生成物45がホール46の内面だけでなく開口部39の入口近傍にも堆積して該入口をほぼ塞いで入口の形状を変形させるため、該開口部39へフッ素陽イオン41aが斜めに入射する一方、後者では開口部39の入口近傍に堆積する反応性生成物45もアッシングによって除去されるため、入口の形状が変形することがなく開口部39へ斜めに入射するフッ素陽イオン41aよりも開口部39の深さ方向に沿って入射するフッ素陽イオン41aが優勢になるためであると考えられた。
以上、本発明について、上記実施の形態を用いて説明したが、本発明は上記実施の形態に限定されるものではない。例えば、上記実施の形態では酸化膜36にホール46が形成されたが、酸化膜36にトレンチを形成する場合にも、本発明を適用することができる。
本発明の目的は、上述した実施の形態の機能を実現するソフトウェアのプログラムを記録した記憶媒体を、コンピュータ等に供給し、コンピュータのCPUが記憶媒体に格納されたプログラムを読み出して実行することによっても達成される。
この場合、記憶媒体から読み出されたプログラム自体が上述した実施の形態の機能を実現することになり、プログラム及びそのプログラムを記憶した記憶媒体は本発明を構成することになる。
また、プログラムを供給するための記憶媒体としては、例えば、RAM、NV−RAM、フロッピー(登録商標)ディスク、ハードディスク、光磁気ディスク、CD−ROM、CD−R、CD−RW、DVD(DVD−ROM、DVD−RAM、DVD−RW、DVD+RW)等の光ディスク、磁気テープ、不揮発性のメモリカード、他のROM等の上記プログラムを記憶できるものであればよい。或いは、上記プログラムは、インターネット、商用ネットワーク、若しくはローカルエリアネットワーク等に接続される不図示の他のコンピュータやデータベース等からダウンロードすることによりコンピュータに供給されてもよい。
また、コンピュータのCPUが読み出したプログラムを実行することにより、上記実施の形態の機能が実現されるだけでなく、そのプログラムの指示に基づき、CPU上で稼動しているOS(オペレーティングシステム)等が実際の処理の一部又は全部を行い、その処理によって上述した実施の形態の機能が実現される場合も含まれる。
更に、記憶媒体から読み出されたプログラムが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれた後、そのプログラムの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるCPU等が実際の処理の一部又は全部を行い、その処理によって上述した実施の形態の機能が実現される場合も含まれる。
上記プログラムの形態は、オブジェクトコード、インタプリタにより実行されるプログラム、OSに供給されるスクリプトデータ等の形態から成ってもよい。
W ウエハ
10 基板処理装置
36 酸化膜
38 ハードマスク膜
39 開口部
41a フッ素陽イオン
41b フッ素ラジカル
42 炭素ラジカル
43 水素ラジカル
44,45 反応性生成物
46 ホール
47 酸素ラジカル

Claims (6)

  1. 開口部を有するシリコンからなるマスク膜を用いてウエハに形成された酸化膜をエッチングして該酸化膜に高アスペクト比のホール又はトレンチを形成する基板処理方法であって、
    フルオロカーボンガスを含む処理ガスから生成されたプラズマで前記開口部に対応する酸化膜をエッチングするメインエッチングステップと、
    酸素ガスを含む処理ガスから生成されたプラズマで前記メインエッチングにおいて生成された反応性生成物をアッシングするアッシングステップとを有し、
    前記メインエッチングステップ及び前記アッシングステップをこの順で繰り返すことを特徴とする基板処理方法。
  2. 前記メインエッチングステップにおいて、前記処理ガスはさらに炭化水素ガスを含むことを特徴とする請求項1記載の基板処理方法。
  3. 前記処理ガスにおける前記炭化水素ガスの流量は前記フルオロカーボンガスの流量の20%以下であることを特徴とする請求項2記載の基板処理方法。
  4. 前記炭化水素はメタンであることを特徴とする請求項2又は3記載の基板処理方法。
  5. 前記メインエッチングステップの継続時間は15〜30秒であり、前記アッシングステップの継続時間は3〜5秒であることを特徴とする請求項1〜4のいずれか1項に記載の基板処理方法。
  6. 開口部を有するシリコンからなるマスク膜を用いてウエハに形成された酸化膜をエッチングして該酸化膜に高アスペクト比のホール又はトレンチを形成する基板処理方法をコンピュータに実行させるプログラムを格納するコンピュータで読み取り可能な記憶媒体であって、前記基板処理方法は、
    フルオロカーボンガスを含む処理ガスから生成されたプラズマで前記開口部に対応する酸化膜をエッチングするメインエッチングステップと、
    酸素ガスを含む処理ガスから生成されたプラズマで前記メインエッチングにおいて生成された反応性生成物をアッシングするアッシングステップとを有し、
    前記メインエッチングステップ及び前記アッシングステップをこの順で繰り返すことを特徴とする記憶媒体。
JP2011064496A 2011-03-23 2011-03-23 基板処理方法 Active JP5701654B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2011064496A JP5701654B2 (ja) 2011-03-23 2011-03-23 基板処理方法
US13/428,212 US9165784B2 (en) 2011-03-23 2012-03-23 Substrate processing method and storage medium

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011064496A JP5701654B2 (ja) 2011-03-23 2011-03-23 基板処理方法

Publications (2)

Publication Number Publication Date
JP2012204367A true JP2012204367A (ja) 2012-10-22
JP5701654B2 JP5701654B2 (ja) 2015-04-15

Family

ID=46877704

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011064496A Active JP5701654B2 (ja) 2011-03-23 2011-03-23 基板処理方法

Country Status (2)

Country Link
US (1) US9165784B2 (ja)
JP (1) JP5701654B2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015043386A (ja) * 2013-08-26 2015-03-05 東京エレクトロン株式会社 半導体装置の製造方法
KR20150069514A (ko) * 2013-12-13 2015-06-23 도쿄엘렉트론가부시키가이샤 에칭 방법
JP2016136616A (ja) * 2015-01-16 2016-07-28 東京エレクトロン株式会社 エッチング方法
JP2017011167A (ja) * 2015-06-24 2017-01-12 東京エレクトロン株式会社 エッチング方法
KR20180138528A (ko) * 2017-06-21 2018-12-31 도쿄엘렉트론가부시키가이샤 에칭 방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102099408B1 (ko) * 2012-09-18 2020-04-10 도쿄엘렉트론가부시키가이샤 플라즈마 에칭 방법 및 플라즈마 에칭 장치
US20150357200A1 (en) * 2012-12-27 2015-12-10 Zeon Corporation Dry etching method
JP6601257B2 (ja) * 2016-02-19 2019-11-06 東京エレクトロン株式会社 基板処理方法
CN105679664B (zh) * 2016-03-18 2018-07-13 武汉华星光电技术有限公司 平坦化层去残留的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10261713A (ja) * 1997-03-19 1998-09-29 Sony Corp 半導体装置の製造方法
JP2005251814A (ja) * 2004-03-02 2005-09-15 Ulvac Japan Ltd 層間絶縁膜のドライエッチング方法及びその装置
JP2009206401A (ja) * 2008-02-29 2009-09-10 Tokyo Electron Ltd プラズマエッチング方法、プラズマエッチング装置及びコンピュータ記憶媒体

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6455232B1 (en) * 1998-04-14 2002-09-24 Applied Materials, Inc. Method of reducing stop layer loss in a photoresist stripping process using a fluorine scavenger
US6451705B1 (en) * 2000-08-31 2002-09-17 Micron Technology, Inc. Self-aligned PECVD etch mask
US6376366B1 (en) * 2001-05-21 2002-04-23 Taiwan Semiconductor Manufacturing Company Partial hard mask open process for hard mask dual damascene etch
US7977390B2 (en) * 2002-10-11 2011-07-12 Lam Research Corporation Method for plasma etching performance enhancement
US7569478B2 (en) * 2005-08-25 2009-08-04 Tokyo Electron Limited Method and apparatus for manufacturing semiconductor device, control program and computer storage medium
US7981812B2 (en) * 2007-07-08 2011-07-19 Applied Materials, Inc. Methods for forming ultra thin structures on a substrate
JP4978512B2 (ja) 2008-02-29 2012-07-18 日本ゼオン株式会社 プラズマエッチング方法
JP5260356B2 (ja) * 2009-03-05 2013-08-14 東京エレクトロン株式会社 基板処理方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10261713A (ja) * 1997-03-19 1998-09-29 Sony Corp 半導体装置の製造方法
JP2005251814A (ja) * 2004-03-02 2005-09-15 Ulvac Japan Ltd 層間絶縁膜のドライエッチング方法及びその装置
JP2009206401A (ja) * 2008-02-29 2009-09-10 Tokyo Electron Ltd プラズマエッチング方法、プラズマエッチング装置及びコンピュータ記憶媒体

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015043386A (ja) * 2013-08-26 2015-03-05 東京エレクトロン株式会社 半導体装置の製造方法
KR20150024277A (ko) * 2013-08-26 2015-03-06 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법
KR102260339B1 (ko) 2013-08-26 2021-06-03 도쿄엘렉트론가부시키가이샤 반도체 장치의 제조 방법
KR20150069514A (ko) * 2013-12-13 2015-06-23 도쿄엘렉트론가부시키가이샤 에칭 방법
KR102307417B1 (ko) 2013-12-13 2021-09-29 도쿄엘렉트론가부시키가이샤 에칭 방법
JP2016136616A (ja) * 2015-01-16 2016-07-28 東京エレクトロン株式会社 エッチング方法
JP2017011167A (ja) * 2015-06-24 2017-01-12 東京エレクトロン株式会社 エッチング方法
KR20180138528A (ko) * 2017-06-21 2018-12-31 도쿄엘렉트론가부시키가이샤 에칭 방법
JP2019009189A (ja) * 2017-06-21 2019-01-17 東京エレクトロン株式会社 エッチング方法
KR102557053B1 (ko) 2017-06-21 2023-07-18 도쿄엘렉트론가부시키가이샤 에칭 방법

Also Published As

Publication number Publication date
US9165784B2 (en) 2015-10-20
JP5701654B2 (ja) 2015-04-15
US20120244718A1 (en) 2012-09-27

Similar Documents

Publication Publication Date Title
JP5701654B2 (ja) 基板処理方法
JP5728221B2 (ja) 基板処理方法及び記憶媒体
JP6328524B2 (ja) エッチング方法
KR101565174B1 (ko) 기판 처리 방법
JP6606464B2 (ja) エッチング方法
JP6521848B2 (ja) エッチング方法
JP6550278B2 (ja) エッチング方法
JP5698558B2 (ja) 基板処理方法及び記憶媒体
JP2010192668A (ja) プラズマ処理方法
JP2014045063A (ja) プラズマ処理方法、及びプラズマ処理装置
TWI713486B (zh) 蝕刻方法(二)
JP5072531B2 (ja) プラズマエッチング方法及び記憶媒体
KR101828082B1 (ko) 표면 평탄화 방법
KR102104867B1 (ko) 플라즈마 처리 방법 및 플라즈마 처리 장치
JP5923245B2 (ja) 基板除去方法及び記憶媒体
JP2008172184A (ja) プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体
JP6840041B2 (ja) エッチング方法
JP5694022B2 (ja) 基板処理方法及び記憶媒体
JP2022116742A (ja) 基板処理方法および基板処理装置
US20070218691A1 (en) Plasma etching method, plasma etching apparatus and computer-readable storage medium

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140314

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140909

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140911

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140926

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150210

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150218

R150 Certificate of patent or registration of utility model

Ref document number: 5701654

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250