JP2012186401A - Component built-in substrate - Google Patents

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Yoshitake Hayashi
林　　祥剛
Norito Tsukahara
法人 塚原
Kazuo Otani
和夫 大谷
Shozo Ochi
正三 越智
Yukihiro Ishimaru
幸宏 石丸
Yosuke Maehane
陽介 前羽
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Abstract

PROBLEM TO BE SOLVED: To improve a via connection reliability for connecting circuit boards in a component built-in substrate in which insulating resin layers sandwich a plurality of circuit boards.SOLUTION: The component built-in substrate comprises an insulating layer 101; multilayer wiring board 151, 152 which is arranged on front and rear faces of the insulating layer and in which a wiring pattern 103 is formed on a board surface contacting with the insulating layer and a solder resist 106 is formed on a part of the wiring pattern; and a via 102 formed in the insulating layer and filled with a conductive paste. The solder resist is not formed on a contact part contacting with the conductive paste in the wiring pattern, and there is partially a notch 105 on the contact part and the periphery part where the solder resist is formed. The insulating layer is formed on the notch thereby the insulating layer is adhered to the board surface of the multilayer wiring board, and the ratio of the area of the notch to the area where the solder resist is not formed thereon, is equal to or more than 30%, and is equal to or less than 70%.

Description

本発明は、回路部品が電気絶縁層の内部に配置される部品内蔵基板に関するものである。   The present invention relates to a component-embedded substrate on which circuit components are disposed inside an electrical insulating layer.

従来の部品内蔵基板や部品内蔵モジュールとしては、半導体素子やチップ部品等を表面実装した多層配線基板２枚の間に電気絶縁層を設け、この電気絶縁層に回路部品を埋め込むと共に両基板間を電気的に接続するビアを設けた構造のものがある（例えば、特許文献１参照）。   As a conventional component-embedded substrate or component-embedded module, an electrical insulating layer is provided between two multilayer wiring substrates on which semiconductor elements, chip components, and the like are surface-mounted, and circuit components are embedded in the electrical insulating layer, and between the two substrates. There is a structure in which vias for electrical connection are provided (for example, see Patent Document 1).

図８（ａ）〜（ｃ）は、特許文献１に記載された従来の部品内蔵モジュールの製造工程の一実施形態を示した断面図である。図８（ａ）は、多層配線基板と電気絶縁層を積層する前の断面図を、図８（ｂ）は、多層配線基板と電気絶縁層を積層した後の部品内蔵基板の断面図を、図８（ｃ）は、部品内蔵基板に回路部品を実装した後の部品内蔵モジュールの断面図をそれぞれ示している。   8A to 8C are cross-sectional views showing an embodiment of a manufacturing process of a conventional component built-in module described in Patent Document 1. FIG. 8A is a cross-sectional view before laminating the multilayer wiring board and the electrical insulating layer, and FIG. 8B is a cross-sectional view of the component built-in board after laminating the multilayer wiring board and the electrical insulating layer. FIG. 8C shows a cross-sectional view of the component built-in module after the circuit components are mounted on the component built-in substrate.

図８（ａ）において、既存の多層配線基板７５１、７５２には、チップ部品などの内蔵される回路部品７１１が表面実装されている。   In FIG. 8A, circuit components 711 such as chip components are surface-mounted on existing multilayer wiring boards 751 and 752.

電気絶縁層７０１には、回路部品７１１を内蔵するためのキャビティ７２２と、多層配線基板７５１、７５２間の電気的な接続を行うための導電性樹脂ペーストで形成されるビア７０２が設けられている。   The electrical insulating layer 701 is provided with a cavity 722 for incorporating the circuit component 711 and a via 702 formed of a conductive resin paste for electrical connection between the multilayer wiring boards 751 and 752. .

多層配線基板７５１、７５２に形成された配線パターン７０３は、グランドパターンまたは電源ラインを示しており比較的大きなパターン面積を有している。   A wiring pattern 703 formed on the multilayer wiring boards 751 and 752 represents a ground pattern or a power supply line and has a relatively large pattern area.

多層配線基板７５１、７５２と電気絶縁層７０１は、積層された状態で熱プレスを行うことにより、電気絶縁層７０１が半硬化状態から一旦溶融してから熱硬化する際に、回路部品７１１が電気絶縁層７０１に埋め込まれた状態で多層配線基板７５１、７５２と接着して一体化し、図８（ｂ）に示す部品内蔵基板７６６ができる。   The multilayer wiring boards 751 and 752 and the electrical insulating layer 701 are heat-pressed in a laminated state, so that when the electrical insulating layer 701 is once melted from a semi-cured state and then thermally cured, the circuit component 711 is electrically 8B, a component-embedded substrate 766 shown in FIG. 8B can be obtained.

さらに、部品内蔵基板７６６に回路部品７１２を表層実装することで、図８（ｃ）に示す部品内蔵モジュール７６７ができる。   Further, the component built-in module 767 shown in FIG. 8C can be obtained by mounting the circuit component 712 on the component built-in board 766 on the surface layer.

図９は、多層配線基板と電気絶縁層を積層する前の、ビア近傍の部分断面図を示す。図９は、図８（ａ）の点線で囲んだ部分の拡大図を示している。   FIG. 9 is a partial cross-sectional view of the vicinity of the via before the multilayer wiring board and the electrical insulating layer are stacked. FIG. 9 shows an enlarged view of a portion surrounded by a dotted line in FIG.

図８（ａ）では記載していないが、上記において、導電性樹脂ペーストで構成されるビア７０２と配線パターン７０３とは圧接により電気的な安定な接続状態を得るため、配線パターン７０３には実用上は図９に示す様に金メッキ７０４が施されている。これは、銅等の金属材料で構成される配線パターン７０３とビア７０２との圧接界面の酸化が進むことで接続不良を起こすことを防ぐと共に、回路部品７１１を実装後リフロー工程においてビア７０２が接続される配線パターン７０３の表面を酸化させないために行われている。   Although not described in FIG. 8A, in the above, the via 702 made of the conductive resin paste and the wiring pattern 703 obtain an electrically stable connection state by pressure contact, and thus the wiring pattern 703 is practically used. The top is gold-plated 704 as shown in FIG. This prevents connection failure due to the progress of oxidation at the pressure contact interface between the wiring pattern 703 made of a metal material such as copper and the via 702, and the via 702 is connected in the reflow process after mounting the circuit component 711. This is performed in order not to oxidize the surface of the wiring pattern 703 to be formed.

しかし、金メッキ７０４は経年変化においても酸化が起こらず電気的な接続は安定している一方、有機材料との接着力は低いという性質がある。特に電気絶縁層７０１が樹脂材料と無機フィラー等で構成されるコンポジット材料の場合、無機材料の構成比率か高くなると金メッキ７０４との接着力が低くなる。   However, the gold plating 704 does not oxidize even with aging and is stable in electrical connection, but has a property of low adhesion to an organic material. In particular, in the case where the electrical insulating layer 701 is a composite material composed of a resin material and an inorganic filler or the like, the adhesive strength with the gold plating 704 decreases when the composition ratio of the inorganic material increases.

図１０は、金メッキされた配線パターンの面積率（□５ｍｍ２当たり）と、熱衝撃試験後（−４０℃／＋１２５℃各３０分 １０００サイクル）のビア抵抗値との関係を示したものである。 FIG. 10 shows the relationship between the area ratio of the gold-plated wiring pattern (per square 5 mm 2 ) and the via resistance value after the thermal shock test (−40 ° C./+125° C. for 30 minutes and 1000 cycles each). .

金メッキを施した配線パターン面積が７０％を超えるとビアの抵抗値が高くなり、８０％以上では抵抗値ばらつきが大きくなり電子機器の動作に悪影響を与えることがある。   If the wiring pattern area subjected to gold plating exceeds 70%, the resistance value of the via becomes high, and if it exceeds 80%, the resistance value variation becomes large, which may adversely affect the operation of the electronic device.

この原因は、熱衝撃試験の熱応力により金メッキされた配線パターンと電気絶縁層との接着界面でクラックが発生し、これがビア接続界面まで進行し影響を与えているためである。   This is because a crack is generated at the bonding interface between the gold-plated wiring pattern and the electrical insulating layer due to the thermal stress of the thermal shock test, and this progresses to the via connection interface and has an influence.

従来は、これを改善するために、広面積の配線パターン上の、ビア接続箇所を除く部分にソルダーレジストを形成させていた。   Conventionally, in order to improve this, a solder resist is formed on a portion of the wiring pattern having a large area excluding a via connection portion.

図１１（ａ）は、金メッキによる悪影響を改善した部品内蔵基板の断面図を示し、図１１（ｂ）は、その部品内蔵基板の、電気絶縁層のビアと多層配線基板との接続部分の斜視図を示し、図１１（ｃ）は、その部品内蔵基板の積層前のビア近傍の部分断面図を示している。なお、図１１（ｂ）では、ビア７０２と多層配線基板との接続を分かり易く示すために、電気絶縁層７０１の記載を省略している。   FIG. 11A shows a cross-sectional view of a component built-in board in which the adverse effects due to gold plating are improved, and FIG. 11B is a perspective view of a connection portion between the via of the electrical insulating layer and the multilayer wiring board of the component built-in board. FIG. 11C shows a partial cross-sectional view of the vicinity of the via before the component-embedded substrate is stacked. In FIG. 11B, the electrical insulating layer 701 is omitted for easy understanding of the connection between the via 702 and the multilayer wiring board.

図１１（ａ）〜（ｃ）に示す構成では、多層配線基板７５３、７５４上に形成した広面積の配線パターン７０３の上の、ビア接続箇所７０７を除く部分にソルダーレジスト７０６を形成し、その後に金メッキ７０４を行なうことで、金メッキ７０４部分の面積を少なくし、多層配線基板７５３、７５４と電気絶縁層７０１との密着力を向上させている。   In the configuration shown in FIGS. 11A to 11C, a solder resist 706 is formed on a portion of the wide wiring pattern 703 formed on the multilayer wiring boards 753 and 754 except for the via connection portion 707, and thereafter By performing the gold plating 704, the area of the gold plating 704 is reduced, and the adhesion between the multilayer wiring boards 753 and 754 and the electrical insulating layer 701 is improved.

特開２００３−１９７８４９号公報JP 2003-197849 A

しかしながら、図１１（ａ）〜（ｃ）に示した従来の構成では、ソルダーレジスト７０６の厚みと電気絶縁層７０１表面からのビア７０２の飛び出し高さとの関係で、熱プレス後のビア７０２の抵抗値が高くなってしまう。   However, in the conventional configuration shown in FIGS. 11A to 11C, the resistance of the via 702 after hot pressing is related to the thickness of the solder resist 706 and the height of the via 702 protruding from the surface of the electrical insulating layer 701. The value becomes high.

すなわち、一般的にソルダーレジスト７０６が０．０２〜０．０５ｍｍの厚みで形成されることに対して、電気絶縁層７０１表面からのビア７０２の飛び出し高さが０〜０．０３ｍｍ程度となっていることから、（式１）で示される熱プレス後のビアの圧縮率は１以下となる。   That is, the solder resist 706 is generally formed with a thickness of 0.02 to 0.05 mm, whereas the height of the via 702 protruding from the surface of the electrical insulating layer 701 is about 0 to 0.03 mm. Therefore, the compression ratio of the via after the hot pressing represented by (Expression 1) is 1 or less.

ビアの圧縮率＝初期のビア全長／熱プレス後のビア長 ・・・（式１）
図１２に、ビアの圧縮率とビアの抵抗値の関係を示す。 Via compression ratio = initial total via length / via length after hot pressing (Formula 1)
FIG. 12 shows the relationship between the via compression ratio and the via resistance.

図１２に示すように、熱プレス後のビアの圧縮率が１以下になると、ビアの抵抗値が高くなってしまう。   As shown in FIG. 12, when the via compression ratio after hot pressing becomes 1 or less, the resistance value of the via increases.

そこで、熱プレス後のビアの圧縮率を大きくするために、ビア７０２周辺のソルダーレジスト７０６の開口率を大きくすることが考えられる。   Therefore, in order to increase the compression ratio of the via after hot pressing, it is conceivable to increase the opening ratio of the solder resist 706 around the via 702.

図１１（ｄ）は、図１１（ｃ）に示した多層配線基板７５３、７５４よりもソルダーレジスト７０６の開口率を大きくした構成の、積層前の部品内蔵基板のビア近傍の部分断面図を示している。   FIG. 11D is a partial cross-sectional view in the vicinity of the via of the component-embedded board before lamination, in which the aperture ratio of the solder resist 706 is larger than that of the multilayer wiring boards 753 and 754 shown in FIG. ing.

図１１（ｄ）に示すようにビア７０２周辺のソルダーレジスト７０６の開口率を大きくすると、ソルダーレジスト開口部への電気絶縁層７０１の体積吸収量が増えるため、ビア圧縮率が高くなる。しかし、ソルダーレジスト７０６の開口率を大きくすると、逆に金メッキ７０４された面積が増えることで、ビア７０２周辺の電気絶縁層７０１との密着力が低下してしまう。   As shown in FIG. 11D, when the opening ratio of the solder resist 706 around the via 702 is increased, the volume absorption amount of the electrical insulating layer 701 into the opening of the solder resist is increased, so that the via compression ratio is increased. However, when the aperture ratio of the solder resist 706 is increased, the area of the gold plating 704 is increased, and the adhesion with the electrical insulating layer 701 around the via 702 is reduced.

本発明は、上記従来の課題を考慮して、電気絶縁層を挟む２枚の多層配線基板間のビアによる接続信頼性が従来よりも高い部品内蔵基板を提供することを目的とする。   An object of the present invention is to provide a component-embedded substrate in which connection reliability by vias between two multilayer wiring boards sandwiching an electrical insulating layer is higher than that in the past in consideration of the above-described conventional problems.

上述した課題を解決するために、第１の本発明は、
電気絶縁層と、
前記電気絶縁層の表および裏の少なくともいずれかに配置され、前記電気絶縁層と接する基板面に配線パターンおよび前記配線パターンの一部の上にソルダーレジストが形成された多層配線基板と、
前記電気絶縁層内に形成され、導電性ペーストが充填されたビアとを備え、
前記配線パターンは、前記導電性ペーストが当接する部分には前記ソルダーレジストが形成されておらず、前記当接する部分とその周辺の前記ソルダーレジストが形成されている部分との間の配線パターン部分には部分的に切り欠きが設けられており、前記電気絶縁層は前記切り欠き部分に形成されていることによって前記基板面に接着しており、
前記ソルダーレジストが形成されていない領域の前記基板面方向を基準とする面積に対する、前記切り欠きの前記基板面方向を基準とする面積の比は、３０％以上、７０％以下である、部品内蔵基板である。 In order to solve the above-described problem, the first aspect of the present invention provides:
An electrical insulation layer;
A multilayer wiring board that is disposed on at least one of the front and back sides of the electrical insulating layer, a wiring pattern is formed on a substrate surface in contact with the electrical insulating layer, and a solder resist is formed on a part of the wiring pattern;
A via formed in the electrically insulating layer and filled with a conductive paste;
In the wiring pattern, the solder resist is not formed in a portion where the conductive paste abuts, and a wiring pattern portion between the abutting portion and a portion where the solder resist around it is formed. Is partially provided with a notch, the electrical insulating layer is bonded to the substrate surface by being formed in the notch portion,
The ratio of the area based on the substrate surface direction of the notch to the area based on the substrate surface direction of the region where the solder resist is not formed is 30% or more and 70% or less. It is a substrate.

第１の本発明の構成によって、広面積の配線パターン部におけるビア受けランド周辺の配線パターン面積を削減することにより、ビア周辺の切り欠き部で電気絶縁層と多層配線基板とを接着できることで密着力を高くできると共に、電気絶縁層の体積吸収ができることで、ビア圧縮性を損なわない信頼性の高いビア接続ができる。   With the configuration of the first aspect of the present invention, by reducing the wiring pattern area around the via receiving land in the wiring pattern portion having a large area, the electrical insulating layer and the multilayer wiring board can be adhered at the cutout portion around the via. Since the force can be increased and the volume of the electrical insulating layer can be absorbed, a highly reliable via connection that does not impair via compressibility can be achieved.

また、第２の本発明は、
前記配線パターンの前記導電性ペーストが当接する部分の表面は、金メッキ処理が施されている、第１の本発明の部品内蔵基板である。 The second aspect of the present invention
The surface of the portion of the wiring pattern that contacts the conductive paste is the component-embedded substrate according to the first aspect of the present invention, in which a gold plating process is performed.

第２の本発明の、ソルダーレジスト形成後の露出された配線パターン表面に金メッキ処理を施す構成においては、電気絶縁層との密着力が低下することからより顕著な効果が得られる。   In the structure of the second aspect of the present invention in which the exposed wiring pattern surface after the formation of the solder resist is subjected to a gold plating process, the adhesive strength with the electrical insulating layer is reduced, so that a more remarkable effect is obtained.

また、第３の本発明は、
前記多層配線基板の上から見て、前記当接する部分は、前記ビアの同心円状の、直径が０．２ｍｍ以上、０．６ｍｍ以下の円形である、第１の本発明の部品内蔵基板である。 The third aspect of the present invention
As viewed from above the multilayer wiring board, the abutting portion is the component-embedded board according to the first aspect of the present invention, wherein the via is a concentric circle having a diameter of 0.2 mm or more and 0.6 mm or less. .

第３の本発明の構成により、ビアランド面積と切り欠き面積率の関係から、ソルダーレジストの開口は、直径０．５ｍｍ〜１．７ｍｍの範囲となる。ビア受けランド径が大きく切り欠き面積率が高い場合に起きる、グランド層としてのシールド効果や、電源ラインとしての許容電流が流せなくなる問題を抑制できる。   According to the configuration of the third aspect of the present invention, the opening of the solder resist is in the range of 0.5 mm to 1.7 mm in diameter from the relationship between the via land area and the notch area ratio. It is possible to suppress a problem of shielding effect as a ground layer and a case where an allowable current as a power supply line cannot flow when a via receiving land diameter is large and a notch area ratio is high.

また、第４の本発明は、
前記電気絶縁層は、樹脂および無機フィラーを含み、フィラー含量が５０質量％以上９５質量％以下である、第１の本発明の部品内蔵基板である。 The fourth aspect of the present invention is
The electrical insulating layer is the component-embedded substrate according to the first aspect of the present invention, which contains a resin and an inorganic filler and has a filler content of 50% by mass or more and 95% by mass or less.

第４の本発明により、電気絶縁層を、樹脂と無機フィラーを含み、フィラー含量が５０質量％以上９５質量％以下の材料構成とすることで、多層配線基板と熱膨張係数差が小さく、かつ熱プレス工程において、ビア周辺のソルダーレジスト開口部や配線パターン切り欠き部の厚み段差部分に、樹脂と無機フィラー材料を均一に充填することができる。   According to the fourth aspect of the present invention, the electrical insulating layer includes a resin and an inorganic filler, and the filler content is a material configuration of 50% by mass or more and 95% by mass or less, so that the difference in thermal expansion coefficient from the multilayer wiring board is small, and In the hot pressing step, the resin and inorganic filler material can be uniformly filled in the solder resist opening around the via and the thickness step portion of the wiring pattern notch.

本発明により、電気絶縁層を挟む２枚の多層配線基板間のビアによる接続信頼性が従来よりも高い部品内蔵基板を提供できる。   According to the present invention, it is possible to provide a component-embedded substrate in which connection reliability by vias between two multilayer wiring substrates sandwiching an electrical insulating layer is higher than that of the related art.

（ａ）〜（ｃ）本発明の実施の形態１における部品内蔵モジュールの製造工程の実施形態を示す断面図(A)-(c) Sectional drawing which shows embodiment of the manufacturing process of the component built-in module in Embodiment 1 of this invention. （ａ）〜（ｆ）本発明の実施の形態１の部品内蔵基板に用いる電気絶縁層の製造方法を説明するための断面図(A)-(f) Sectional drawing for demonstrating the manufacturing method of the electrical insulation layer used for the component built-in board | substrate of Embodiment 1 of this invention. （ａ）、（ｂ）本発明の実施の形態１における部品内蔵基板の、積層前のビア近傍の部分拡大断面図、（ｃ）本発明の実施の形態１における部品内蔵基板の、多層配線基板のビア近傍の部分拡大平面図、（ｄ）本発明の実施の形態１における部品内蔵基板の、電気絶縁層のビアと多層配線基板との接続部分の斜視図(A), (b) Partial enlarged sectional view of the component-embedded substrate in the first embodiment of the present invention in the vicinity of the via before lamination, (c) Multi-layer wiring substrate of the component-embedded substrate in the first embodiment of the present invention. FIG. 4D is a partially enlarged plan view in the vicinity of the via, and FIG. 4D is a perspective view of the connection portion between the via of the electrical insulating layer and the multilayer wiring board of the component-embedded substrate in the first embodiment of the present invention. 本発明の実施の形態１における部品内蔵基板の、ビア受けランド径に対するソルダーレジスト開口径とパターン抜き面積率の関係を示す図The figure which shows the relationship between the soldering resist opening diameter with respect to a via receiving land diameter, and the pattern extraction area ratio of the component built-in board | substrate in Embodiment 1 of this invention. 本発明の実施の形態１の部品内蔵基板の配線パターン抜き部を電源ラインパターンの途中に設けた場合の電流の流れを説明するための図The figure for demonstrating the flow of an electric current when the wiring pattern extraction part of the component built-in board | substrate of Embodiment 1 of this invention is provided in the middle of the power supply line pattern. （ａ）、（ｂ）本発明の実施の形態１における他の構成の部品内蔵基板の多層配線基板の部分拡大平面図(A), (b) The elements on larger scale of the multilayer wiring board of the component built-in board of the other structure in Embodiment 1 of this invention （ａ）本発明の実施の形態２における部品内蔵基板の多層配線基板の部分平面図、（ｂ）従来の構成の部品内蔵基板の多層配線基板の部分平面図(A) Partial plan view of the multilayer wiring board of the component built-in board in Embodiment 2 of the present invention, (b) Partial plan view of the multilayer wiring board of the component built-in board of the conventional configuration （ａ）〜（ｃ）従来の部品内蔵モジュールの製造工程の実施形態を示す断面図(A)-(c) Sectional drawing which shows embodiment of the manufacturing process of the conventional component built-in module 従来の部品内蔵基板の、多層配線基板と電気絶縁層を積層する前の、ビア近傍の部分断面図Partial cross-sectional view of the vicinity of the via of the conventional component-embedded board before the multilayer wiring board and the electrical insulation layer are stacked 部品内蔵基板における、金メッキされた配線パターンの面積率と熱衝撃試験後のビア抵抗値との関係図Relationship between the area ratio of the gold-plated wiring pattern and the via resistance after the thermal shock test on the component built-in board （ａ）従来の部品内蔵基板の断面図、（ｂ）従来の部品内蔵基板の、電気絶縁層のビアと多層配線基板との接続部分の斜視図、（ｃ）従来の部品内蔵基板の、積層前のビア近傍の部分拡大断面図、（ｄ）ソルダーレジスト開口率を大きくした構成の部品内蔵基板の、積層前のビア近傍の部分拡大断面図(A) A cross-sectional view of a conventional component-embedded substrate, (b) a perspective view of a connection portion between a via of an electrical insulating layer and a multilayer wiring substrate of the conventional component-embedded substrate, and (c) a stack of conventional component-embedded substrates. Partial enlarged cross-sectional view in the vicinity of the previous via, (d) Partial enlarged cross-sectional view in the vicinity of the via before the lamination of the component-embedded substrate having a configuration in which the solder resist opening ratio is increased. ビア圧縮率とビア抵抗値の関係図Relationship diagram between via compression ratio and via resistance

以下本発明の実施の形態について、図面を参照しながら説明する。   Embodiments of the present invention will be described below with reference to the drawings.

（実施の形態１）
図１（ａ）〜（ｃ）は、本発明の実施の形態１における部品内蔵モジュールの製造工程の実施形態を示す断面図である。 (Embodiment 1)
1A to 1C are cross-sectional views showing an embodiment of a manufacturing process of a component built-in module according to Embodiment 1 of the present invention.

図１（ａ）に示すように、多層配線基板１５１、１５２には、チップ部品などの内蔵される回路部品１１１が実装されており、多層配線基板１５１、１５２の表層には、グランド層や電源ラインとなる比較的広面積の配線パターン１０３が形成されている。   As shown in FIG. 1A, circuit components 111 such as chip components are mounted on the multilayer wiring boards 151 and 152, and a ground layer and a power source are provided on the surface layer of the multilayer wiring boards 151 and 152. A wiring pattern 103 having a relatively large area to be a line is formed.

本実施の形態１の多層配線基板１５１、１５２は、配線パターン１０３をフォトリソグラフィー等の工法にて形成する際に、多層配線基板１５１、１５２間を接続するためのビア接続箇所を中心に、配線パターンの抜き部１０５を同時形成する。その後、ビア接続箇所を中心に、ソルダーレジスト開口部１０７を有したソルダーレジスト１０６を形成し、ソルダーレジスト１０６から露出した配線パターン１０３部分にはＮｉＡｕ（ニッケル・金）メッキ１０４を施す。   The multilayer wiring boards 151 and 152 according to the first embodiment are arranged around the via connection points for connecting the multilayer wiring boards 151 and 152 when the wiring pattern 103 is formed by a method such as photolithography. A pattern punching portion 105 is formed simultaneously. Thereafter, a solder resist 106 having a solder resist opening 107 is formed around the via connection portion, and a NiAu (nickel / gold) plating 104 is applied to the wiring pattern 103 exposed from the solder resist 106.

電気絶縁層１０１には、多層配線基板１５１、１５２に実装された回路部品１１１が埋め込まれる部品キャビティ１２２と、上下の多層配線基板１５１、１５２間の電気的導通を得るためのビア１０２が設けられている。   The electrical insulating layer 101 is provided with a component cavity 122 in which the circuit component 111 mounted on the multilayer wiring boards 151 and 152 is embedded, and a via 102 for obtaining electrical continuity between the upper and lower multilayer wiring boards 151 and 152. ing.

なお、パターン抜き部１０５が、本発明の、配線パターン部分に部分的に設けられた切り欠きの一例にあたる。また、ソルダーレジスト開口部１０７が、本発明の、ソルダーレジストが形成されていない領域の一例にあたる。   Note that the pattern removal portion 105 corresponds to an example of a notch partially provided in the wiring pattern portion of the present invention. Further, the solder resist opening 107 corresponds to an example of a region where the solder resist is not formed according to the present invention.

以下、図１〜図３を用いて製造方法を含め本実施の形態１について詳細に説明する。   Hereinafter, the first embodiment including the manufacturing method will be described in detail with reference to FIGS.

図２（ａ）〜（ｆ）は、本実施の形態１の電気絶縁層の製造方法を説明する図である。   2 (a) to 2 (f) are diagrams for explaining a method of manufacturing the electrical insulating layer according to the first embodiment.

図２（ａ）において、電気絶縁材料１０１ａ〜１０１ｃは電気絶縁層１０１の形成材料で、半硬化状態のエポキシ樹脂と無機フィラーで構成するシート状のコンポジット材料である。無機フィラーとして平均粒径８μｍのシリカ（ＳｉＯ）質量７５％を含んでいる。無機フィラーは、アルミナ、マグネシア、窒化ホウ素、窒化アルミ、窒化珪素、ポリテトラフルオロエチレン等の材料でも良く、多層配線基板１５１、１５２の熱膨張係数等の物理的特性に合わせ、好ましくは含有量を５０質量％以上９５質量％以下の範囲で設定できる。   In FIG. 2A, electric insulating materials 101a to 101c are materials for forming the electric insulating layer 101, and are sheet-like composite materials composed of a semi-cured epoxy resin and an inorganic filler. The inorganic filler contains 75% by mass of silica (SiO) having an average particle diameter of 8 μm. The inorganic filler may be a material such as alumina, magnesia, boron nitride, aluminum nitride, silicon nitride, polytetrafluoroethylene, etc., and the content preferably matches the physical characteristics such as the thermal expansion coefficient of the multilayer wiring boards 151 and 152. It can be set in the range of 50 mass% or more and 95 mass% or less.

これは、含有量５０％以下では熱膨張が大きくなり多層配線基板１５１、１５２との熱膨張係数のミスマッチによりリフロー工程などの熱応力でビア接続不良を起こす原因となるためである。電気絶縁層１０１は、ＸＹＺ方向に等方的な熱膨張率であるが、基板（多層配線基板１５１、１５２）との積層体となっている場合には、電気絶縁層１０１が固着しているためにＸＹ方向はヤング率の高い基板に強制的に固定されるため、電気絶縁層１０１はＺ方向へ熱膨張係数が増加してしまう。ここで、導電性樹脂ペーストのビアのＺ方向の熱膨張率は３０ｐｐｍ程度であるのに対して、電気絶縁層１０１にフィラーが無い場合の熱膨張率は２００ｐｐｍ程度と、６〜７倍程度の差があるため、熱が加わるとビアが電極から剥離される力が働き、ビアのオープン発生率は２０％となる。フィラーを充填させることで電気絶縁層１０１の熱膨張率を制御でき、充填率５０〜９５％の範囲では、ビアのオープン発生率は０％となる。   This is because if the content is 50% or less, the thermal expansion becomes large, and a mismatch in thermal expansion coefficients with the multilayer wiring boards 151 and 152 causes a via connection failure due to a thermal stress such as a reflow process. The electrical insulating layer 101 has an isotropic coefficient of thermal expansion in the XYZ directions. However, when the electrical insulating layer 101 is a laminated body with substrates (multilayer wiring substrates 151 and 152), the electrical insulating layer 101 is fixed. Therefore, since the XY direction is forcibly fixed to a substrate having a high Young's modulus, the thermal expansion coefficient of the electrical insulating layer 101 increases in the Z direction. Here, the thermal expansion coefficient in the Z direction of the via of the conductive resin paste is about 30 ppm, whereas the thermal expansion coefficient when the filler is not in the electrical insulating layer 101 is about 200 ppm, about 6 to 7 times. Since there is a difference, when heat is applied, a force for peeling the via from the electrode works, and the open occurrence rate of the via becomes 20%. By filling the filler, the coefficient of thermal expansion of the electrical insulating layer 101 can be controlled. When the filling rate is in the range of 50 to 95%, the open rate of vias is 0%.

また、含有量９５％以上では、熱膨張率は下がるが、高粘度となり、シート化が困難となると共に、樹脂量が減り熱プレス後の密着力が低下してビアの接続信頼性が悪くなる。   When the content is 95% or more, the coefficient of thermal expansion decreases, but the viscosity becomes high, making it difficult to form a sheet, and the amount of resin is reduced and the adhesive strength after hot pressing is reduced, resulting in poor connection reliability of vias. .

無機フィラーの替わりに、不織布や織布構造の無機材料を用いても構わない。   In place of the inorganic filler, an inorganic material having a nonwoven fabric or a woven fabric structure may be used.

電気絶縁材料１０１ａ〜１０１ｃの厚みは、各々０．２ｍｍであるが、内蔵する回路部品１１１の実装高さに合わせて、枚数および各々の厚みを設定することができる。   The thicknesses of the electrical insulating materials 101a to 101c are each 0.2 mm. However, the number and thickness of each of the electrical insulating materials 101a to 101c can be set in accordance with the mounting height of the built-in circuit component 111.

ＰＥＴ（ポリエチレンテレフタレート）、ＰＥＮ（ポリエチレンナフタレート）、ＰＰＳ（ポリフェニレンサルファイド）等で構成される厚み１６μｍの保護フィルム１２１ａ〜１２１ｆで、各電気絶縁材料１０１ａ〜１０１ｃの両面にラミネートを行い３層構造にする。   A protective film 121a-121f with a thickness of 16 μm made of PET (polyethylene terephthalate), PEN (polyethylene naphthalate), PPS (polyphenylene sulfide), etc., is laminated on both surfaces of each of the electrical insulating materials 101a-101c to form a three-layer structure To do.

次に図２（ｂ）に示すように、内蔵する回路部品１１１の形状に合わせて各電気絶縁材料１０１ａ〜１０１ｃを打ち抜き加工し、キャビティ用孔１２２ａ〜１２２ｃを形成する。   Next, as shown in FIG. 2B, the respective electrically insulating materials 101a to 101c are punched in accordance with the shape of the built-in circuit component 111 to form cavity holes 122a to 122c.

次に、保護フィルム１２１ａ〜１２１ｅを剥離して電気絶縁材料１０１ａ〜１０１ｃを順次積層後、更に新たな保護フィルム１２１ｇを積層してラミネートすることで、図２（ｃ）に示す深さ０．４ｍｍの部品キャビティ１２２を有した厚み０．６ｍｍの電気絶縁層１０１が形成できる。   Next, after peeling off the protective films 121a to 121e and sequentially laminating the electrical insulating materials 101a to 101c, a new protective film 121g is further laminated and laminated to obtain a depth of 0.4 mm shown in FIG. Thus, the electric insulating layer 101 having a thickness of 0.6 mm having the component cavity 122 can be formed.

電気絶縁材料１０１ａ〜１０１ｃと保護フィルム１２１ｇ、および電気絶縁材料１０１ａ〜１０１ｃ間の接着は、電気絶縁材料１０１ａ〜１０１ｃを構成する樹脂が半硬化状態（Bステージ）であることから、例えば温度７０℃で圧力１Ｍｐａにて真空ラミネートを行うことで半硬化状態の樹脂表面化が軟化して気泡の発生無く接着できる。   Adhesion between the electrical insulating materials 101a to 101c and the protective film 121g and the electrical insulating materials 101a to 101c is because the resin constituting the electrical insulating materials 101a to 101c is in a semi-cured state (B stage). By performing vacuum lamination at a pressure of 1 Mpa, the semi-cured resin surface is softened and can be bonded without generating bubbles.

次に図２（ｄ）において、電気絶縁層１０１に直径０．２ｍｍのビアホール１２３を打ち抜き形成している。なお、部品キャビティ１２２およびビアホール１２３は、レーザ加工等、別の手段を用いて形成しても良い。   Next, in FIG. 2D, a via hole 123 having a diameter of 0.2 mm is punched and formed in the electrical insulating layer 101. The component cavity 122 and the via hole 123 may be formed using other means such as laser processing.

図２（ｅ）は、ビアホール１２３に導電性樹脂ペーストを印刷等の手段により充填してビア１０２を形成したものである。   FIG. 2E shows the via 102 formed by filling the via hole 123 with a conductive resin paste by means such as printing.

導電性樹脂ペーストは、金属粒子と熱硬化性樹脂とを混合した組成物を用いることができる。金属粒子としては、金、銀、銅又はニッケルなどを用いることができる。金、銀、銅又はニッケルは導電性が高いため好ましく、銅は導電性が高くマイグレーションも少ないため特に好ましい。銅を銀で被覆した金属粒子を用いても、マイグレーションの少なさと導電性の高さ、両方の特性を満たすことができる。熱硬化性樹脂としては、たとえば、エポキシ樹脂、フェノール樹脂又はイソシアネート樹脂を用いることができる。   As the conductive resin paste, a composition in which metal particles and a thermosetting resin are mixed can be used. As the metal particles, gold, silver, copper, nickel, or the like can be used. Gold, silver, copper, or nickel is preferable because of its high conductivity, and copper is particularly preferable because of its high conductivity and low migration. Even when metal particles in which copper is coated with silver are used, the characteristics of both low migration and high conductivity can be satisfied. As the thermosetting resin, for example, an epoxy resin, a phenol resin, or an isocyanate resin can be used.

図２（ｆ）は、導電性樹脂ペーストを充填後に保護フィルム１２１ｇと１２１ｆを剥離したもので、電気絶縁層１０１表面から１６μｍ飛び出たビア１０２を得ることができる。   In FIG. 2F, the protective films 121g and 121f are peeled off after filling with the conductive resin paste, and the via 102 protruding 16 μm from the surface of the electrical insulating layer 101 can be obtained.

図３（ａ）および（ｂ）は、本実施の形態１の部品内蔵基板の積層前のビア近傍の部分断面図である。これらは、図１（ａ）の点線で囲んだ部分の拡大図を示している。図３（ａ）は、図３（ｃ）におけるＡ−Ａ断面を示しており、図３（ｂ）は、図３（ｃ）におけるＢ−Ｂ断面を示している。   3A and 3B are partial cross-sectional views of the vicinity of the via before the component-embedded substrate of the first embodiment is stacked. These show enlarged views of a portion surrounded by a dotted line in FIG. 3A shows an AA section in FIG. 3C, and FIG. 3B shows a BB section in FIG. 3C.

図３（ｃ）は、本実施の形態１の部品内蔵基板の、多層配線基板のビア近傍の部分平面図を示し、図３（ｄ）は、本実施の形態１の部品内蔵基板の、電気絶縁層のビアと多層配線基板との接続部分の斜視図を示している。なお、図３（ｃ）および（ｄ）では、ビア１０２と多層配線基板１５２との接続を分かり易く示すために、電気絶縁層１０１の記載を省略している。   FIG. 3C shows a partial plan view of the component built-in substrate of the first embodiment in the vicinity of the via of the multilayer wiring board, and FIG. 3D shows the electrical circuit of the component built-in substrate of the first embodiment. The perspective view of the connection part of the via | veer of an insulating layer and a multilayer wiring board is shown. In FIGS. 3C and 3D, the electrical insulating layer 101 is not shown for easy understanding of the connection between the via 102 and the multilayer wiring board 152.

本実施の形態１の多層配線基板１５１、１５２は、多層配線基板のベースとなる基材に厚み１２μｍの銅箔を貼り合わせ、フォトグラフィ技術によって所望の配線パターンを形成する。その際、グランド層や電源ラインとなる広面積配線パターン１０３上のビア１０２を配置する位置に、直径０．４ｍｍのビア受けランドを残し、その周辺にパターン抜き部１０５（配線パターンが形成されない領域）を形成する。   In the multilayer wiring boards 151 and 152 of the first embodiment, a copper foil having a thickness of 12 μm is bonded to a base material serving as a base of the multilayer wiring board, and a desired wiring pattern is formed by a photolithography technique. At that time, a via receiving land having a diameter of 0.4 mm is left at a position where the via 102 on the large-area wiring pattern 103 serving as a ground layer or a power supply line is arranged, and a pattern extraction portion 105 (a region where no wiring pattern is formed) around the via receiving land. ).

本実施の形態１では、図３（ｃ）に示すような内径０．４ｍｍ、外形１．０ｍｍの領域にパターン抜き部１０５を形成し、ビア受けランドと広面積配線パターン間を幅０．１４ｍｍの配線で４箇所接続することにより、電気的な接続が得られた状態で、扇形の配線パターン抜き部１０５を４箇所形成している。このような配線パターン１０３を形成後に、厚み２０μｍのソルダーレジスト１０６を所望の箇所に形成する。その際、ビア受けランド中心に直径１．０ｍｍのソルダーレジスト開口部１０７を形成する。更に露出された配線パターン１０３にＮｉＡｕ（ニッケル・金）メッキ１０４を行う。ニッケルを８μｍ、金を０．０５μｍの厚みでメッキを行う。   In the first embodiment, a pattern cutout portion 105 is formed in a region having an inner diameter of 0.4 mm and an outer diameter of 1.0 mm as shown in FIG. 3C, and the width between the via receiving land and the wide area wiring pattern is 0.14 mm. By connecting the four wirings at four locations, the fan-shaped wiring pattern extraction portions 105 are formed at four locations in a state where electrical connection is obtained. After the wiring pattern 103 is formed, a solder resist 106 having a thickness of 20 μm is formed at a desired location. At that time, a solder resist opening 107 having a diameter of 1.0 mm is formed at the center of the via receiving land. Further, NiAu (nickel / gold) plating 104 is performed on the exposed wiring pattern 103. Plating is performed with a thickness of 8 μm for nickel and 0.05 μm for gold.

なお、直径０．４ｍｍの円形のビア受けランドの部分が、本発明の、導電性ペーストが当接する部分の一例にあたる。ビア受けランドと広面積配線パターン間を接続している配線が、本発明の、当接する部分とその周辺のソルダーレジストが形成されている部分との間の配線パターン部分の一例にあたる。   The portion of the circular via receiving land having a diameter of 0.4 mm corresponds to an example of the portion where the conductive paste contacts according to the present invention. The wiring connecting the via receiving land and the large area wiring pattern corresponds to an example of the wiring pattern portion between the contacting portion and the peripheral solder resist portion of the present invention.

上記の様にして製造された本実施の形態１の多層配線基板１５１、１５２の、広面積配線パターン１０３上に設けたビア接続箇所の構造は、ソルダーレジスト開口部１０７の面積に占める金メッキされた配線パターン１０３部分の面積率は約３７．４％となる。   The structure of the via connection portion provided on the wide area wiring pattern 103 of the multilayer wiring boards 151 and 152 of the first embodiment manufactured as described above is gold-plated in the area of the solder resist opening 107. The area ratio of the wiring pattern 103 is about 37.4%.

なお、本明細書で記載の「面積」とは、多層配線基板の基板面の方向を基準としたときの面積を言う。したがって、ソルダーレジスト開口部１０７の面積も、金メッキされた配線パターン１０３部分の面積も、多層配線基板１５１、１５２の基板面に垂直な位置から見たときの面積を言う。   The “area” described in this specification refers to the area when the direction of the substrate surface of the multilayer wiring board is used as a reference. Therefore, the area of the solder resist opening 107 and the area of the gold-plated wiring pattern 103 are the areas when viewed from a position perpendicular to the substrate surfaces of the multilayer wiring substrates 151 and 152.

次に、電気絶縁層１０１の両面に多層配線基板１５１、１５２を配置して位置合わせを行い積層した後、温度２００℃、圧力２ＭＰａの条件にて熱プレスを行う。この際、半硬化状態の電気絶縁層１０１が一旦軟化した後、熱反応により硬化することで多層配線基板１５１、１５２と接着し一体化でき、図１（ｂ）に示す部品内蔵基板１６６を製造することが出来る。   Next, the multilayer wiring boards 151 and 152 are arranged on both surfaces of the electrical insulating layer 101, aligned and laminated, and then hot pressed under conditions of a temperature of 200 ° C. and a pressure of 2 MPa. At this time, the semi-cured electrical insulating layer 101 is once softened and then cured by a thermal reaction so that it can be bonded and integrated with the multilayer wiring boards 151 and 152 to manufacture the component built-in board 166 shown in FIG. I can do it.

更に、部品内蔵基板１６６の表面に回路部品１１２を実装することで、図１（ｃ）に示す、３次元実装された機能部品内蔵モジュール１６７が完成する。   Furthermore, by mounting the circuit component 112 on the surface of the component-embedded substrate 166, the three-dimensionally mounted functional component built-in module 167 shown in FIG. 1C is completed.

この時、広面積配線パターン１０３上に設けたソルダーレジスト開口部１０７のパターン抜き部１０５（面積０．４９ｍｍ２：ソルダーレジスト開口面積率６２．６％）を通して、多層配線基板１５１、１５２の基材と電気絶縁層１０１とが直接強固に接着されることで、ニッケル・金メッキ１０４のビア受けランドに接続されるビア１０２の補強が行なえ信頼性の高いビア接続が実現できる。 At this time, the base material of the multilayer wiring substrates 151 and 152 is passed through the pattern removal portion 105 (area 0.49 mm 2 : solder resist opening area ratio 62.6%) of the solder resist opening 107 provided on the wide area wiring pattern 103. By directly and firmly bonding the electrical insulating layer 101 to the via insulating land 101, the via 102 connected to the via receiving land of the nickel / gold plating 104 can be reinforced and a highly reliable via connection can be realized.

上記、ソルダーレジスト開口部１０７におけるパターン抜き部１０５の面積は、ソルダーレジスト開口部１０７に対する面積率３０％〜７０％が好ましく、ビア受けランドの大きさは、直径０．２ｍｍ〜０．６ｍｍが好ましい。   The area of the pattern removal portion 105 in the solder resist opening 107 is preferably an area ratio of 30% to 70% with respect to the solder resist opening 107, and the size of the via receiving land is preferably 0.2 mm to 0.6 mm in diameter. .

図１０に示す様に、金メッキのパターン面積率が７０％以上になると（すなわち、ソルダーレジスト開口部１０７に対するパターン抜き部１０５の面積率が３０％以下の場合）、金メッキパターン率が大きくなることで、ビア１０２周辺部のニッケル・金メッキ１０４パターンと電気絶縁層１０１との接着面積が増え、電気絶縁層１０１との密着力が弱くなるため、熱衝撃試験等の熱応力により剥離が発生して、ビア１０２とニッケル・金メッキ１０４パターンとの圧接界面へ剥離が進行し、ビア１０２の抵抗値が上昇する。   As shown in FIG. 10, when the pattern area ratio of the gold plating is 70% or more (that is, when the area ratio of the pattern removal portion 105 with respect to the solder resist opening 107 is 30% or less), the gold plating pattern ratio increases. The adhesion area between the nickel / gold plating 104 pattern around the via 102 and the electrical insulating layer 101 is increased, and the adhesive force with the electrical insulating layer 101 is weakened. Therefore, peeling occurs due to thermal stress such as a thermal shock test, Peeling progresses to the pressure contact interface between the via 102 and the nickel / gold plating 104 pattern, and the resistance value of the via 102 increases.

具体的には、図１０より、熱衝撃試験１０００ｃｙｃｌｅ後のビア抵抗値は、パターンの残存率が６０％までは１０ｍΩと安定しているが、７０％で１８ｍΩ、パターンの残存率８０％では平均３０ｍΩ（Ｍａｘ５０ｍΩ）とばらつきが大きくなり、機能モジュールの形態によってはインピーダンス変化が生じて正常動作しない問題が発生する。図１０からは、金メッキのパターン面積率を６０％までとするのが好ましいが、インピーダンス変化の値を考慮して７０％まで許容できる。   Specifically, from FIG. 10, the via resistance value after 1000 cycles of the thermal shock test is stable at 10 mΩ until the pattern remaining rate is 60%, but it is 18 mΩ at 70% and average at the pattern remaining rate of 80%. The variation is as large as 30 mΩ (Max 50 mΩ), and depending on the form of the functional module, there is a problem that impedance changes occur and the normal operation does not occur. From FIG. 10, it is preferable that the pattern area ratio of the gold plating is up to 60%, but it is allowable up to 70% in consideration of the impedance change value.

金メッキのパターン面積率が７０％を超えると、例えば高周波回路を形成したモジュールであれば、ビア抵抗値の変化によってインピーダンス不整合を起こし、例えば電圧一定駆動の回路であれば、抵抗値が上昇した配線部分の電流値が低下し、例えば電流一定制御の動作回路であれば、電圧上昇を伴う、などの不具合が生じる。   When the pattern area ratio of the gold plating exceeds 70%, for example, in the case of a module in which a high frequency circuit is formed, impedance mismatch occurs due to a change in via resistance value. For example, in the case of a constant voltage driving circuit, the resistance value increases. If the current value of the wiring portion is reduced and, for example, an operation circuit with constant current control, a problem such as a voltage increase occurs.

従って、ソルダーレジスト開口部１０７に対する配線パターン抜き部１０５の面積率を３０％以上確保することよりビア抵抗値の信頼性を確保できる。   Therefore, the reliability of the via resistance value can be ensured by securing the area ratio of the wiring pattern extraction portion 105 with respect to the solder resist opening 107 to 30% or more.

一方、ソルダーレジスト開口部１０７に対する配線パターン抜き部１０５の面積率が７０％以上になると、グランド層においてはシールド効果が不十分となり、電源配線パターンにおいてはビア周辺部の配線パターンが細るため所望の電流量を流せない問題が発生する。   On the other hand, when the area ratio of the wiring pattern extraction portion 105 with respect to the solder resist opening 107 becomes 70% or more, the shielding effect is insufficient in the ground layer, and the wiring pattern in the peripheral portion of the via is thin in the power wiring pattern. There arises a problem that current cannot flow.

また、例えばビア径０．０５ｍｍのような小径のビアに対してビア受けランド径０．２ｍｍとした場合、ビア受けランドからビアがはみ出さないように積層するには、±０．１７５ｍｍ（ビア受けランド半径０．１ｍｍ−ビア半径０．０２５ｍｍ）、斜め方向のずれでは０．１２ｍｍの精度で積層する必要がある。したがって、ビア受けランドの大きさは直径０．２ｍｍ以上としなければならない。   For example, when the via receiving land diameter is 0.2 mm with respect to a via having a small diameter such as 0.05 mm, it is ± 0.175 mm (via) so that the vias do not protrude from the via receiving land. (Receiving land radius 0.1 mm−via radius 0.025 mm), it is necessary to stack with an accuracy of 0.12 mm for the deviation in the oblique direction. Therefore, the via receiving land must have a diameter of 0.2 mm or more.

図４は、ビア受けランド径に対するソルダーレジスト開口径とパターン抜き面積率の関係を示している。   FIG. 4 shows the relationship between the solder resist opening diameter and the pattern extraction area ratio with respect to the via receiving land diameter.

ソルダーレジスト開口部１０７に対する配線パターン抜き部１０５の面積率を７０％以下とすることで、図４に示すように、一般的なビア受けランドサイズの上限Φ０．６ｍｍでもレジスト開口径をΦ１．５ｍｍまでに規定することが出来る。これにより、配線パターン１０３がグランドパターンの場合、グランドパターンとビア受けランドの隙間が大きくなりシールド効果の低下を抑制することができる。また、一定のパターン面積の範囲に、多数のビアを形成させることができる。   By setting the area ratio of the wiring pattern extraction portion 105 with respect to the solder resist opening 107 to 70% or less, as shown in FIG. 4, the resist opening diameter is Φ1.5 mm even when the general via receiving land size has an upper limit of Φ0.6 mm. It can be prescribed by. Thereby, when the wiring pattern 103 is a ground pattern, a gap between the ground pattern and the via receiving land is increased, and a reduction in the shielding effect can be suppressed. In addition, a large number of vias can be formed in a certain pattern area range.

図５に、本実施の形態１の配線パターン抜き部１０５を電源ラインパターンの途中に設けた場合の電流の流れを説明するための図を示す。   FIG. 5 is a diagram for explaining the flow of current when the wiring pattern extraction portion 105 of the first embodiment is provided in the middle of the power supply line pattern.

ソルダーレジスト開口部１０７に対する配線パターン抜き部１０５の面積率を７０％以下とすることで、開口径をΦ１．５ｍｍまでに規定することが出来るので、配線パターン１０３を電源ラインパターン１０８とし、電源ラインパターン１０８の途中に本実施の形態１の配線パターン抜き部１０５を配置する場合も、図５に示すように、開口部以外のライン幅を確保でき、電源ラインパターン１０８に流せる電流量を設計することができる。   By setting the area ratio of the wiring pattern extraction portion 105 with respect to the solder resist opening 107 to 70% or less, the opening diameter can be defined up to Φ1.5 mm. Even when the wiring pattern extraction portion 105 of the first embodiment is arranged in the middle of the pattern 108, as shown in FIG. 5, a line width other than the opening can be secured, and the amount of current that can be passed through the power supply line pattern 108 is designed. be able to.

また、電気絶縁層１０１の厚みは、内蔵される回路部品１１１の実装高さによって任意に設定が出来る。現実的にはチップ部品や半導体素子の厚みから鑑み、電気絶縁層１０１の厚みは、０．２ｍｍ〜１ｍｍ程度で設定される。その際、電気絶縁層１０１に形成される導電性樹脂ペーストのビア１０２の太さは、アスペクト比の関係から直径０．１ｍｍ〜０．４ｍｍ程度で形成される。このビア１０２を接続するためのビア受けランドは、加工位置精度および積層精度を考慮して直径０．２ｍｍ〜０．６ｍｍで設定することが好ましい。   Further, the thickness of the electrical insulating layer 101 can be arbitrarily set according to the mounting height of the circuit component 111 to be incorporated. Actually, considering the thickness of the chip component or the semiconductor element, the thickness of the electrical insulating layer 101 is set to about 0.2 mm to 1 mm. At that time, the thickness of the via 102 of the conductive resin paste formed in the electrical insulating layer 101 is formed with a diameter of about 0.1 mm to 0.4 mm due to the aspect ratio. The via receiving land for connecting the via 102 is preferably set to have a diameter of 0.2 mm to 0.6 mm in consideration of processing position accuracy and stacking accuracy.

ビア受けランドが直径０．２ｍｍ未満ではビアとの位置ずれが発生して信頼性の悪いビア接続となる。   If the via receiving land is less than 0.2 mm in diameter, positional deviation from the via occurs, resulting in unreliable via connection.

ビア受けランドが直径０．６ｍｍ以下で周辺のパターン抜き部１０５の面積率７０％の場合、図４に示すように、ソルダーレジスト開口部１０７の径は直径１．５ｍｍ以下に規定できることから、パターン抜き部の幅（ビア受けランドと周辺のソルダーレジスト１０６が形成されている配線パターン１０３との間隔）を０．４５ｍｍ以下（（ソルダーレジスト開口径−ビア受けランド径）／２）とすることができる。   When the via receiving land is 0.6 mm or less in diameter and the area ratio of the peripheral pattern extraction part 105 is 70%, as shown in FIG. 4, the diameter of the solder resist opening 107 can be specified to be 1.5 mm or less. The width of the punched portion (the distance between the via receiving land and the wiring pattern 103 on which the peripheral solder resist 106 is formed) should be 0.45 mm or less ((solder resist opening diameter−via receiving land diameter) / 2). it can.

このように、ビア受けランドの大きさの上限を規定することで、ソルダーレジストの開口径およびパターン抜き面積を制限できることでシールド効果や許容電流量に影響を与えない設定ができる。   As described above, by defining the upper limit of the size of the via receiving land, the opening diameter and the pattern extraction area of the solder resist can be limited, and thus the setting that does not affect the shielding effect and the allowable current amount can be performed.

更に、電気絶縁層１０１からのビア１０２の飛び出し量が片側１６μｍで、ソルダーレジスト１０６とビア受けパターン（配線パターン１０３上のニッケル・金メッキ１０４表面）の段差が１０μｍであるため、ビア１０２の長さは初期の０．６３２ｍｍから熱プレス後の０．６２ｍｍとなり、ビア１０２の圧縮率は１．０１９（式１）となる。熱プレスの際に、電気絶縁層１０１が一旦溶融することで樹脂流動が起こるため、ソルダーレジスト開口部１０７およびパターン抜き部１０５へ電気絶縁層１０１が体積吸収されるために更にビア圧縮率を高めることもできる。   Further, since the protruding amount of the via 102 from the electrical insulating layer 101 is 16 μm on one side and the step between the solder resist 106 and the via receiving pattern (the nickel / gold plating 104 surface on the wiring pattern 103) is 10 μm, the length of the via 102 is Becomes 0.62 mm after hot pressing from 0.632 mm in the initial stage, and the compression rate of the via 102 becomes 1.019 (Equation 1). Since the resin flow occurs when the electrical insulating layer 101 is once melted during hot pressing, the volume of the electrical insulating layer 101 is absorbed into the solder resist opening 107 and the pattern extraction portion 105, thereby further increasing the via compression ratio. You can also.

なお、図３に示したパターン抜き部１０５の形状および構成は、一例であり、このような構成および形状に限られるものではない。例えば、図３に示す構成では、ビア受けランド部と周辺のソルダーレジスト１０６が形成されている配線パターン１０３との間を４箇所の配線パターンで接続する構成としているが、さらに多くの箇所、または少ない箇所で接続される構成であってもよい。   Note that the shape and configuration of the pattern extraction portion 105 shown in FIG. 3 are merely examples, and the present invention is not limited to such configuration and shape. For example, in the configuration shown in FIG. 3, the via receiving land portion and the wiring pattern 103 on which the peripheral solder resist 106 is formed are connected by four wiring patterns. The structure connected by few places may be sufficient.

図６（ａ）および（ｂ）は、異なる構成によりビア受けランド部を接続するようにした部品内蔵基板の、多層配線基板のビア近傍の部分拡大平面図を示している。   FIGS. 6A and 6B are partial enlarged plan views in the vicinity of the vias of the multilayer wiring board of the component-embedded board in which via receiving land portions are connected with different configurations.

図６（ａ）に示すパターン抜き部１１５および（ｂ）に示すパターン抜き部１１６は、いずれも、図３（ｂ）に示すパターン抜き部と同様の、内径０．４ｍｍ、外形１．０ｍｍの領域に形成したものである。   The pattern punched portion 115 shown in FIG. 6A and the pattern punched portion 116 shown in FIG. 6B are both the same as the pattern punched portion shown in FIG. It is formed in the region.

図６（ａ）に示すパターン抜き部１１５は、ビア受けランドと広面積配線パターン間を２箇所の配線で接続する構成としており、図６（ｂ）に示すパターン抜き部１１６は、ビア受けランドと広面積配線パターン間を１箇所で接続する構成としており、２つのパターン抜き部１１５の合計面積、および１つのパターン抜き部１１６の面積が、いずれも４つのパターン抜き部１０５の合計面積と等しくなるように構成されている。   The pattern extraction portion 115 shown in FIG. 6A is configured to connect the via receiving land and the large area wiring pattern with two wirings, and the pattern extraction portion 116 shown in FIG. The wide area wiring patterns are connected at one location, and the total area of the two pattern extraction portions 115 and the area of the one pattern extraction portion 116 are both equal to the total area of the four pattern extraction portions 105. It is comprised so that it may become.

つまり、図３（ｃ）、図６（ａ）および図６（ｂ）では、１つのビア１０２に対して、ソルダーレジスト開口部に対する配線パターン抜き部の面積率が同じ６２．６％である。   That is, in FIG. 3C, FIG. 6A, and FIG. 6B, the area ratio of the wiring pattern extraction portion with respect to the solder resist opening is the same 62.6% for one via 102.

ソルダーレジスト開口部に対する配線パターン抜き部の面積率が等しい場合、電気絶縁層１０１が配線パターン抜き部に体積吸収される体積量は等しくなるので、図６（ａ）および図６（ｂ）に示す構成でも、図３（ｃ）の構成と同様の効果が得られる。   When the area ratio of the wiring pattern extraction portion with respect to the solder resist opening is equal, the volume amount of the electrical insulating layer 101 that is absorbed by the wiring pattern extraction portion is equal, and therefore, as shown in FIGS. 6 (a) and 6 (b). With the configuration, the same effect as that of the configuration of FIG.

また、本実施の形態１では、電気絶縁層１０１の両面に２枚の多層配線基板１５１、１５２を積層する構成で説明したが、電気絶縁層１０１の片面のみに多層配線基板が積層され、電気絶縁層１０１に設けられたビアによって他方の面に配置される電子部品などと多層配線基板が接続されるような構成であってもよい。   In the first embodiment, the configuration in which two multilayer wiring boards 151 and 152 are stacked on both surfaces of the electrical insulating layer 101 has been described. However, the multilayer wiring board is stacked only on one surface of the electrical insulating layer 101, and the electrical The multilayer wiring board may be connected to an electronic component or the like disposed on the other surface by a via provided in the insulating layer 101.

本実施の形態１の部品内蔵基板の構成とすることで、広面積の配線パターン１０３におけるビア受けランド周辺の配線パターン面積を削減でき、ビア１０２周辺のパターン抜き部１０５で電気絶縁層１０１と多層配線基板１５１、１５２とを接着できることで密着力を高くできると共に、電気絶縁層１０１の体積吸収ができることで、ビア圧縮性を損なわない信頼性の高いビア接続ができる。   With the configuration of the component-embedded substrate according to the first embodiment, the wiring pattern area around the via receiving land in the wide area wiring pattern 103 can be reduced, and the electrical insulation layer 101 and the multilayer are formed at the pattern extraction portion 105 around the via 102. Adhesive strength can be increased by bonding the wiring substrates 151 and 152, and volume absorption of the electrical insulating layer 101 can be achieved, so that highly reliable via connection without impairing via compressibility can be achieved.

このように、電気絶縁層１０１と密着力が強い基板基材との接着面積を設けることにより大幅に密着力を高めることができると共に、電気絶縁層１０１の体積吸収によりビア圧縮率を高めることができ、ビア接続信頼性の高い部品内蔵基板を得ることができる。   As described above, by providing an adhesion area between the electrical insulating layer 101 and the substrate base material having strong adhesion, the adhesion can be significantly increased, and the via compression ratio can be increased by absorbing the volume of the electrical insulation layer 101. In addition, a component-embedded substrate with high via connection reliability can be obtained.

（実施の形態２）
図７（ａ）は、本発明の実施の形態２の部品内蔵基板の、多層配線基板のビア近傍の部分平面図である。図７（ａ）において、図３と同じ構成要素については同じ符号を用い、説明を省略する。 (Embodiment 2)
FIG. 7A is a partial plan view of the component built-in substrate according to the second embodiment of the present invention in the vicinity of the via of the multilayer wiring board. In FIG. 7A, the same constituent elements as those in FIG.

図７（ａ）に示すように、本実施の形態２の部品内蔵基板には、多層配線基板間の電気的な接続を行うための導電性樹脂ペーストで形成されるビア１０２が、広面積のグランド配線パターン上に隣接して複数設けられている。   As shown in FIG. 7A, the component-embedded substrate of the second embodiment has a via 102 formed of a conductive resin paste for electrical connection between the multilayer wiring boards. A plurality of adjacent wirings are provided on the ground wiring pattern.

例えば、実施の形態１と同じ構成である、ソルダーレジスト１０６の開口径を１．０ｍｍ、ビア受けランド径を０．４ｍｍ、扇形のパターン抜き部１１７（内径０．４ｍｍ、外形１．０ｍｍ）を４箇所設けたビア接続部を、本実施の形態２においては１ｍｍピッチで横５列、縦２列にて１０個のビア１０２を配置している。   For example, the solder resist 106 having an opening diameter of 1.0 mm, a via receiving land diameter of 0.4 mm, and a fan-shaped pattern extraction portion 117 (inner diameter of 0.4 mm, outer diameter of 1.0 mm) having the same configuration as that of the first embodiment. In the second embodiment, ten vias 102 are arranged in five rows and two columns at a pitch of 1 mm in the via connection portions provided at four places.

この様にビア１０２を隣接して複数配置することによって、ソルダーレジスト１０６の開口部が繋がり大きな開口面積となっても、金メッキパターン面積率は４０％以下となり、多層配線基板と電気絶縁樹脂との密着力は低下することなく良好な接着力が得られて一体化されている。   By arranging a plurality of vias 102 adjacent to each other in this way, even if the openings of the solder resist 106 are connected and a large opening area is obtained, the gold plating pattern area ratio is 40% or less, and the multilayer wiring board and the electrical insulating resin Adhesive strength is not lowered and good adhesive strength is obtained and integrated.

図７（ｂ）に、従来の構成の部品内蔵基板において、多層配線基板間の電気的な接続を行うためのビアを隣接して設けた場合のビア近傍の部分平面図を示す。   FIG. 7B is a partial plan view of the vicinity of a via in the case where a component built-in substrate having a conventional configuration is provided with an adjacent via for electrical connection between multilayer wiring boards.

本実施の形態２の構成を用いない場合、図７（ｂ）に示す様にビア７０２が隣接して複数配置されることで、ソルダーレジスト７０６の開口部が繋がり大きな開口面積となり、金メッキ７０４部分の面積が大きくなって、多層配線基板と電気絶縁樹脂との密着力を低下させ、ビア７０２の接続信頼性は悪くなる。   When the configuration of the second embodiment is not used, a plurality of vias 702 are arranged adjacent to each other as shown in FIG. 7B, so that the openings of the solder resist 706 are connected to form a large opening area, and the gold plating 704 portion. This increases the area of contact, lowers the adhesion between the multilayer wiring board and the electrically insulating resin, and deteriorates the connection reliability of the via 702.

以上に説明したように、本発明の部品内蔵基板は、多層配線基板間を電気的に接続するビアを配置するグランドや電源ラインなどの広面積配線パターン部において、ソルダーレジスト抜き部に配置されるビアランド周辺にパターン抜き部を設けることによって、多層配線基板間と電気絶縁層との密着力を高めると共にビア圧縮力を高めることができ、信頼性の高いビア接続を得ることができる。   As described above, the component-embedded substrate of the present invention is disposed in the solder resist removal portion in the large area wiring pattern portion such as the ground and the power supply line where the via for electrically connecting the multilayer wiring substrates is disposed. Providing a pattern-extracted portion around the via land can increase the adhesion between the multilayer wiring boards and the electrical insulating layer and increase the via compression force, thereby obtaining a highly reliable via connection.

この様にして構成される本発明の部品内蔵基板は、既存の電子部品を高密度に内蔵でき、小型高機能な部品内蔵モジュールを実現でき、携帯電話などのモバイル機器の用途に適用できる。   The component built-in substrate of the present invention configured as described above can incorporate existing electronic components with high density, can realize a small and high-functional component built-in module, and can be applied to mobile devices such as mobile phones.

本発明に係る部品内蔵基板は、電気絶縁層を挟む２枚の多層配線基板間のビアによる接続信頼性が従来よりも高い効果を有し、回路部品が電気絶縁層の内部に配置される部品内蔵基板や部品内蔵モジュールを用いた携帯電話などのモバイル機器等として有用である。   The component-embedded substrate according to the present invention has an effect that the connection reliability by vias between two multilayer wiring boards sandwiching the electrical insulating layer is higher than the conventional one, and the circuit component is disposed inside the electrical insulating layer. It is useful as a mobile device such as a mobile phone using a built-in substrate or a component built-in module.

１０１ 電気絶縁層
１０１ａ〜１０１ｃ 電気絶縁材料
１０２ ビア
１０３ 配線パターン（グランド層・電源ライン）
１０４ ニッケル・金メッキ
１０５、１１５、１１６、１１７ パターン抜き部
１０６ ソルダーレジスト
１０７ ソルダーレジスト開口部
１０８ 電源ラインパターン
１１１ 回路部品
１２１ａ〜１２１ｇ 保護フィルム
１２２ 部品キャビティ
１２２ａ〜１２２ｃ キャビティ用孔
１２３ ビアホール
１５１、１５２ 多層配線基板
１６６ 部品内蔵基板
１６７ 部品内蔵モジュール
７０２ ビア
７０４ 金メッキ
７０６ ソルダーレジスト 101 Electrical Insulating Layer 101a-101c Electrical Insulating Material 102 Via 103 Wiring Pattern (Ground Layer / Power Line)
104 Nickel / gold plating 105, 115, 116, 117 Pattern removal part 106 Solder resist 107 Solder resist opening 108 Power supply line pattern 111 Circuit parts 121a to 121g Protection film 122 Parts cavity 122a to 122c Cavity hole 123 Via hole 151, 152 Multilayer wiring Substrate 166 Component-embedded substrate 167 Component-embedded module 702 Via 704 Gold plating 706 Solder resist

Claims (4)

電気絶縁層と、
前記電気絶縁層の表および裏の少なくともいずれかに配置され、前記電気絶縁層と接する基板面に配線パターンおよび前記配線パターンの一部の上にソルダーレジストが形成された多層配線基板と、
前記電気絶縁層内に形成され、導電性ペーストが充填されたビアとを備え、
前記配線パターンは、前記導電性ペーストが当接する部分には前記ソルダーレジストが形成されておらず、前記当接する部分とその周辺の前記ソルダーレジストが形成されている部分との間の配線パターン部分には部分的に切り欠きが設けられており、前記電気絶縁層は前記切り欠き部分に形成されていることによって前記基板面に接着しており、
前記ソルダーレジストが形成されていない領域の前記基板面方向を基準とする面積に対する、前記切り欠きの前記基板面方向を基準とする面積の比は、３０％以上、７０％以下である、部品内蔵基板。 An electrical insulation layer;
A multilayer wiring board that is disposed on at least one of the front and back sides of the electrical insulating layer, a wiring pattern is formed on a substrate surface in contact with the electrical insulating layer, and a solder resist is formed on a part of the wiring pattern;
A via formed in the electrically insulating layer and filled with a conductive paste;
In the wiring pattern, the solder resist is not formed in a portion where the conductive paste abuts, and a wiring pattern portion between the abutting portion and a portion where the solder resist around it is formed. Is partially provided with a notch, the electrical insulating layer is bonded to the substrate surface by being formed in the notch portion,
The ratio of the area based on the substrate surface direction of the notch to the area based on the substrate surface direction of the region where the solder resist is not formed is 30% or more and 70% or less. substrate. 前記配線パターンの前記導電性ペーストが当接する部分の表面は、金メッキ処理が施されている、請求項１に記載の部品内蔵基板。   The component-embedded substrate according to claim 1, wherein a surface of a portion of the wiring pattern that contacts the conductive paste is subjected to gold plating. 前記多層配線基板の上から見て、前記当接する部分は、前記ビアの同心円状の、直径が０．２ｍｍ以上、０．６ｍｍ以下の円形である、請求項１に記載の部品内蔵基板。   2. The component-embedded substrate according to claim 1, wherein the abutting portion is a concentric circle having a diameter of 0.2 mm or more and 0.6 mm or less as viewed from above the multilayer wiring board. 前記電気絶縁層は、樹脂および無機フィラーを含み、フィラー含量が５０質量％以上９５質量％以下である、請求項１に記載の部品内蔵基板。   The component built-in board according to claim 1, wherein the electrical insulating layer includes a resin and an inorganic filler, and the filler content is 50% by mass or more and 95% by mass or less.
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