JP2012185893A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】メモリセルごとの消去回数を低減することで、フラッシュメモリの寿命を延ばす。
【解決手段】不揮発性半導体記憶装置３は、複数の半導体領域２０２の各々に設けられ、かつ直列に接続されたメモリトランジスタ及び選択トランジスタを有する複数の不揮発性メモリセルがマトリクス状に配置されたメモリセルブロックと、同一行にあるメモリトランジスタを共通接続するようにして、複数のメモリトランジスタのコントロールゲートに接続された複数のワード線ＷＬと、同一行にある選択トランジスタを共通接続するようにして、複数の選択トランジスタのゲートに接続された複数の選択ゲート線ＳＧとを含む。ロウデコーダ２０は、消去動作時に、半導体領域に消去電圧を印加した状態で、データが消去される選択ワード線に負の第１の電圧を印加し、データが消去されない非選択ワード線に正の第２の電圧を印加する。
【選択図】 図４

Description

本発明の実施形態は、不揮発性半導体記憶装置に関する。

不揮発性半導体メモリとして、ＮＡＮＤ型フラッシュメモリやＮＯＲ型フラッシュメモリが広く使用されている。また、ＮＡＮＤ型フラッシュメモリとＮＯＲ型フラッシュメモリの両者の長所を兼ね備えたフラッシュメモリ（以下２Ｔｒフラッシュメモリ）が提案されている。２Ｔｒフラッシュメモリのメモリセルは、２つのＭＯＳトランジスタを備えている。一方のＭＯＳトランジスタは不揮発性記憶部として機能し、コントロールゲートとフローティングゲートとの積層構造を備え、ドレインがビット線に接続されている。他方のＭＯＳトランジスタはソースがソース線に接続され、メモリセルの選択用として用いられる。

２Ｔｒフラッシュメモリの消去動作は、同一のｐ型ウェル領域に形成されたメモリセルブロックを単位として行われ、メモリセルブロックに含まれる全てのメモリセルが一括して消去される。これにより、実際に消去したいメモリセル以外のメモリセルも消去の対象となるため、メモリセルごとの消去回数が増えてしまう。

特開２００６−１１４１２５号公報

実施形態は、メモリセルごとの消去回数を低減することで、寿命を延ばすことが可能な不揮発性半導体記憶装置を提供する。

実施形態に係る不揮発性半導体記憶装置は、基板に設けられた複数の半導体領域と、前記複数の半導体領域の各々に設けられ、かつ直列に接続されたメモリトランジスタ及び選択トランジスタを有する複数の不揮発性メモリセルがマトリクス状に配置され、前記メモリトランジスタは、電荷蓄積層及びコントロールゲートを備える、メモリセルブロックと、同一行にあるメモリトランジスタを共通接続するようにして、前記複数のメモリトランジスタのコントロールゲートに接続された複数のワード線と、同一行にある選択トランジスタを共通接続するようにして、前記複数の選択トランジスタのゲートに接続された複数の選択ゲート線と、消去動作時に、前記半導体領域に消去電圧を印加した状態で、データが消去される選択ワード線に負の第１の電圧を印加し、データが消去されない非選択ワード線に正の第２の電圧を印加するロウデコーダとを具備する。

本実施形態に係るシステムＬＳＩのブロック図。 メモリセルアレイの一部領域の回路図。 メモリセルアレイに含まれる１個のメモリセルブロックの断面図。 消去動作における電圧関係を説明する図。 比較例に係る消去時の電圧制御動作を示すフローチャート。 本実施形態に係る消去時の電圧制御動作を示すフローチャート。 ロウデコーダのうちワード線を選択する部分を抽出した回路図。 図７に示したロウデコーダの論理値表。 ロウデコーダに含まれる電源切替回路の回路図。 ロウデコーダに含まれる上位デコード部の回路図。 変形例に係るロウデコーダ２０の回路図。 二重選択の論理値表。 四重選択の論理値表。 奇遇選択の論理値表。

以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らないことに留意すべきである。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

［１．システムＬＳＩ１の構成］
図１は、本実施形態に係るシステムＬＳＩ１のブロック図である。システムＬＳＩ１は、ＣＰＵ２及び２Ｔｒフラッシュメモリ（不揮発性半導体記憶装置）３を備えている。ＣＰＵ２は、フラッシュメモリ３との間で、データの授受を行う。フラッシュメモリ３は、メモリセルアレイ１０、ロウデコーダ２０、セレクトゲートデコーダ３０、カラムデコーダ４０、書き込み回路５０、読み出し回路６０、ソース線ドライバ７０、スイッチ群８０、入力バッファ９０、アドレスバッファ１００、ステートマシン１１０、及び電圧発生回路１２０を備えている。ＬＳＩ１には、外部から電圧Ｖcc１（１．２５〜１．６５Ｖ）が供給されている。

メモリセルアレイ１０は、マトリクス状に配置された複数のメモリセルを有している。メモリセルアレイ１０の構成について、図２を用いて説明する。図２は、メモリセルアレイ１０の一部領域の回路図である。

メモリセルアレイ１０は、（（ｍ＋１）×（ｎ＋１）、但しｍ、ｎは自然数）個のメモリセルブロックＢＬＫ、ダイオードＤ０〜Ｄ（４ｍ−１）、並びにメモリセルブロックＢＬＫ毎に設けられた書き込み用カラムセレクタＷＣＳ、読み出し用カラムセレクタＲＣＳ、及び書き込み禁止用カラムセレクタＩＣＳを有している。

各々のメモリセルブロックＢＬＫは、マトリクス状に配置された複数のメモリセルＭＣを含んでいる。メモリセルＭＣは、２Ｔｒフラッシュメモリのメモリセルである。すなわち、メモリセルＭＣの各々は、メモリセルトランジスタＭＴと選択トランジスタＳＴとを有している。選択トランジスタＳＴとしては、例えば、ｎ型ＭＯＳトランジスタが用いられる。メモリセルトランジスタＭＴのソースは、選択トランジスタＳＴのドレインに接続されている。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。また、列方向で隣接するメモリセルＭＣ同士は、メモリセルトランジスタＭＴのドレイン領域、または選択トランジスタＳＴのソース領域を共有している。

各々のメモリセルブロックＢＬＫには、例えば、メモリセルＭＣが（４×４）個含まれている。なお、列方向に配置されたメモリセルＭＣの数は、図２では４個であるが、この数は一例に過ぎず、例えば８個や１６個等でも良く、限定されるものではない。４列に並ぶメモリセルＭＣのメモリセルトランジスタＭＴのドレイン領域は、４本のローカルビット線ＬＢＬ０〜ＬＢＬ３にそれぞれ接続されている。ローカルビット線ＬＢＬ０〜ＬＢＬ３の一端は書き込み用カラムセレクタＷＣＳに接続され、他端は読み出し用カラムセレクタＲＣＳに接続されている。

また、メモリセルアレイ１０内において、同一行のメモリセルトランジスタＭＴのコントロールゲートが、それぞれワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかに共通接続されている。また、同一行の選択トランジスタＳＴのゲートは、それぞれセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかに共通接続されている。前述のローカルビット線ＬＢＬ０〜ＬＢＬ３は各々のメモリセルブロックＢＬＫ内においてメモリセルトランジスタを共通接続するのに対して、ワード線ＷＬ及びセレクトゲート線ＳＧは、同一行にあるメモリセルトランジスタ及び選択トランジスタをメモリセルブロック間においても共通接続する。ワード線ＷＬ０〜ＷＬ（４ｍ−１）はロウデコーダ２０に接続されている。セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）の一端はロウデコーダ２０に接続され、他端はセレクトゲートデコーダ３０に接続されている。また、選択トランジスタＳＴのソースは、複数のメモリセルブロックＢＬＫ間で共通接続され、ソース線ドライバ７０に接続されている。

次に、書き込み用カラムセレクタＷＣＳの構成について説明する。書き込み用カラムセレクタＷＣＳの各々は、４つのＭＯＳトランジスタ１１〜１４を備えている。ＭＯＳトランジスタ１１〜１４の電流経路の一端は、ローカルビット線ＬＢＬ０〜ＬＢＬ３の一端にそれぞれ接続されている。そして、ＭＯＳトランジスタ１１及び１２の電流経路の他端が共通接続され、ＭＯＳトランジスタ１３及び１４の電流経路の他端が共通接続されている。このＭＯＳトランジスタ１１及び１２の共通接続ノードをノードＮ１０、ＭＯＳトランジスタ１３及び１４の共通接続ノードをＮ１１と呼ぶ。ＭＯＳトランジスタ１１〜１４のゲートは、書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）のいずれかに接続されている。なお、同一行にある書き込み用カラムセレクタＷＣＳに含まれるＭＯＳトランジスタ１１及び１３は、同一の書き込み用カラム選択線ＷＣＳＬ（ｉ−１）（ｉ：１、３、５、…）に接続され、同一行にある書き込み用カラムセレクタＷＣＳに含まれるＭＯＳトランジスタ１２及び１４は、同一の書き込み用カラム選択線ＷＣＳＬｉに接続される。書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）は、書き込み時において、カラムデコーダ４０によって選択される。

書き込み用カラムセレクタＷＣＳ内のノードＮ１０及びＮ１１は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに接続されている。書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）は、同一列にある書き込み用カラムセレクタＷＣＳのノードＮ１０同士、またはノードＮ１１同士を共通接続する。そして、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）は、書き込み回路５０に接続されている。

次に、読み出し用カラムセレクタＲＣＳの構成について説明する。読み出し用カラムセレクタＲＣＳの各々は、４つのＭＯＳトランジスタ１５〜１８を備えている。ＭＯＳトランジスタ１５〜１８の電流経路の一端は、ローカルビット線ＬＢＬ０〜ＬＢＬ３の他端にそれぞれ接続されている。そして、ＭＯＳトランジスタ１５〜１８の電流経路の他端は、互いに共通接続されている。ＭＯＳトランジスタ１５〜１８の共通接続ノードをノードＮ２０と呼ぶ。ＭＯＳトランジスタ１５〜１８のゲートは、読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）のいずれかに接続されている。なお、同一行にある読み出し用カラムセレクタＲＣＳに含まれるＭＯＳトランジスタ１５〜１８のそれぞれは、同一の読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）に接続されている。読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）は、読み出し時において、カラムデコーダ４０によって選択される。

読み出し用カラムセレクタＲＣＳ内のノードＮ２０は、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のいずれかに接続されている。読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のそれぞれは、同一列にある読み出し用カラムセレクタＲＣＳ内のノードＮ２０同士を共通接続する。そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）は、読み出し回路６０に接続されている。なお、メモリセルブロック内のメモリセル数、読み出し用グローバルビット線ＲＧＢＬ、及び書き込み用グローバルビット線ＷＧＢＬの本数は、本例に限ったものではない。

次に、書き込み禁止用カラムセレクタＩＣＳの構成について説明する。書き込み禁止用カラムセレクタＩＣＳの各々は、４つのＭＯＳトランジスタ４１〜４４を備えている。ＭＯＳトランジスタ４１〜４４の電流経路の一端はローカルビット線ＬＢＬ０〜ＬＢＬ３の一端にそれぞれ接続されている。そして、ＭＯＳトランジスタ４１〜４４の電流経路の他端には、書き込み禁止電圧ＶＰＩが共通に印加される。書き込み禁止電圧ＶＰＩは、電圧発生回路１２０によって生成される。ＭＯＳトランジスタ４１〜４４のゲートは、書き込み禁止用カラム選択線ＩＣＳＬ０〜ＩＣＳＬ（２ｍ−１）のいずれかに接続されている。なお、同一行にある書き込み禁止用カラムセレクタＩＣＳに含まれるＭＯＳトランジスタ４１及び４３は、同一の書き込み用カラム選択線ＩＣＳＬ（ｉ−１）（ｉ：１、３、５、…）に接続され、同一行にある書き込み禁止用カラムセレクタＩＣＳに含まれるＭＯＳトランジスタ４２及び４４は、同一の書き込み用カラム選択線ＷＣＳＬｉに接続される。書き込み禁止用カラム選択線ＩＣＳＬ０〜ＩＣＳＬ（２ｍ−１）は、書き込み時において、カラムデコーダ４０によって選択される。

ダイオードＤ０〜Ｄ（４ｍ−１）は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）毎に設けられている。そして、ダイオードＤ０〜Ｄ（４ｍ−１）のカソードがセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に接続され、アノードはメモリセルアレイが形成される半導体基板（ｐ型ウェル領域）に接続されている。

図１に戻り、書き込み回路５０は、書き込みデータをラッチすると共に、書き込み用グローバルビット線ＷＧＢＬをリセットする。

入力バッファ９０は、ＣＰＵ２から与えられる書き込みデータを保持する。

スイッチ群８０は、入力バッファ９０で保持された書き込みデータを書き込み回路５０に転送する。

カラムデコーダ４０は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。このカラムアドレスデコード信号に基づいて、カラム選択線ＷＣＳＬ、ＲＣＳＬ、ＩＣＳＬの選択動作が行われる。

読み出し回路６０は、読み出し時において、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）をプリチャージする。そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）に読み出したデータを増幅する。

ソース線ドライバ７０は、ソース線ＳＬに電圧を印加する。

アドレスバッファ１００は、ＣＰＵ２から与えられるアドレス信号を保持する。そして、カラムアドレス信号ＣＡをカラムデコーダ４０に送り、ロウアドレス信号ＲＡをロウデコーダ２０及びセレクトゲートデコーダ３０に送る。

ステートマシン（制御回路）１１０は、ＣＰＵ２から与えられる命令信号に基づいて、フラッシュメモリ３に含まれる各回路の動作を制御し、データの書き込み、消去、読み出しのタイミング制御を行い、また各動作について決められた所定のアルゴリズムを実行する。

電圧発生回路１２０は、外部から入力される電圧Ｖcc１に基づいて、複数の内部電圧を生成する。電圧発生回路１２０は、負のチャージポンプ回路及び正のチャージポンプ回路を備えている。そして、負電圧ＶＢＢ１（＝−６Ｖ）、ＶＢＢ２（＝−８Ｖ）、正電圧ＶＰＰ（＝１２Ｖ）、Ｖcc２（＝３Ｖ）を生成する。

ロウデコーダ２０は、書き込み時において、ワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかを選択し、選択ワード線に正電位ＶＰＰ（１２Ｖ）を印加すると共に、メモリセルアレイが形成されたｐ型ウェル領域及び全てのセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に負電位ＶＢＢ１（−６Ｖ）を印加する。また、ロウデコーダ２０は、消去時において、ワード線、セレクトゲート線、及びメモリセルアレイが形成されたｐ型ウェル領域の電圧を制御する。消去動作の詳細については、後述する。

セレクトゲートデコーダ３０は、読み出し時において、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかを選択し、選択セレクトゲート線に正電圧Ｖcc２を印加する。

次に、メモリセルアレイ１０の断面構造について、図３を用いて説明する。図３は、メモリセルアレイ１０に含まれる１個のメモリセルブロックＢＬＫの断面図である。なお、図３は、ビット線方向に沿った断面図である。

ｐ型半導体基板２００の表面領域内にｎ型ウェル領域２０１が形成され、ｎ型ウェル領域２０１の表面領域内にｐ型ウェル領域２０２が形成される。このｐ型ウェル領域２０２は、メモリセルブロックＢＬＫごとに形成されている。すなわち、１つのメモリセルブロックＢＬＫは、１つのｐ型ウェル領域２０２に形成され、隣接するメモリセルブロックＢＬＫは、ｎ型ウェル領域２０１によって電気的に分離される。

ｐ型ウェル領域２０２の素子領域上には、ゲート絶縁膜２０４が形成され、ゲート絶縁膜２０４上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極２０５が形成される。メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極２０５は、ゲート絶縁膜２０４上に形成された多結晶シリコン層２１０、多結晶シリコン層２１０上に形成されたゲート間絶縁膜２２０、及びゲート間絶縁膜２２０上に形成された多結晶シリコン層２３０を有する。ゲート間絶縁膜２２０は、例えばシリコン酸化膜、又はシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、若しくはＯＮＯ膜で形成される。

メモリセルトランジスタＭＴにおいては、多結晶シリコン層２１０は隣接する素子領域間で互いに分離されており、フローティングゲート（ＦＧ）として機能する。他方、多結晶シリコン層２３０は、隣接する素子領域間で共通接続され、コントロールゲート（ワード線ＷＬ）として機能する。

選択トランジスタＳＴにおいては、多結晶シリコン層２１０は、隣接する素子領域間で共通接続される。多結晶シリコン層２３０も、隣接する素子領域間で共通接続される。そして、多結晶シリコン層２１０及び２３０が、セレクトゲート線ＳＧとして機能する。但し、実質的にセレクトゲート線として機能するのは、多結晶シリコン層２１０のみである。

隣接するゲート電極２０５間に位置するｐ型ウェル領域２０２表面内には、不純物拡散層２０３が形成される。不純物拡散層２０３は、隣接するトランジスタ同士で共用される。前述の通り、メモリセルトランジスタＭＴと選択トランジスタＳＴとを含むメモリセルＭＣは次のような関係を有して形成される。すなわち、隣接するメモリセルＭＣは、互いに選択トランジスタＳＴ同士、またはメモリセルトランジスタＭＴ同士が隣り合っている。そして、隣り合ったもの同士は不純物拡散層２０３を共有する。従って、隣接する２つのメモリセルＭＣは、選択トランジスタＳＴ同士が隣り合う場合には、２つの選択トランジスタＳＴが共有する不純物拡散層（ソース領域）２０３を中心にして、対称に配置される。逆に、メモリセルトランジスタＭＴ同士が隣り合う場合には、２つのメモリセルトランジスタＭＴが共有する不純物拡散層（ドレイン領域）２０３を中心にして、対称に配置される。

ｐ型ウェル領域２０２上には、メモリセルトランジスタＭＴ及び選択トランジスタＳＴを被覆するようにして、層間絶縁膜２５０が形成される。層間絶縁膜２５０中には、２つの選択トランジスタＳＴが共有する不純物拡散層（ソース領域）２０３に達するコンタクトプラグＣＰ１が形成される。層間絶縁膜２５０上には、コンタクトプラグＣＰ１に接続される金属配線層２６０が形成される。金属配線層２６０は、ソース線ＳＬとして機能する。また、層間絶縁膜２５０中には、２つのメモリセルトランジスタＭＴが共有する不純物拡散層（ドレイン領域）２０３に達するコンタクトプラグＣＰ２が形成される。層間絶縁膜２５０上には、さらにコンタクトプラグＣＰ２に接続される金属配線層２７０が形成される。

層間絶縁膜２５０上には、金属配線層２６０、２７０を被覆するようにして、層間絶縁膜２８０が形成される。層間絶縁膜２８０中には、金属配線層２７０に達するコンタクトプラグＣＰ３が形成される。層間絶縁膜２８０上には、複数のコンタクトプラグＣＰ３に共通に接続された金属配線層２９０が形成される。金属配線層２９０は、ローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかとして機能する。また、層間絶縁膜２８０内には金属配線層２６０に達するコンタクトプラグが形成されており、このコンタクトプラグによって、複数のソース線２６０が、図示せぬ領域で共通接続される。

層間絶縁膜２８０上には、金属配線層２９０を被覆するようにして、層間絶縁膜３００が形成される。そして、層間絶縁膜３００上には金属配線層３１０が形成される。金属配線層３１０は、図示せぬシャント領域において選択トランジスタＳＴの多結晶シリコン層２１０と接続されており、セレクトゲート線のシャント配線として機能する。金属配線層３１０の配線間は等間隔とされている。なお、シャント領域では、選択トランジスタＳＴの多結晶シリコン層２３０の少なくとも一部が除去され、その除去された領域に形成されたコンタクトプラグ（図示せず）によって、シャント配線３１０と多結晶シリコン層２１０とが接続される。シャント配線３１０は、多結晶シリコン層２３０と電気的に分離される。

層間絶縁膜３００上には、金属配線層３１０を被覆するようにして、層間絶縁膜３２０が形成される。層間絶縁膜３２０上には、書き込み用グローバルビット線及び読み出し用グローバルビット線として機能する金属配線層３３０が形成され、その上にさらに層間絶縁膜３４０が形成される。

［２．動作］
＜書き込み動作＞
次に、書き込み動作について説明する。データの書き込みは、同一行にある全てのメモリセルブロックに対して一括して行われる。但し、各メモリセルブロック内において、同時に書き込まれるメモリセルは、ローカルビット線ＬＢＬ０、ＬＢＬ１のいずれかに接続されたメモリセルと、ローカルビット線ＬＢＬ２、ＬＢＬ３のいずれかに接続されたメモリセルの２つである。ワード線ＷＬ０、及びローカルビット線ＬＢＬ０、ＬＢＬ２に接続されたメモリセルトランジスタＭＴにデータを書き込むものとし、そのうち、ローカルビット線ＬＢＬ０に接続されたメモリセルトランジスタＭＴに“０”データを書き込み、ローカルビット線ＬＢＬ２に接続されたメモリセルトランジスタＭＴに“１”データを書き込むものとする。換言すれば、ローカルビット線ＬＢＬ０に接続されたメモリセルが選択され、ローカルビット線ＬＢＬ２に接続されたメモリセルが非選択とされる。

まず、書き込み回路５０は、書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１にそれぞれ負電位ＶＢＢ１（−６Ｖ）、接地電圧ＶＳＳ（０Ｖ）を印加する。そして、ロウデコーダ２０は、ワード線ＷＬ０を選択して、選択ワード線ＷＬ０に正電圧ＶＰＰ（１２Ｖ）を印加する。また、ロウデコーダ２０は、全てのセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に負電位ＶＢＢ１（−６Ｖ）を印加する。さらに、ロウデコーダ２０は、書き込み対象のメモリセルが形成されているｐ型ウェル領域２０２に負電位ＶＢＢ１を印加する。

カラムデコーダ４０は、選択ワード線ＷＬ０を含むメモリセルブロックＢＬＫに対応する書き込み用カラムセレクタＷＣＳに接続された２本の書き込み用カラム選択線のうち、書き込み用カラム選択線ＷＣＳＬ０を選択する。これにより、書き込み用カラムセレクタＷＣＳ内のＭＯＳトランジスタ１１、１３がオン状態とされる。その結果、書き込み用グローバルビット線ＷＧＢＬ０とローカルビット線ＬＢＬ０とが電気的に接続され、書き込み用グローバルビット線ＷＧＢＬ１とローカルビット線ＬＢＬ２とが電気的に接続される。

また、カラムデコーダ４０は、選択ワード線ＷＬ０を含まないメモリセルブロックＢＬＫに対応する書き込み用カラムセレクタＷＣＳに接続された書き込み用カラム選択線を全て非選択とする。そのため、選択ワード線を含まないメモリセルブロックＢＬＫに対応する書き込み用カラムセレクタＷＣＳ内のＭＯＳトランジスタ１１〜１４はオフ状態とされる。

さらに、カラムデコーダ４０は、全ての読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）を非選択とする。これにより、全ての読み出し用カラムセレクタＲＣＳ内のＭＯＳトランジスタ１５〜１８はオフ状態とされる。従って、読み出し用グローバルビット線ＲＧＢＬとローカルビット線ＬＢＬ０〜ＬＢＬ３とは、電気的に分離されている。

さらに、カラムデコーダ４０は、非選択とされるローカルビット線ＬＢＬ１、ＬＢＬ３に接続されるＭＯＳトランジスタ４２、４４をオン状態とすべく、書き込み禁止用カラム選択線ＩＣＳＬ１をハイレベル（Ｖcc２）とする。選択ローカルビット線ＬＢＬ０、ＬＢＬ２に対応するＭＯＳトランジスタ４１、４３に接続される書き込み禁止用カラム選択線ＩＣＳＬ０はローレベル（０Ｖ）とされ、ＭＯＳトランジスタ４１、４３はオフ状態である。その結果、非選択ローカルビット線ＬＢＬ１、ＬＢＬ３には書き込み禁止電圧ＶＰＩ（０Ｖ）が印加される。

上記のような電圧制御により、書き込み用カラムセレクタＷＣＳ内のＭＯＳトランジスタ１１を介して、書き込み用グローバルビット線ＷＧＢＬ０から、選択ワード線ＷＬ０を含むメモリセルブロックＢＬＫのローカルビット線ＬＢＬ０に、書き込み電圧（ＶＢＢ１）が与えられる。さらに、ＭＯＳトランジスタ１３を介して、書き込み用グローバルビット線ＷＧＢＬ１から、選択ワード線ＷＬ０を含むメモリセルブロックＢＬＫのローカルビット線ＬＢＬ２に、書き込み禁止電圧ＶＰＩ（０Ｖ）が与えられる。

その結果、書き込み用グローバルビット線ＷＧＢＬ１及びワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにおいては、ゲート−チャネル間の電位差が十分ではない（ＶＰＰ−ＶＰＩ＝１２Ｖ）ため、フローティングゲートに電子は注入されず、メモリセルＭＣは負の閾値を維持する。すなわち“１”データが書き込まれる。また、非選択ローカルビット線ＬＢＬ１、ＬＢＬ３及びワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにおいても、チャネルにＶＰＩが印加されているため、フローティングゲートに電子は注入されず、メモリセルＭＣは負の閾値を保持する。他方、書き込み用グローバルビット線ＷＧＢＬ０及びワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにおいては、ゲート−チャネル間の電位差が十分である（ＶＰＰ−ＶＢＢ１＝１８Ｖ）ため、ＦＮ tunnelingによってフローティングゲートに電子が注入される。その結果、メモリセルトランジスタＭＴの閾値は正に変化する、すなわち“０”データが書き込まれる。

＜読み出し動作＞
次に、読み出し動作について説明する。ローカルビット線ＬＢＬ０及びワード線ＷＬ０に接続されたメモリセルトランジスタＭＴからデータを読み出すものとする。データは、メモリセルブロックＢＬＫあたり１つのメモリセルＭＣから読み出される。但し、１つのメモリセルブロックＢＬＫあたり複数本の読み出し用グローバルビット線が存在する場合には、その数だけデータが読み出される。

まず、カラムデコーダ４０は、選択セレクトゲート線ＳＧ０を含むメモリセルブロックＢＬＫに対応する読み出し用カラムセレクタＲＣＳに接続された４本の読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ３のうち、読み出し用カラム選択線ＲＣＳＬ０を選択する。これにより、選択セレクトゲート線ＳＧ０を含むメモリセルブロックＢＬＫに対応する読み出し用カラムセレクタＲＣＳ内のＭＯＳトランジスタ１５がオン状態とされる。

また、カラムデコーダ４０は、全ての書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）を非選択とする。これにより、全ての書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）内の４つのＭＯＳトランジスタ１１〜１４の全てがオフ状態とされる。従って、書き込み用グローバルビット線ＷＧＢＬとローカルビット線ＬＢＬ０〜ＬＢＬ３とは、電気的に分離されている。

書き込み回路５０は、読み出し時、全ての書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１に０Ｖを印加する。また、読み出し回路６０は、読み出し用グローバルビット線ＲＧＢＬ０を所定のプリチャージ電圧にプリチャージする。

セレクトゲートデコーダ３０は、セレクトゲート線ＳＧ０を選択（ハイレベル：Ｖcc２）する。また、ロウデコーダ２０は、全てのワード線ＷＬ０〜ＷＬ（４ｍ−１）を非選択（０Ｖ）とし、且つｐ型ウェル領域２０２の電圧ＶＰＷを０Ｖとする。さらに、ソース線ドライバ７０は、ソース線の電位を０Ｖとする。

上記のような電圧制御により、セレクトゲート線ＳＧ０に接続された選択トランジスタＳＴがオン状態となり、選択ワード線ＷＬ０及び選択ローカルビット線ＬＢＬ０に接続されたメモリセルトランジスタＭＴに書き込まれているデータが“１”であれば、読み出し用グローバルビット線ＲＧＢＬ０からソース線に電流が流れる。他方、書き込まれているデータが“０”であれば、電流は流れない。そして、メモリセルＭＣに電流が流れることによる読み出し用グローバルビット線の電位変化を、読み出し回路６０が増幅する。

＜消去動作＞
次に、消去動作について説明する。本実施形態では、選択メモリセルブロック内の１本のワード線に接続されたメモリセルＭＣからなる１ページ単位で消去を行う。図４は、消去動作における電圧関係を説明する図である。消去動作は、ＦＮ tunnelingによってフローティングゲートから電子を引き抜くことによって行われる。選択メモリセルブロック内におけるワード線ＷＬ０に接続された１ページ分のメモリセルＭＣのデータを消去するものとする。

消去動作にあたっては、ＭＯＳトランジスタ１１〜１８の全てがオフ状態とされる。従って、全ての書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１、読み出し用グローバルビット線ＲＧＢＬ０、及び全てのローカルビット線ＬＢＬ０〜ＬＢＬ３は、フローティング状態となる。

ロウデコーダ２０は、ワード線ＷＬ０を選択して、選択ワード線ＷＬ０に負電圧ＶＢＢ２（−８Ｖ）を印加する。また、ロウデコーダ２０は、選択ワード線ＷＬ０以外の非選択ワード線に正電圧Ｖcc２（３Ｖ）を印加する。また、ロウデコーダ２０は、選択メモリセルブロックが形成されているｐ型ウェル領域２０２の電圧ＶＰＷを消去電圧（１２Ｖ）とする。全セレクトゲート線ＳＧ０〜ＳＧ３は、フローティング状態とされる。

なお、ｐ型ウェル領域２０２に正電圧（１２Ｖ）が印加されることによって、ダイオードＤ０〜Ｄ３には順方向バイアスが印加される。従って、ダイオードＤ０〜Ｄ３における電圧降下をＶｆ（例えば０．７Ｖ）とすると、全てのセレクトゲート線ＳＧ０〜ＳＧ３の電位は（１２Ｖ−Ｖｆ）まで上昇する。また、ソース線ＳＬがフローティング状態とされ、選択トランジスタＳＴの寄生ダイオードによる電圧降下をＶｆとすると、ソース線ＳＬの電位は（１２Ｖ−Ｖｆ）まで上昇する。

上記のような電圧制御により、選択ワード線ＷＬ０に接続されたメモリセルトランジスタのフローティングゲートから電子がＦＮ tunnelingによってｐ型ウェル領域２０２に引き抜かれる。これにより、選択ワード線ＷＬ０に接続されたメモリセルＭＣのデータが消去され、閾値電圧が負となる。一方、非選択ワード線ＷＬ１〜ＷＬ３に接続されたメモリセルトランジスタでは、コントロールゲート−ｐ型ウェル領域２０２間の電位差が小さいため、フローティングゲートから電子が引き抜かれず、データが消去されない。このようにして、選択メモリセルブロック内の１ページ分のデータのみが消去される。

次に、消去時の電圧制御シーケンスについて説明する。従来のように選択メモリセルブロック内の全てのメモリセルを一括消去する場合は、誤消去の問題は発生しない。しかし、本実施形態では、選択メモリセルブロック内の一部のメモリセルのみを消去するようにしているため、非消去であるはずのメモリセルのデータが誤って消去されてしまうことが懸念される。

始めに、選択メモリセルブロック内の全てのメモリセルを一括消去する場合（比較例）における電圧制御シーケンスについて説明する。図５は、比較例に係る消去時の電圧制御動作を示すフローチャートである。なお、以下に説明する電圧制御は、選択メモリセルブロックに設けられた要素について実行される。

まず、ステップＳ１００及びステップＳ１０１において初期設定が行われる。すなわち、全てのワード線にローレベル電圧（０Ｖ）を印加する（ステップＳ１００）。続いて、全てのセレクトゲート線及びソース線にローレベル電圧（０Ｖ）を印加する（ステップＳ１０１）。

続いて、選択メモリセルブロックが形成されたｐ型ウェル領域に正電圧ＶＰＰ（１２Ｖ）を印加する（ステップＳ１０２）。続いて、全てのセレクトゲート線及びソース線をフローティング状態にする（ステップＳ１０３）。これにより、全てのセレクトゲート線及びソース線の電位が（１２Ｖ−Ｖｆ）まで上昇する。

続いて、全てのワード線に負電圧ＶＢＢ２（−８Ｖ）を印加する（ステップＳ１０４）。これにより、消去動作が実行され、選択メモリセルブロック内の全てのメモリセルのデータが消去される。

続いて、ステップＳ１０５〜Ｓ１０７において電圧回復動作が行われる。すなわち、全てのワード線にローレベル電圧（０Ｖ）を印加する（ステップＳ１０５）。続いて、全てのセレクトゲート線及びソース線にローレベル電圧（０Ｖ）を印加する（ステップＳ１０６）。続いて、選択メモリセルブロックが形成されたｐ型ウェル領域にローレベル電圧（０Ｖ）を印加する（ステップＳ１０２）。

図５の電圧回復動作では、ｐ型ウェル領域の電位が１２Ｖの状態で、ワード線、セレクトゲート線、及びソース線の電位が大きく低下する。よって、図５の電圧制御シーケンスを本実施形態の消去動作に適用した場合、カップリングなどに起因するディスターブによって非選択ワード線の電位が低下し、非消去のメモリセルのデータが誤って消去される可能性がある。以下に、このような誤消去を抑制するための消去時の電圧制御シーケンスについて説明する。図６は、本実施形態に係る消去時の電圧制御動作を示すフローチャートである。なお、以下に説明する電圧制御は、選択メモリセルブロックに設けられた要素について実行される。

まず、ステップＳ２００及びステップＳ２０１において初期設定が行われる。すなわち、ロウデコーダ２０は、選択ワード線、非選択ワード線にそれぞれ、ローレベル電圧（０Ｖ）、ハイレベル電圧（３Ｖ）を印加する（ステップＳ２００）。続いて、ロウデコーダ２０は、全てのセレクトゲート線にローレベル電圧（０Ｖ）を印加し、また、ソース線ドライバ７０は、ソース線ＳＬにローレベル電圧（０Ｖ）を印加する（ステップＳ２０１）。

続いて、ロウデコーダ２０は、選択メモリセルブロックが形成されたｐ型ウェル領域２０２に正電圧ＶＰＰ（１２Ｖ）を印加する（ステップＳ２０２）。続いて、ロウデコーダ２０は、全てのセレクトゲート線をフローティング状態にし、また、ソース線ドライバ７０は、ソース線ＳＬをフローティング状態にする（ステップＳ２０３）。これにより、全てのセレクトゲート線及びソース線の電位が（１２Ｖ−Ｖｆ）まで上昇する。

続いて、ロウデコーダ２０は、選択ワード線に負電圧ＶＢＢ２（−８Ｖ）を印加する（ステップＳ２０４）。これにより、消去動作が実行され、選択メモリセルブロック内で選択ワード線に接続されたメモリセルのデータのみが消去される。

続いて、ステップＳ２０５〜Ｓ２０８において電圧回復動作が行われる。すなわち、ロウデコーダ２０は、選択メモリセルブロックが形成されたｐ型ウェル領域２０２にハイレベル電圧（３Ｖ）を印加する（ステップＳ２０５）。続いて、ロウデコーダ２０は、全てのワード線にローレベル電圧（０Ｖ）を印加する（ステップＳ２０６）。続いて、ロウデコーダ２０は、全てのセレクトゲート線にローレベル電圧（０Ｖ）を印加し、また、ソース線ドライバ７０は、ソース線ＳＬにローレベル電圧（０Ｖ）を印加する（ステップＳ２０７）。続いて、ロウデコーダ２０は、選択メモリセルブロックが形成されたｐ型ウェル領域２０２にローレベル電圧（０Ｖ）を印加する（ステップＳ２０７）。

図６の電圧回復動作では、ｐ型ウェル領域２０２の電位を０Ｖに回復する場合に、２つのステージを用意している。第１のステージでは、ｐ型ウェル領域２０２の電位を一旦３Ｖにする。その後、全てのワード線、全てのセレクトゲート線、及びソース線ＳＬを０Ｖにする。そして、第２のステージにおいて、ｐ型ウェル領域２０２の電位を０Ｖにするようにしている。これにより、ワード線、セレクトゲート線、及びソース線の電位が大きく低下する際にｐ型ウェル領域２０２も十分低い電圧に設定されているので、ディスターブによる誤消去を抑制する。結果として、非消去のメモリセルのデータを保持することが可能となる。

［３．ロウデコーダ２０の構成例］
次に、ロウデコーダ２０の構成について説明する。図７は、ロウデコーダ２０のうちワード線を選択する部分を抽出した回路図である。

ロウデコーダ２０は、ＮＡＮＤ回路４００，４０４〜４０７、インバータ回路４０１〜４０３，４１２〜４１５、及びＸＮＯＲ（exclusive NOR）回路４０８〜４１１を備えている。

ＮＡＮＤ回路４００の第１入力端子には、ロウ上位信号ＭＳＢが入力され、第２入力端子には、ステートマシン１１０からワード線オープン信号ＷＯが入力されている。ロウ上位信号ＭＳＢは、ロウアドレス信号ＲＡ０，ＲＡ１より上位の信号を纏めて表現したものであり、ロウ上位信号ＭＳＢには、ロウアドレス信号ＲＡ０，ＲＡ１より上位のロウアドレス信号やブロック選択信号などが含まれる。ワード線オープン信号ＷＯは、選択メモリセルブロックに配設された全てのワード線をオープン、すなわちローレベルにするためのものである。

ＮＡＮＤ回路４００の出力端子は、インバータ回路４０１を介して、ＮＡＮＤ回路４０４〜４０７の第３入力端子にそれぞれ接続されている。アドレスバッファ１００から送られるロウアドレス信号ＲＡ０は、ＮＡＮＤ回路４０５，４０７の第１入力端子にそれぞれ入力されている。ロウアドレス信号ＲＡ０がインバータ回路４０２によって反転された反転信号は、ＮＡＮＤ回路４０４，４０６の第１入力端子にそれぞれ入力されている。アドレスバッファ１００から送られるロウアドレス信号ＲＡ１は、ＮＡＮＤ回路４０６，４０７の第２入力端子にそれぞれ入力されている。ロウアドレス信号ＲＡ１がインバータ回路４０３によって反転された反転信号は、ＮＡＮＤ回路４０４，４０５の第２入力端子にそれぞれ入力されている。

ＮＡＮＤ回路４０４〜４０７の出力端子はそれぞれ、ＸＮＯＲ回路４０８〜４１１の第１入力端子に接続されている。ＸＮＯＲ回路４０８〜４１１の第２入力端子にはそれぞれ、ステートマシン１１０から逆選択信号ＲＥＶが入力されている。逆選択信号ＲＥＶがハイレベルの場合、ワード線の選択／非選択のロジックが逆になる。ＸＮＯＲ回路４０８〜４１１の出力端子はそれぞれ、インバータ回路４１２〜４１５を介してワード線ＷＬ０〜ＷＬ３に接続されている。

図８は、図７に示したロウデコーダ２０の論理値表である。図８の“ｘ”は、未使用（Don’t care）である。

図８に示すように、ロウアドレス信号ＲＡ０，ＲＡ１に応じて、ワード線ＷＬ０〜ＷＬ３のいずれかをハイレベルにする、すなわち単一選択が可能である。単一選択は、図８の“正”の欄に示している。また、ワード線オープン信号ＷＯをハイレベルにすることで、ワード線ＷＬ０〜ＷＬ３の全てをローレベルにすることが可能である。さらに、逆選択信号ＲＥＶをハイレベルにすることで、ワード線ＷＬ０〜ＷＬ３のロジックを逆にした単一逆選択が可能である。単一逆選択は、図８の“逆”の欄に示している。従って、ロウアドレス信号によって指定されるワード線をハイレベル（書き込み）にするのか、逆にローレベル（消去）にするのかを切り替える機能を有するロウデコーダ２０を実現できる。なお、ワード線のハイレベル及びローレベルの電圧は、ＮＡＮＤ回路、ＸＮＯＲ回路、及びインバータ回路に供給する電源のレベルを変えることで、任意に設定可能である。

図８のロウデコーダ２０を用いることで、消去時に、選択ワード線のみに負電圧ＶＢＢ２（−８Ｖ）を印加し、非選択ワード線にハイレベル電圧（３Ｖ）を印加するという電圧制御を行うことができる。さらに、ロウデコーダ２０は、書き込み動作も実現できる。

次に、ロウデコーダ２０の電源を切り替える切替回路の一例について説明する。図９は、ロウデコーダ２０に含まれる電源切替回路の回路図である。

ロウデコーダ２０は、デコード部５００に加えて、ｐ型ＭＯＳトランジスタ５０１〜５０３、ダイオード５０４〜５０７、及びｎ型ＭＯＳトランジスタ５０８〜５１０を備えている。

ｐ型ＭＯＳトランジスタ５０１のソースには、電圧発生回路１２０から１．５Ｖが供給され、ゲートには、ステートマシン１１０からゲート電圧ＯＮｂ１が供給され、ドレインは、ダイオード５０４のアノードに接続されている。ダイオード５０４のカソードは、デコード部５００に接続されている。

ｐ型ＭＯＳトランジスタ５０２のソースには、電圧発生回路１２０から３Ｖが供給され、ゲートには、ステートマシン１１０からゲート電圧ＯＮｂ２が供給され、ドレインは、ダイオード５０５のアノードに接続されている。ダイオード５０５のカソードは、デコード部５００に接続されている。

ｐ型ＭＯＳトランジスタ５０３のソースには、電圧発生回路１２０から１２Ｖが供給され、ゲートには、ステートマシン１１０からゲート電圧ＯＮｂ３が供給され、ドレインは、デコード部５００に接続されている。

ｎ型ＭＯＳトランジスタ５０８のソースには、電圧発生回路１２０から０Ｖが供給され、ゲートには、ステートマシン１１０からゲート電圧ＯＮ１が供給され、ドレインは、ダイオード５０６のカソードに接続されている。ダイオード５０６のアノードは、デコード部５００に接続されている。

ｎ型ＭＯＳトランジスタ５０９のソースには、電圧発生回路１２０から−６Ｖが供給され、ゲートには、ステートマシン１１０からゲート電圧ＯＮ２が供給され、ドレインは、ダイオード５０７のカソードに接続されている。ダイオード５０７のアノードは、デコード部５００に接続されている。

ｎ型ＭＯＳトランジスタ５１０のソースには、電圧発生回路１２０から−８Ｖが供給され、ゲートには、ステートマシン１１０からゲート電圧ＯＮ３が供給され、ドレインは、デコード部５００に接続されている。

図９に示すように、ｐ型ＭＯＳトランジスタ５０３よりも低電圧になるｐ型ＭＯＳトランジスタ５０１，５０２には、逆流防止用のダイオード５０４，５０５を接続することが望ましい。同様に、ｎ型ＭＯＳトランジスタ５１０よりも高電圧になるｎ型ＭＯＳトランジスタ５０８，５０９には、逆流防止用のダイオード５０６，５０７を接続することが望ましい。

デコード部５００は、図７の回路に対応する。ステートマシン１１０からロウデコーダ２０に入力される各種制御信号は、図示せぬレベルシフタにより電圧変換された後、デコード部５００に送られる。また、ステートマシン１１０からロウデコーダ２０に入力されるゲート電圧は、図示せぬレベルシフタにより電圧変換された後、ＭＯＳトランジスタに供給される。

図９のように構成されたロウデコーダ２０は、複数の電源の切り替えが可能である。よって、このロウデコーダ２０を用いることで、所望の電源を用いて書き込み動作、消去動作、及び読み出し動作を行うことができる。

次に、図７に示したデコード部より上位のデコード部の構成の一例について説明する。図１０は、ロウデコーダ２０に含まれる上位デコード部の回路図である。例えば、ロウデコーダ２０は、３２本のワード線ＷＬ０〜ＷＬ３２を選択できるものとする。

ロウデコーダ２０は、８個の下位デコード部５００Ａ〜５００Ｈ、８個のＮＡＮＤ回路５２０Ａ〜５２０Ｈ、及び３個のインバータ回路５２１〜５２３を備えている。下位デコード部５００Ａ〜５００Ｈの各々は、図７の回路に対応する。下位デコード部５００Ａ〜５００Ｈにはそれぞれ、４本ずつワード線が接続されている。

ＮＡＮＤ回路５２０Ａ〜５２０Ｈ、及びインバータ回路５２１〜５２３は、アドレスバッファ１００から送られるロウアドレス信号ＲＡ２〜ＲＡ４をデコードする。そして、ＮＡＮＤ回路５２０Ａ〜５２０Ｈはそれぞれ、ロウ上位信号ＭＳＢを下位デコード部５００Ａ〜５００Ｈに供給する。

［４．変形例］
選択ワード線、すなわち消去されるワード線の数は、上記説明のように１本であってもよし、２本以上であってもよい。以下に、消去時に複数のワード線を選択可能なロウデコーダ２０の構成について説明する。

図１１は、変形例に係るロウデコーダ２０の回路図である。ロウデコーダ２０は、ＮＡＮＤ回路４００，４０４〜４０７、インバータ回路４０１，４１２〜４１５、及びＸＮＯＲ回路４０８〜４１１，４２０，４２１を備えている。

ＸＮＯＲ回路４２０の第１入力端子には、アドレスバッファ１００からロウアドレス信号ＲＡ０が入力され、第２入力端子には、ステートマシン１１０から二重選択信号ＤＳが入力されている。二重選択信号ＤＳは、２本のワード線を同時に選択するためのものである。ＸＮＯＲ回路４２０の出力端子は、ＮＡＮＤ回路４０４，４０６の第１入力端子にそれぞれ接続されている。

ＸＮＯＲ回路４２１の第１入力端子には、アドレスバッファ１００からロウアドレス信号ＲＡ１が入力され、第２入力端子には、ステートマシン１１０から四重選択信号ＱＳが入力されている。四重選択信号ＱＳは、４本のワード線を同時に選択するためのものである。ＸＮＯＲ回路４２１の出力端子は、ＮＡＮＤ回路４０４，４０５の第２入力端子にそれぞれ接続されている。その他の構成は、図７と同じである。

図１２は、２本のワード線を同時に選択する二重選択の論理値表である。二重選択信号ＤＳをハイレベルにすることで、ワード線ＷＬ０，ＷＬ１の同時選択、若しくはワード線ＷＬ２，ＷＬ３の同時選択が可能である。また、逆選択信号ＲＥＶをハイレベルにすることで、ワード線ＷＬ０〜ＷＬ３のロジックを逆にした逆選択が可能である。

図１３は、４本のワード線を同時に選択する四重選択の論理値表である。二重選択信号ＤＳ及び四重選択信号ＱＳを共にハイレベルにすることで、４本のワード線ＷＬ０〜ＷＬ３の同時選択が可能である。また、逆選択信号ＲＥＶをハイレベルにすることで、ワード線ＷＬ０〜ＷＬ３のロジックを逆にした逆選択が可能である。図１３の例は、上位ロウデコーダにより選択された下位ロウデコーダに属する４本のワード線を同時選択する場合に使用される。

図１４は、奇数番目又は偶数番目のワード線を同時に選択する奇遇選択の論理値表である。二重選択信号ＤＳをローレベル、四重選択信号ＱＳをハイレベルにすることで、奇数番目のワード線ＷＬ１，ＷＬ３の同時選択、若しくは偶数番目のワード線ＷＬ０，ＷＬ２の同時選択が可能である。また、逆選択信号ＲＥＶをハイレベルにすることで、ワード線ＷＬ０〜ＷＬ３のロジックを逆にした逆選択が可能である。

［５．効果］
以上詳述したように本実施形態では、消去動作において、選択メモリセルブロックに配設された複数のワード線のうち１本又は２本以上のワード線を選択する。そして、選択ワード線のみに消去用の負電圧（−８Ｖ）を印加し、非選択ワード線にハイレベル電圧（３Ｖ）を印加することで、選択ワード線のみに接続されたメモリセルのデータを消去するようにしている。

従って本実施形態によれば、メモリセルブロックＢＬＫより少ない単位のメモリセル群に対して消去動作を行うことが可能となる。これにより、消去されるメモリセルの数が低減できるため、２Ｔｒフラッシュメモリの書き換え処理が低減できる。この結果、２Ｔｒフラッシュメモリの寿命を延ばすことが可能となる。

また、消去後にｐ型ウェル領域２０２の電位を０Ｖに回復する場合に、ｐ型ウェル領域２０２の電位を３Ｖにし、続いて、全てのワード線、全てのセレクトゲート線、及びソース線を０Ｖにし、その後、ｐ型ウェル領域２０２の電位を０Ｖにするようにしている。これにより、ディスターブによる誤消去を抑制することができる。結果として、非消去のメモリセルのデータを保持することが可能となる。

また、選択メモリセルブロックに配設された複数のワード線のうち多様な組み合わせの所定数のワード線の選択動作が可能である。これにより、効率よく消去動作を行うことができ、２Ｔｒフラッシュメモリの書き換え処理が低減できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…システムＬＳＩ、２…ＣＰＵ、３…２Ｔｒフラッシュメモリ、１０…メモリセルアレイ、１１〜１８，４１〜４４…ｎ型ＭＯＳトランジスタ、２０…ロウデコーダ、３０…セレクトゲートデコーダ、４０…カラムデコーダ、５０…書き込み回路、６０…読み出し回路、７０…ソース線ドライバ、８０…スイッチ群、９０…入力バッファ、１００…アドレスバッファ、１１０…ステートマシン、１２０…電圧発生回路、２００…ｐ型半導体基板、２０１…ｎ型ウェル領域、２０２…ｐ型ウェル領域、２０３…不純物拡散層、２０４…ゲート絶縁膜、２０５…ゲート電極、２１０，２３０…多結晶シリコン層、２２０…ゲート間絶縁膜、２５０，２８０，３００，３２０，３４０…層間絶縁膜、２６０，２７０，２９０，３１０，３３０…金属配線層、２６０…ソース線、４００，４０４〜４０７，５２０…ＮＡＮＤ回路、４０１〜４０３，４１２〜４１５，５２１〜５２３…インバータ回路、４０８〜４１１，４２０，４２１…ＸＮＯＲ回路、５００…デコード部、５０１〜５０３…ｐ型ＭＯＳトランジスタ、５０８〜５１０…ｎ型ＭＯＳトランジスタ、５０４〜５０７…ダイオード。

Claims (5)

1. 基板に設けられた複数の半導体領域と、
   前記複数の半導体領域の各々に設けられ、かつ直列に接続されたメモリトランジスタ及び選択トランジスタを有する複数の不揮発性メモリセルがマトリクス状に配置され、前記メモリトランジスタは、電荷蓄積層及びコントロールゲートを備える、メモリセルブロックと、
   同一行にあるメモリトランジスタを共通接続するようにして、前記複数のメモリトランジスタのコントロールゲートに接続された複数のワード線と、
   同一行にある選択トランジスタを共通接続するようにして、前記複数の選択トランジスタのゲートに接続された複数の選択ゲート線と、
   消去動作時に、前記半導体領域に消去電圧を印加した状態で、データが消去される選択ワード線に負の第１の電圧を印加し、データが消去されない非選択ワード線に正の第２の電圧を印加するロウデコーダと、
   を具備することを特徴とする不揮発性半導体記憶装置。
2. 前記ロウデコーダは、消去動作時に、データが消去される複数の選択ワード線を同時に選択することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記ロウデコーダは、データを消去した後に、前記半導体領域に前記消去電圧と接地電圧との間の第３の電圧を一旦印加する第１のステージと、前記半導体領域に接地電圧を印加する第２のステージとを実行することを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
4. 前記半導体領域に接続されたアノードと、各選択ゲート線に接続されたカソードとを有するダイオードをさらに具備し、
   前記ロウデコーダは、消去動作時に、前記複数の選択ゲート線をフローティング状態にすることを特徴とする請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
5. 前記複数の選択トランジスタのソースに共通接続されたソース線と、
   消去動作時に、前記ソース線をフローティング状態にするドライバと、
   をさらに具備することを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。

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