JP2012175021A

JP2012175021A - Power semiconductor device

Info

Publication number: JP2012175021A
Application number: JP2011037910A
Authority: JP
Inventors: Yukiyasu Nakao; 之泰中尾; Naoki Yuya; 直毅油谷; Akihiro Watanabe; 昭裕渡辺
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2011-02-24
Filing date: 2011-02-24
Publication date: 2012-09-10

Abstract

PROBLEM TO BE SOLVED: To provide a power semiconductor device that is manufactured by a simple manufacturing process and has high dielectric strength.SOLUTION: A power semiconductor device comprises: a SiC substrate 1 of a first conductivity type; a drift layer 2 of the first conductivity type that is formed on the SiC substrate 1 and has a recess structure 2a formed on the surface thereof; a termination portion 3 of a second conductivity type disposed in a surface of the recess structure 2a; Schottky electrodes 4 and 5 that are formed on the drift layer 2 so as to overlap one end of the termination portion 3 and are Schottky-connected to the drift layer 2; an insulating film 6 formed on the drift layer 2 so as to cover the termination portion 3; and a conductive film 8 that is formed on the insulating film 6 and is electrically connected to the Schottky electrode 5. The resistance value of the conductive film 8 ranges from 10(Ω/sq.) or more to 10(Ω/sq.) or less.

Description

この発明は、電力用半導体装置に関する。 The present invention relates to a power semiconductor device.

高耐圧、低損失および高耐熱を実現できる次世代のスイッチング素子として、炭化珪素（ＳｉＣ）を用いた半導体素子が有望視されており、インバータなどのパワー半導体装置への適用が期待されている。しかしＳｉＣ半導体装置には、多くの解決すべき課題が残されている。その一つは、半導体素子の終端部（例えばショットキー障壁ダイオードのショットキー電極の端部や、ｐｎダイオードやＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のｐｎ接合の端部）における電界集中より半導体装置の耐電圧特性が低下する問題である。 Semiconductor elements using silicon carbide (SiC) are promising as next-generation switching elements that can achieve high breakdown voltage, low loss, and high heat resistance, and are expected to be applied to power semiconductor devices such as inverters. However, many problems to be solved remain in the SiC semiconductor device. One of them is a semiconductor device due to electric field concentration at a terminal portion of a semiconductor element (for example, an end portion of a Schottky electrode of a Schottky barrier diode or an end portion of a pn diode or a pn junction of a MOSFET (Metal Oxide Semiconductor Field Effect Transistor)). This is a problem that the withstand voltage characteristics of the above deteriorate.

半導体素子の終端部に生じる電界を緩和する終端構造の代表例としては、ガードリング（ＧＲ：Guard Ring）構造や、ＪＴＥ（Junction Termination Extension）構造、ＦＬＲ（Field Limiting Ring）構造等がある。これらはいずれも半導体素子を囲むように形成される不純物拡散層である。一般に、ＪＴＥ構造は表面電界を低減する目的で設けられ、半導体素子の終端部から外へ向けて段階的に不純物濃度が低くなる構造を有している。これに対し、ＦＬＲ構造は同じ濃度の複数の不純物拡散層から成る。 Typical examples of the termination structure for relaxing the electric field generated at the termination portion of the semiconductor element include a guard ring (GR) structure, a JTE (Junction Termination Extension) structure, and an FLR (Field Limiting Ring) structure. These are all impurity diffusion layers formed so as to surround the semiconductor element. In general, the JTE structure is provided for the purpose of reducing the surface electric field, and has a structure in which the impurity concentration gradually decreases from the terminal portion of the semiconductor element to the outside. On the other hand, the FLR structure is composed of a plurality of impurity diffusion layers having the same concentration.

例えば下記の特許文献１には、ＧＲとＪＴＥとを組み合わせた終端構造が開示されている。特許文献１の終端構造は、ＧＲの外側に、当該ＧＲよりも不純物濃度を低くしたＪＴＥが配設された構造である。また特許文献１では、ＧＲおよびＪＴＥを、半導体層表面に設けたリセスの下に形成することにより、電界集中が生じ易いＧＲおよびＪＴＥの底端部と半導体層表面との距離を長くし、半導体層表面の電界を更に緩和させる技術が提案されている。 For example, Patent Document 1 below discloses a termination structure in which GR and JTE are combined. The termination structure of Patent Document 1 is a structure in which a JTE having an impurity concentration lower than that of the GR is disposed outside the GR. Further, in Patent Document 1, by forming GR and JTE under a recess provided on the surface of the semiconductor layer, the distance between the bottom end portion of GR and JTE where the electric field concentration is likely to occur and the surface of the semiconductor layer is increased. Techniques for further relaxing the electric field on the layer surface have been proposed.

国際公開第２００９／１１６４４４号International Publication No. 2009/116444

不純物濃度の異なる２種類の不純物領域を形成するＧＲ／ＪＴＥ構造では、夫々の位置に不純物を注入するためのマスクを形成する工程が必要となる。また、それらのマスクを作製するためには、各々のマスクの位置をアライメントするための基準（アライメントマーク）を前工程で作製する必要があり、アライメントマーク形成用、ＧＲ形成用、ＪＴＥ形成用と少なくとも３つのマスクが必要になる。 In the GR / JTE structure in which two types of impurity regions having different impurity concentrations are formed, a step of forming a mask for injecting impurities into each position is required. In addition, in order to manufacture these masks, it is necessary to prepare a reference (alignment mark) for aligning the positions of the respective masks in the previous process. For alignment mark formation, GR formation, and JTE formation At least three masks are required.

このように工程が複雑になる結果、各工程におけるマスクのばらつきによる特性の悪化、不良率の悪化、素子作製に費やす時間の増加によるコストの増加、などの問題が発生していた。 As a result of complicated processes, problems such as deterioration in characteristics due to mask variations in each process, deterioration in defect rate, and increase in cost due to an increase in time for device fabrication have occurred.

これらの点を改善するためにマスクを１枚にすることが考えられる。すなわち、終端構造をＧＲのみの構造とするかＦＬＲ構造にして注入工程を１つにすると共に、アライメントマークを形成する工程と注入用マスクを形成する工程を共通にすることで、１枚のマスクで終端構造を形成することが出来る。 In order to improve these points, it is conceivable to use one mask. That is, the termination structure is a structure of only GR or the FLR structure so that one implantation process is performed, and the process for forming the alignment mark and the process for forming the implantation mask are made common to form one mask. A termination structure can be formed.

そして、ＧＲあるいはＦＬＲを半導体層表面に設けたリセスの下に形成する。ただし、ＳｉＣ基板上に注入された不純物は、Ｓｉ基板上とは異なりほとんど拡散することなく活性化される。従ってリセス構造の極近傍に高濃度の不純物層が形成される。耐圧特性を確実なものとするためにＧＲあるいはＦＬＲは不純物濃度を高くして形成されるため、高電圧をカソードに印加した場合の不純物層における空乏層の伸びは少なく、高電界が発生しやすい。 Then, GR or FLR is formed under the recess provided on the surface of the semiconductor layer. However, the impurities implanted on the SiC substrate are activated with little diffusion unlike on the Si substrate. Therefore, a high concentration impurity layer is formed in the very vicinity of the recess structure. Since GR or FLR is formed with a high impurity concentration in order to ensure the withstand voltage characteristics, the depletion layer in the impurity layer does not grow much when a high voltage is applied to the cathode, and a high electric field is likely to be generated. .

特にリセス底面のコーナー部には強い電界が発生し、絶縁膜の絶縁破壊強度を超えると絶縁破壊が生じる。終端部をポリイミドなどの絶縁膜で覆う場合には、その外部に電荷が蓄積するとリセス部の電界強度が変動し、絶縁破壊を引き起こす要因となっていた。また、デバイスを電力変換用のモジュールに組み込む際には他の絶縁体で被うことが必要となるが、その工程においてポリイミド等の絶縁体表面に電荷が蓄積し絶縁耐力を低下させる原因となっていた。 In particular, a strong electric field is generated at the corner portion of the bottom surface of the recess, and dielectric breakdown occurs when the dielectric breakdown strength of the insulating film is exceeded. In the case where the terminal portion is covered with an insulating film such as polyimide, if electric charges are accumulated outside, the electric field strength of the recess portion fluctuates, causing a dielectric breakdown. In addition, when the device is incorporated in a module for power conversion, it is necessary to cover it with another insulator. In this process, charges accumulate on the surface of an insulator such as polyimide, causing a decrease in dielectric strength. It was.

そこで、本発明は上述の問題点に鑑み、製造プロセスが煩雑でなく、かつ高い絶縁耐力を有する電力用半導体装置の提供を目的とする。 SUMMARY OF THE INVENTION In view of the above problems, the present invention has an object to provide a power semiconductor device that does not require a complicated manufacturing process and has a high dielectric strength.

本発明の電力用半導体装置は、第１導電型のＳｉＣ基板と、前記ＳｉＣ基板上に形成され、その表面にリセス構造が形成された第１導電型のドリフト層と、前記リセス構造の表面内に配設された第２導電型の終端部と、前記終端部の一端にかかるように前記ドリフト層上に形成され、前記ドリフト層とショットキー接続するショットキー電極と、前記終端部を被うように前記ドリフト層上に形成された絶縁膜と、前記絶縁膜上に形成され、前記ショットキー電極と電気的に接続された導電膜とを備える。前記導電膜の抵抗値は１０⁶（Ω／ｓｑ．）以上１０¹³（Ω／ｓｑ．）以下である。 A power semiconductor device according to the present invention includes a first conductivity type SiC substrate, a first conductivity type drift layer formed on the surface of the SiC substrate, and having a recess structure formed on the surface, and a surface of the recess structure. And a Schottky electrode which is formed on the drift layer so as to cover one end of the termination portion and is Schottky connected to the drift layer, and covers the termination portion. As described above, an insulating film formed on the drift layer and a conductive film formed on the insulating film and electrically connected to the Schottky electrode are provided. The resistance value of the conductive film is 10 ⁶ (Ω / sq.) Or more and 10 ¹³ (Ω / sq.) Or less.

本発明の電力用半導体装置は、第１導電型のＳｉＣ基板と、前記ＳｉＣ基板上に形成され、その表面にリセス構造が形成された第１導電型のドリフト層と、前記リセス構造の表面内に配設された第２導電型の終端部と、前記終端部の一端にかかるように前記ドリフト層上に形成され、前記ドリフト層とショットキー接続するショットキー電極と、前記終端部を被うように前記ドリフト層上に形成された絶縁膜と、前記絶縁膜上に形成され、前記ショットキー電極と電気的に接続された導電膜とを備える。前記導電膜の抵抗値は１０⁶（Ω／ｓｑ．）以上１０¹³（Ω／ｓｑ．）以下であるので、絶縁膜に蓄積する電荷を逃がすことができ、高い絶縁耐力を有する電力用半導体装置となる。 A power semiconductor device according to the present invention includes a first conductivity type SiC substrate, a first conductivity type drift layer formed on the surface of the SiC substrate, and having a recess structure formed on the surface, and a surface of the recess structure. And a Schottky electrode which is formed on the drift layer so as to cover one end of the termination portion and is Schottky connected to the drift layer, and covers the termination portion. As described above, an insulating film formed on the drift layer and a conductive film formed on the insulating film and electrically connected to the Schottky electrode are provided. Since the resistance value of the conductive film is 10 ⁶ (Ω / sq.) Or more and 10 ¹³ (Ω / sq.) Or less, the electric charge accumulated in the insulating film can be released, and the power semiconductor device having high dielectric strength It becomes.

実施の形態１の電力用半導体装置の構成を示す断面図である。1 is a cross-sectional view illustrating a configuration of a power semiconductor device according to a first embodiment. 実施の形態１の電力用半導体装置の構成を示す上面図である。1 is a top view showing a configuration of a power semiconductor device according to a first embodiment. 実施の形態１の電力用半導体装置の製造工程を示す断面図である。FIG. 6 is a cross-sectional view showing a manufacturing process of the power semiconductor device of the first embodiment. 実施の形態１の電力用半導体装置の製造工程を示す断面図である。FIG. 6 is a cross-sectional view showing a manufacturing process of the power semiconductor device of the first embodiment. 実施の形態１の電力用半導体装置の製造工程を示す断面図である。FIG. 6 is a cross-sectional view showing a manufacturing process of the power semiconductor device of the first embodiment. 実施の形態１の電力用半導体装置の製造工程を示す断面図である。FIG. 6 is a cross-sectional view showing a manufacturing process of the power semiconductor device of the first embodiment. 実施の形態１の電力用半導体装置の製造工程を示す断面図である。FIG. 6 is a cross-sectional view showing a manufacturing process of the power semiconductor device of the first embodiment. 実施の形態２の電力用半導体装置の構成を示す断面図である。FIG. 6 is a cross-sectional view illustrating a configuration of a power semiconductor device according to a second embodiment. 実施の形態２の電力用半導体装置の構成を示す上面図である。FIG. 6 is a top view illustrating a configuration of a power semiconductor device according to a second embodiment. 実施の形態１の電力用半導体装置の構成を示す上面図である。1 is a top view showing a configuration of a power semiconductor device according to a first embodiment.

（実施の形態１）
＜構成＞
実施の形態１の電力用半導体装置の構成を示す断面図を図１に、上面図を図２に示す。図１は本実施の形態の電力用半導体装置としてのショットキーバリアダイオードの終端構造を示している。（０００１）面がＳｉ面である４Ｈ−ＳｉＣのｎ＋基板１上に、ＳｉＣのｎドリフト層２が形成される。ｎドリフト層２の不純物濃度は５×１０¹⁵（／ｃｍ³）程度であり、ｎ＋基板１の不純物濃度よりも低い。ｎドリフト層２の表面にはリセス構造２ａが形成される。リセス構造２ａの表面内には、終端部としてｐ型不純物が注入されたＧＲ層３が形成される。ＧＲ層は終端部での電界を緩和する目的で形成され、ここでのｐ型不純物は例えばＡｌである。 (Embodiment 1)
<Configuration>
FIG. 1 is a sectional view showing the configuration of the power semiconductor device of the first embodiment, and FIG. 2 is a top view thereof. FIG. 1 shows a termination structure of a Schottky barrier diode as a power semiconductor device of the present embodiment. An SiC n drift layer 2 is formed on a 4H—SiC n + substrate 1 whose (0001) plane is an Si plane. The impurity concentration of the n drift layer 2 is about 5 × 10 ¹⁵ (/ cm ³ ), which is lower than the impurity concentration of the n + substrate 1. A recess structure 2 a is formed on the surface of n drift layer 2. In the surface of the recess structure 2a, a GR layer 3 into which a p-type impurity is implanted is formed as a termination portion. The GR layer is formed for the purpose of relaxing the electric field at the terminal end, and the p-type impurity here is, for example, Al.

ＧＲ層３の一端にかかるようにｎドリフト層２上には、ｎドリフト層２とショットキー接触する金属層４が形成され、金属層４上には表面電極５が形成される。すなわち、金属層４と表面電極５でショットキー電極を構成している。例えば、金属層４はＴｉで形成され表面電極５はＡｌで形成される。ｎドリフト層２上には、ショットキー電極に隣接して終端部を覆うようにポリイミドからなる絶縁膜６がさらに形成され、絶縁膜６上には導電膜８が形成される。導電膜８は接続部９により表面電極５と電気的に接続される。 A metal layer 4 in Schottky contact with the n drift layer 2 is formed on the n drift layer 2 so as to cover one end of the GR layer 3, and a surface electrode 5 is formed on the metal layer 4. That is, the metal layer 4 and the surface electrode 5 constitute a Schottky electrode. For example, the metal layer 4 is made of Ti, and the surface electrode 5 is made of Al. An insulating film 6 made of polyimide is further formed on the n drift layer 2 so as to cover the terminal portion adjacent to the Schottky electrode, and a conductive film 8 is formed on the insulating film 6. The conductive film 8 is electrically connected to the surface electrode 5 by the connection portion 9.

導電膜８は絶縁膜６に蓄積する電荷を抑制する層である。導電膜８の抵抗値が１０⁶（Ω／ｓｑ．）より小さくなると、リーク電流が顕著に大きくなり極端な場合には絶縁破壊により素子が破壊されてしまう。一方、導電膜８の抵抗値が１０⁶（Ω／ｓｑ．）より大きくなると、絶縁膜６に誘起される電荷を抑制することが出来なくなる。以上のことから、導電膜８の抵抗値は１０⁶（Ω／ｓｑ．）以上１０¹³（Ω／ｓｑ．）以下に制限される。 The conductive film 8 is a layer that suppresses charges accumulated in the insulating film 6. When the resistance value of the conductive film 8 is smaller than 10 ⁶ (Ω / sq.), The leakage current is remarkably increased, and in an extreme case, the element is destroyed due to dielectric breakdown. On the other hand, when the resistance value of the conductive film 8 becomes larger than 10 ⁶ (Ω / sq.), It becomes impossible to suppress the charge induced in the insulating film 6. From the above, the resistance value of the conductive film 8 is limited to 10 ⁶ (Ω / sq.) Or more and 10 ¹³ (Ω / sq.) Or less.

但し、導電膜８はこの抵抗値の条件を満たす限りにおいて材質に制約を受けない。例えば金属薄膜、酸化物半導体、高分子材料に導電性微粒子を分散させた導電性樹脂、導電性高分子などを用いることができる。特に、導電性樹脂の高分子材料としてはポリイミド樹脂が、導電性高分子材料としては、ポリ３，４エチレンジオキシチオフェン（ＰＥＤＴ）とポリスチレンスルフォン酸（ＰＳＳ）の組み合わせが、耐熱性の観点から望ましい。導電膜８に高分子材料と導電性微粒子の混合体を用いる場合は、高分子材料と導電性微粒子の混合比や膜厚を変えることにより、抵抗値の制御が可能である。また、導電膜８に導電性高分子材料を用いる場合は、ドーパント濃度や膜厚を変えることにより、抵抗値の制御が可能である。 However, the conductive film 8 is not restricted by the material as long as the resistance value is satisfied. For example, a metal thin film, an oxide semiconductor, a conductive resin in which conductive fine particles are dispersed in a polymer material, a conductive polymer, or the like can be used. In particular, a polyimide resin is used as the polymer material of the conductive resin, and a combination of poly3,4 ethylenedioxythiophene (PEDT) and polystyrene sulfonic acid (PSS) is used as the conductive polymer material from the viewpoint of heat resistance. desirable. When a mixture of a polymer material and conductive fine particles is used for the conductive film 8, the resistance value can be controlled by changing the mixing ratio and film thickness of the polymer material and conductive fine particles. Further, when a conductive polymer material is used for the conductive film 8, the resistance value can be controlled by changing the dopant concentration and the film thickness.

接続部９は絶縁膜６に蓄積した電荷を導電膜８から受取って表面電極５に逃がすための層であり、上記した導電膜８と同じ抵抗値の制限を受ける。導電膜８と同じ材質であっても良い。また、接続部９は図２（ａ）に示すように導電膜１４の内側全てに形成してもよいし、図２（ｂ）に示すように部分的に形成してもよい。 The connection portion 9 is a layer for receiving the charge accumulated in the insulating film 6 from the conductive film 8 and releasing it to the surface electrode 5, and is subjected to the same resistance value limitation as that of the conductive film 8 described above. The same material as the conductive film 8 may be used. Further, the connecting portion 9 may be formed on the entire inside of the conductive film 14 as shown in FIG. 2A, or may be partially formed as shown in FIG.

また、導電膜８をポリイミドからなる絶縁膜１２（第２絶縁膜）で覆ってもよい。絶縁膜１２は、素子外周部と導電膜８間に高電界がかかる場合に終端部での沿面放電を抑制することを目的として設けられ、導電膜８全体を覆ってもよいし（図１０（ａ））、導電膜８の外側のみを覆ってもよい（図１０（ｂ））。また、特に高電界が発生し易いセルコーナー部で導電膜８を覆ってもよいし（図１０（ｃ））、セルコーナー部で導電膜８の外側を覆ってもよい（図１０（ｄ））。 The conductive film 8 may be covered with an insulating film 12 (second insulating film) made of polyimide. The insulating film 12 is provided for the purpose of suppressing creeping discharge at the terminal portion when a high electric field is applied between the outer periphery of the element and the conductive film 8, and may cover the entire conductive film 8 (FIG. 10 ( a)) Only the outer side of the conductive film 8 may be covered (FIG. 10B). In addition, the conductive film 8 may be covered with a cell corner portion where a high electric field is likely to be generated (FIG. 10C), or the outside of the conductive film 8 may be covered with a cell corner portion (FIG. 10D). ).

ｎ＋基板１の裏面側には、ｎ＋基板１とオーミック接触する金属層７が形成され、金属層７上には裏面電極１０が形成される。例えば、金属層７はＮｉで形成され裏面電極１０はＡｕで形成される。 A metal layer 7 in ohmic contact with the n + substrate 1 is formed on the back surface side of the n + substrate 1, and a back electrode 10 is formed on the metal layer 7. For example, the metal layer 7 is made of Ni, and the back electrode 10 is made of Au.

＜製造工程＞
実施の形態１の電力用半導体装置の製造工程を図３〜図６に沿って説明する。まず、４Ｈ−ＳｉＣのｎ＋基板１の表面上に、不純物濃度が５×１０¹⁵（／ｃｍ³）程度の低濃度のｎドリフト層２を形成する。次に、ｎドリフト層２の表面にリセス構造２ａを形成する。リセス構造２ａは垂直なリセスとしてもよいし、図３に示すようにテーパー形状のリセスとしてもよい。マスクの位置をアライメントするための基準となるアライメントマークを形成する際のエッチング工程でリセス構造２ａを形成するため、１回のエッチング工程でリセス構造２ａが形成される。その後、ｎドリフト層２の表面を犠牲酸化して保護膜１１を形成する（図３）。保護膜１１は例えば、厚みが１０ｎｍ以上５０ｎｍ以下のＳｉＯ₂熱酸化膜であり、プロセス保護膜として機能する。 <Manufacturing process>
A manufacturing process of the power semiconductor device according to the first embodiment will be described with reference to FIGS. First, an n drift layer 2 having a low concentration of about 5 × 10 ¹⁵ (/ cm ³ ) is formed on the surface of a 4H—SiC n + substrate 1. Next, a recess structure 2 a is formed on the surface of the n drift layer 2. The recess structure 2a may be a vertical recess, or may be a tapered recess as shown in FIG. Since the recess structure 2a is formed in the etching process when forming an alignment mark serving as a reference for aligning the mask position, the recess structure 2a is formed in one etching process. Thereafter, a protective film 11 is formed by sacrificing the surface of the n drift layer 2 (FIG. 3). The protective film 11 is, for example, a SiO ₂ thermal oxide film having a thickness of 10 nm to 50 nm and functions as a process protective film.

次に、リセス構造２ａの上部からＡｌイオンを注入することにより、ショットキー電極端部の電界集中緩和構造としてＧＲ層３を形成する（図４）。そして、ＧＲ層３のＡｌイオンを活性化させるためにアニールを行う。例えばこのアニールは、ファーネスタイプのＳｉＣ−ＣＶＤ装置を用いて、減圧したＨ₂及びＣ₃Ｈ₈雰囲気中で１３５０℃、１５分程度実施する。このアニールを行うことにより、Ｃ₃Ｈ₈が炭化珪素からの炭素原子の昇華を抑制し、バンチングステップに代表されるアニール後の表面凹凸を１ｎｍ未満に抑えることが可能である。表面凹凸を１ｎｍ未満に抑制することにより、後工程で保護膜１１を除去する際に、保護膜１１を残さず除去することが出来る。なお、このアニールは、高真空仕様あるいはＨ₂及びＣ₃Ｈ₈という特殊なガスを使用せずに、ＲＴＡタイプのアニール炉を用いて常圧Ａｒ雰囲気中で処理してもよい。 Next, by injecting Al ions from the upper part of the recess structure 2a, the GR layer 3 is formed as an electric field concentration relaxation structure at the end of the Schottky electrode (FIG. 4). Then, annealing is performed to activate Al ions in the GR layer 3. For example, this annealing is performed for about 15 minutes at 1350 ° C. in a reduced-pressure H ₂ and C ₃ H ₈ atmosphere using a furnace type SiC-CVD apparatus. By performing this annealing, it is possible for C ₃ H ₈ to suppress sublimation of carbon atoms from silicon carbide, and to suppress surface unevenness after annealing represented by a bunching step to less than 1 nm. By suppressing the surface unevenness to less than 1 nm, the protective film 11 can be removed without leaving the protective film 11 when the protective film 11 is removed in a subsequent process. This annealing may be performed in an atmospheric pressure Ar atmosphere using an RTA type annealing furnace without using a high vacuum specification or a special gas such as H ₂ and C ₃ H ₈ .

次に、ｎ＋基板１の裏面にＮｉからなる金属層７を蒸着形成し、アニールを施してオーミック接合を形成する。その後、ｎドリフト層２の表面に形成した保護膜１１を除去し、除去した面にＴｉ膜を蒸着して金属層４を形成する。金属層４はリセス構造の一方の端部を覆うようにパターニングし、４００℃以上６００℃以下で熱処理を行いショットキー接合を所望の特性に形成する（図５）。ショットキー接合材料としてＴｉを用いることにより、所望の順方向特性が得られるとともに、後述するウェットエッチングなどの加工プロセスが容易になる。なお、ここで金属層７を金属層４よりも先に形成したのは、金属層７の１０００℃程度のアニール工程で金属層４のショットキー接合が破壊されることを防ぐためである。また、保護膜１１を除去した後のｎドリフト層２表面は化学的にも再現性良く安定しているので、金属層４を形成する直前に保護膜１１を除去することにより、良好なショットキー接合が形成される。 Next, a metal layer 7 made of Ni is deposited on the back surface of the n + substrate 1 and annealed to form an ohmic junction. Thereafter, the protective film 11 formed on the surface of the n drift layer 2 is removed, and a Ti film is deposited on the removed surface to form the metal layer 4. The metal layer 4 is patterned so as to cover one end of the recess structure, and heat treatment is performed at 400 ° C. or more and 600 ° C. or less to form a Schottky junction with desired characteristics (FIG. 5). By using Ti as a Schottky bonding material, desired forward characteristics can be obtained, and a processing process such as wet etching described later can be facilitated. Here, the reason why the metal layer 7 is formed before the metal layer 4 is to prevent the Schottky junction of the metal layer 4 from being broken in the annealing process of the metal layer 7 at about 1000 ° C. Further, since the surface of the n drift layer 2 after the removal of the protective film 11 is chemically stable with good reproducibility, a good Schottky can be obtained by removing the protective film 11 immediately before forming the metal layer 4. A bond is formed.

次に、金属層４上に表面電極５を形成する（図６）。表面電極５として、例えばＡｌを厚み３μｍで蒸着形成し、写真製版によりレジスト開口部を熱リン酸などを用いたウェットエッチングでパターニングする。 Next, the surface electrode 5 is formed on the metal layer 4 (FIG. 6). As the surface electrode 5, for example, Al is vapor-deposited with a thickness of 3 μm, and the resist opening is patterned by wet etching using hot phosphoric acid or the like by photolithography.

なお、金属層４に熱処理を施した後に表面電極５を形成すると説明したが、金属層４上に表面電極５を形成してから熱処理を行うことがより望ましい。これにより、金属層４と表面電極５の界面の密着性を高めることが出来る。また、金属層４と表面電極５とを同時にウェットエッチングでパターニングすることが可能となり、写真製版の工程数を一回省略できる。 Although it has been described that the surface electrode 5 is formed after the metal layer 4 is heat-treated, it is more desirable to perform the heat treatment after the surface electrode 5 is formed on the metal layer 4. Thereby, the adhesiveness of the interface of the metal layer 4 and the surface electrode 5 can be improved. In addition, the metal layer 4 and the surface electrode 5 can be simultaneously patterned by wet etching, and the number of photolithography steps can be omitted once.

次に、リセス構造２ａを覆うようにしてｎドリフト層２上に絶縁膜６を形成する。例えば表面をＡｌメタライズした後、ｎドリフト層２および表面電極５上にポリイミドなどの絶縁膜６を塗布し、焼成する。このときの焼成温度はショットキー接合形成時の熱処理温度より５０℃以上低温にする。これは、熱処理により安定したショットキー接合の界面状態を再び不安定にしないためである。 Next, an insulating film 6 is formed on the n drift layer 2 so as to cover the recess structure 2a. For example, after Al metallizing the surface, an insulating film 6 such as polyimide is applied on the n drift layer 2 and the surface electrode 5 and baked. The firing temperature at this time is 50 ° C. or more lower than the heat treatment temperature at the time of forming the Schottky junction. This is because the interface state of the stable Schottky junction is not made unstable again by the heat treatment.

その後、絶縁膜６上に導電膜８を形成する。また、接続部９を形成して導電膜８と表面電極５を電気的に接続する。導電膜８に導電性樹脂や導電性高分子を用いる場合は、リソグラフィー法や印刷法、あるいはインクジェットによるパターニングが利用できる。接続部９と表面電極５との接続を確実に行うために、予め表面電極５にＡｒイオンミリングやアルカリ浸漬処理によるライトエッチングを行っておく事が望ましい。 Thereafter, a conductive film 8 is formed on the insulating film 6. Further, the connection portion 9 is formed to electrically connect the conductive film 8 and the surface electrode 5. When a conductive resin or a conductive polymer is used for the conductive film 8, a lithography method, a printing method, or ink-jet patterning can be used. In order to securely connect the connecting portion 9 and the surface electrode 5, it is desirable to perform light etching by Ar ion milling or alkali dipping treatment on the surface electrode 5 in advance.

なお、終端部での沿面放電を抑制するために前述した図１０に示す構成を形成する場合は、導電膜８上の所定の位置にポリイミドからなる絶縁膜１２を形成する。すなわち、例えば導電膜８の全体（図１０（ａ））、導電膜８の外側（図１０（ｂ））、セルコーナー部における導電膜８（図１０（ｃ））、セルコーナー部における導電膜８の外側（図１０（ｄ））のいずれかに、リソグラフィー法により絶縁膜１２をパターニングし形成する。 In order to suppress the creeping discharge at the terminal portion, the insulating film 12 made of polyimide is formed at a predetermined position on the conductive film 8 when the structure shown in FIG. That is, for example, the entire conductive film 8 (FIG. 10A), the outside of the conductive film 8 (FIG. 10B), the conductive film 8 at the cell corner (FIG. 10C), and the conductive film at the cell corner. The insulating film 12 is patterned and formed by lithography on any one of the outer sides 8 (FIG. 10D).

次に、ｎ＋基板１の裏面に裏面電極１０を形成する。例えばＮｉ＆Ａｕメタライズすることで、チップに裏面をダイボンドする際、半田の濡れ性を良好にすることが出来る。ここで、裏面電極１０は絶縁膜６の形成より後工程で形成しているが、その理由は、裏面電極１０を絶縁膜６より前に形成すると、絶縁膜６を３５０℃で焼成する工程で、金属層７のＮｉが裏面電極１０のＡｕ表面に拡散してＮｉ酸化物を形成するので、半田の濡れ性が極端に劣化してしまうからである。また、同様に裏面電極１０の酸化を抑制する観点から、導電膜１４の形成後に裏面電極１０を形成することが望ましい。こうして、図７に示す実施の形態１の電力用半導体装置が形成される。 Next, the back electrode 10 is formed on the back surface of the n + substrate 1. For example, by performing Ni & Au metallization, the solder wettability can be improved when the back surface of the chip is die-bonded. Here, the back electrode 10 is formed in a later step than the formation of the insulating film 6 because the back electrode 10 is formed in front of the insulating film 6 and the insulating film 6 is baked at 350 ° C. This is because Ni in the metal layer 7 diffuses into the Au surface of the back electrode 10 to form Ni oxide, and the wettability of the solder is extremely deteriorated. Similarly, from the viewpoint of suppressing the oxidation of the back electrode 10, it is desirable to form the back electrode 10 after forming the conductive film 14. Thus, the power semiconductor device of the first embodiment shown in FIG. 7 is formed.

＜効果＞
本実施の形態の電力用半導体装置は、第１導電型のＳｉＣ基板１（ｎ＋基板）と、ｎ＋基板１上に形成され、その表面にリセス構造２ａが形成された第１導電型のドリフト層（ｎドリフト層２）と、リセス構造２ａの表面内に配設された第２導電型の終端部（ＧＲ層３）と、ＧＲ層３の一端にかかるようにｎドリフト層２上に形成され、ｎドリフト層２とショットキー接続するショットキー電極（金属層４）と、ＧＲ層３を被うようにｎドリフト層２上に形成された第１の絶縁膜（絶縁膜６）と、絶縁膜６上に形成され、表面電極５と電気的に接続された導電膜８とを備え、導電膜８の抵抗値が１０⁶（Ω／ｓｑ．）以上１０¹³（Ω／ｓｑ．）以下であるので、絶縁膜６に誘起される電荷を導電膜８によって抑制することができ、高い絶縁耐力を有する電力用半導体装置となる。また、ＧＲ層３を１種類の不純物濃度で形成することにより不純物注入工程が複雑にならず、簡単に製造することができる。 <Effect>
The power semiconductor device of the present embodiment includes a first conductivity type SiC substrate 1 (n + substrate) and a first conductivity type drift layer formed on the n + substrate 1 and having a recess structure 2a formed on the surface thereof. (N drift layer 2), a terminal portion (GR layer 3) of the second conductivity type disposed in the surface of recess structure 2a, and one end of GR layer 3 are formed on n drift layer 2 A Schottky electrode (metal layer 4) that is Schottky connected to the n drift layer 2, a first insulating film (insulating film 6) formed on the n drift layer 2 so as to cover the GR layer 3, and an insulating layer A conductive film 8 formed on the film 6 and electrically connected to the surface electrode 5 is provided, and the resistance value of the conductive film 8 is 10 ⁶ (Ω / sq.) Or more and 10 ¹³ (Ω / sq.) Or less. Therefore, the electric charge induced in the insulating film 6 can be suppressed by the conductive film 8, and high insulation resistance can be achieved. A power semiconductor device having a. Further, by forming the GR layer 3 with one kind of impurity concentration, the impurity implantation process is not complicated and can be easily manufactured.

また、導電膜８を高分子材料と導電性微粒子の混合体で構成すれば、抵抗値の制御を高分子材料と導電性微粒子の混合比や膜厚を変えることで容易に行う事が可能である。 If the conductive film 8 is composed of a mixture of a polymer material and conductive fine particles, the resistance value can be easily controlled by changing the mixing ratio and film thickness of the polymer material and conductive fine particles. is there.

あるいは、導電膜８を導電性高分子材料で構成すれば、抵抗値の制御をドーパント濃度や膜厚を変えることで容易に行う事が可能である。 Alternatively, if the conductive film 8 is made of a conductive polymer material, the resistance value can be easily controlled by changing the dopant concentration and the film thickness.

また、本実施の形態の電力用半導体装置は導電膜８上の所定部位を覆って形成された第２の絶縁膜（絶縁膜１２）をさらに備えるので、素子外周部と導電膜８間に高電界がかかる場合に終端部での沿面放電を抑制する。 In addition, since the power semiconductor device of the present embodiment further includes a second insulating film (insulating film 12) formed so as to cover a predetermined portion on the conductive film 8, there is a high gap between the element outer peripheral portion and the conductive film 8. When an electric field is applied, creeping discharge at the terminal portion is suppressed.

（実施の形態２）
＜構成＞
実施の形態２の電力用半導体装置の構成を示す断面図を図８に、上面図を図９に示す。これらの図において、図１〜７と同一又は対応する構成要素には同一の参照符号を付している。図８は本実施の形態の電力用半導体装置としてのショットキーバリアダイオードの終端構造を示している。導電膜８をＧＲ層３の全体を覆うように形成するのではなく、ＧＲ層３の金属層４が形成された側とは反対の端部の上方に形成する点が、実施の形態１とは異なる。 (Embodiment 2)
<Configuration>
FIG. 8 is a sectional view showing the configuration of the power semiconductor device of the second embodiment, and FIG. 9 is a top view thereof. In these drawings, the same or corresponding components as those in FIGS. 1 to 7 are denoted by the same reference numerals. FIG. 8 shows a termination structure of a Schottky barrier diode as a power semiconductor device of the present embodiment. The conductive film 8 is not formed so as to cover the entire GR layer 3, but is formed above the end of the GR layer 3 opposite to the side on which the metal layer 4 is formed. Is different.

導電膜８の面積が大きくなるとリーク電流が大きくなるため、リーク電流を抑制する観点からは導電膜８の面積は小さい方が良い。そこで、デバイスシミュレーションにより終端部分の電界強度を求め、２×１０⁶（Ｖ／ｃｍ）を超える領域のみを覆うように導電膜８を形成することで、絶縁膜６への電荷の蓄積を抑制しながらリーク電流を抑制する。 Since the leakage current increases as the area of the conductive film 8 increases, the area of the conductive film 8 is preferably small from the viewpoint of suppressing the leakage current. Therefore, the electric field strength at the terminal portion is obtained by device simulation, and the conductive film 8 is formed so as to cover only the region exceeding 2 × 10 ⁶ (V / cm), thereby suppressing the accumulation of charges in the insulating film 6. While suppressing the leakage current.

図８に示すショットキーバリアダイオードの終端構造では、ＧＲ層３の金属層４が覆っていない側の端部の電界強度が大きくなるため、この部分を覆うように導電膜８を形成する。なお、接続部９は図９（ａ）に示すように導電膜１４の内側全てに形成してもよいし、図９（ｂ）に示すように部分的に形成してもよい。 In the termination structure of the Schottky barrier diode shown in FIG. 8, since the electric field strength at the end of the GR layer 3 on the side not covered with the metal layer 4 is increased, the conductive film 8 is formed so as to cover this portion. The connecting portion 9 may be formed on the entire inside of the conductive film 14 as shown in FIG. 9A, or may be partially formed as shown in FIG. 9B.

これ以外の点については実施の形態１と同様であるため、説明を省略する。 Since the other points are the same as those in the first embodiment, description thereof is omitted.

＜効果＞
本実施の形態の電力用半導体装置では、導電膜８が終端部（ＧＲ層３）のショットキー電極（金属層４）に覆われていない方の端部上方に形成されるので、絶縁膜６に誘起される電荷を導電膜８によって抑制する他、リーク電流が低減できる。 <Effect>
In the power semiconductor device of the present embodiment, since the conductive film 8 is formed above the end of the terminal portion (GR layer 3) that is not covered with the Schottky electrode (metal layer 4), the insulating film 6 In addition to suppressing the charge induced by the conductive film 8, the leakage current can be reduced.

１ｎ＋基板、２ｎドリフト層、２ａリセス構造、３ＧＲ層、４，７金属層、５表面電極、６，１２絶縁膜、８導電膜、９接続部、１０裏面電極、１１保護膜。 1 n + substrate, 2 n drift layer, 2a recess structure, 3 GR layer, 4,7 metal layer, 5 surface electrode, 6,12 insulating film, 8 conductive film, 9 connecting portion, 10 back electrode, 11 protective film.

Claims

第１導電型のＳｉＣ基板と、
前記ＳｉＣ基板上に形成され、その表面にリセス構造が形成された第１導電型のドリフト層と、
前記リセス構造の表面内に配設された第２導電型の終端部と、
前記終端部の一端にかかるように前記ドリフト層上に形成され、前記ドリフト層とショットキー接続するショットキー電極と、
前記終端部を被うように前記ドリフト層上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成され、前記ショットキー電極と電気的に接続された導電膜とを備え、
前記導電膜の抵抗値が１０⁶（Ω／ｓｑ．）以上１０¹³（Ω／ｓｑ．）以下である、
電力用半導体装置。 A first conductivity type SiC substrate;
A drift layer of a first conductivity type formed on the SiC substrate and having a recess structure formed on a surface thereof;
A second conductivity type termination disposed within the surface of the recess structure;
A Schottky electrode formed on the drift layer so as to cover one end of the termination, and Schottky connected to the drift layer;
A first insulating film formed on the drift layer so as to cover the termination portion;
A conductive film formed on the first insulating film and electrically connected to the Schottky electrode;
The conductive film has a resistance value of 10 ⁶ (Ω / sq.) Or more and 10 ¹³ (Ω / sq.) Or less.
Power semiconductor device.

前記導電膜は高分子材料と導電性微粒子の混合体で構成される、請求項１に記載の電力用半導体装置。 The power semiconductor device according to claim 1, wherein the conductive film is composed of a mixture of a polymer material and conductive fine particles.

前記導電膜は導電性高分子材料で構成される、請求項１に記載の電力用半導体装置。 The power semiconductor device according to claim 1, wherein the conductive film is made of a conductive polymer material.

前記導電膜は、前記終端部の前記ショットキー電極に覆われていない方の端部上方に形成される、
請求項１〜３のいずれかに記載の電力用半導体装置。 The conductive film is formed above the end of the terminal portion that is not covered with the Schottky electrode.
The power semiconductor device according to claim 1.

前記導電膜上の所定部位を覆って形成された第２の絶縁膜をさらに備える、
請求項１〜４のいずれかに記載の電力用半導体装置。 A second insulating film formed to cover a predetermined portion on the conductive film;
The power semiconductor device according to claim 1.