JP2012151163A - 半導体モジュール - Google Patents
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Abstract
【課題】信頼性が高い小型の半導体モジュールを得る。
【解決手段】リードフレーム23、24は、面実装基板50が接合される箇所で下側に厚くなっており、その上面側から面実装基板50が接合される。この際、面実装基板50は、面実装基板50の下面(一方の主面)とリードフレーム23、24の一方の主面(上面)とが当接するように、厚くされたリードフレーム23、24の間に搭載される。これらの間の接合は、下面電極53、54がそれぞれリードフレーム23、24とはんだで接合されることによって行われる。これにより、センサパッケージ52と接続された下面電極(第1の電極)53、54はそれぞれリードフレーム23、24と電気的に接続される。この半導体モジュールにおいては、パワー半導体チップはリードフレームの上面側に搭載されている。
【選択図】図3
【解決手段】リードフレーム23、24は、面実装基板50が接合される箇所で下側に厚くなっており、その上面側から面実装基板50が接合される。この際、面実装基板50は、面実装基板50の下面(一方の主面)とリードフレーム23、24の一方の主面(上面)とが当接するように、厚くされたリードフレーム23、24の間に搭載される。これらの間の接合は、下面電極53、54がそれぞれリードフレーム23、24とはんだで接合されることによって行われる。これにより、センサパッケージ52と接続された下面電極(第1の電極)53、54はそれぞれリードフレーム23、24と電気的に接続される。この半導体モジュールにおいては、パワー半導体チップはリードフレームの上面側に搭載されている。
【選択図】図3
Description
本発明は、半導体チップと、これを制御する制御用の素子が同一モールド層内に封入された構成を具備する半導体モジュールの構造に関する。
パワー半導体素子(例えばパワーMOSFET、IGBT等)を内蔵するパワー半導体モジュールとして、IPM(Intelligent Power Module)が知られている。IPMにおいては、パワー半導体素子が形成されたパワー半導体チップと、これを直接制御するための制御用ICチップが同一のパッケージ中に封入されている。制御用ICチップは、例えばパワー半導体チップの温度を測定して、これに応じた制御を行うことにより、適正な動作を行う。あるいは、これ以外にも、パワー半導体素子のより高度な制御を行うことができる。
こうした形態の半導体モジュールにおいては、大電力で動作を行うために発熱量が大きなパワー半導体チップと、その制御を行う制御用ICチップとを高密度で同一パッケージ中に封入することが必要になる。この際、これらの半導体チップは樹脂で構成されたモールド層中に封入されることによって、電気的・機械的に保護される。この場合に上記の要求を満たすための構造が各種提案されている。
例えば、特許文献1には、銅で形成されたリードフレーム中に窪みを設け、各種の半導体チップが両方の主面に搭載された両面実装基板がこの窪みの中に収容されて固定された構成の半導体基板が記載されている。両面実装基板の基体は絶縁物で構成され、その中に金属で構成されたパターンが形成されることにより、両面に搭載された半導体チップを用いた回路が形成される。この構成においては、両面実装基板の両面に適宜半導体チップが配置されるため、設計の自由度が高くなり、全体の面積を小さくすることが可能である。
また、特許文献2には、半導体チップを搭載した回路基板が、銅で構成されたリードフレームに搭載された構成の半導体モジュールが記載されている。この構成においても、回路基板上の配線パターンとリードフレームのパターンとを適宜設定することにより、設計の自由度を高くすることが可能である。
特許文献1に記載の技術においては、全体の面積を小さくすることが可能であるものの、放熱の点では問題がある。例えば、パワー半導体チップと制御用ICチップをそれぞれ両面実装基板の異なる側の面に搭載した場合、パワー半導体チップの発熱が制御用ICチップに伝わりやすくなる。また、こうした両面実装基板の両面に高密度に半導体チップを搭載した場合には、実装基板の両面において空隙なくモールド材を充填してモールド層を形成することが必要になる。一般に、こうした構造をモールド材中に封入するためには、液状あるいは軟化したモールド樹脂中にこの構造を設置した後にモールド樹脂を固化させる。この際、各面における半導体チップの構成が均等でないと、モールド材の充填が不均一になり、一方の面側に空隙が形成されやすくなる。また、この点からも放熱性が劣化する。また、空隙が形成された側では半導体チップ間の絶縁性も劣化する。すなわち、この半導体モジュールの信頼性を高くすることは困難であった。
特許文献2に記載の技術においては、こうした問題は生じないが、リードフレームにおける同一の面側に回路基板、半導体チップが順次積層される。このため、半導体モジュール全体の高さが増大する。このため、半導体モジュールを薄型化(小型化)することは困難である。
従って、信頼性が高い小型の半導体モジュールを得ることは困難であった。
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体モジュールは、半導体チップと、その制御を行い前記半導体チップよりも厚い制御用パッケージとが同一モールド層内に封止された構成を具備する半導体モジュールであって、前記制御用パッケージが絶縁性の基板の一方の主面に搭載され、前記制御用パッケージにおける一部の入出力端子と接続された第1の電極を前記一方の主面上に、かつ前記制御用パッケージにおける前記一部の入出力端子以外の出力端子と接続された第2の電極を前記基板の他方の主面上にそれぞれ設けた構成を具備する面実装基板と、一方の主面側が略同一平面をなすように配置された複数のリードフレームからなるリードフレーム群と、を具備し、前記リードフレーム群の一領域において前記複数のリードフレームは、他方の主面側において厚くなるように構成され、前記半導体チップは、前記リードフレーム群の前記一領域以外において一方の主面側に搭載され、前記面実装基板は、前記面実装基板の一方の主面が前記リードフレーム群の一方の主面と当接するように、前記一領域において厚くされた2つのリードフレーム間に搭載され、かつ前記第1の電極が前記2つのリードフレームに電気的に接続され、前記制御用パッケージの頂面は、前記2つのリードフレームの他方の主面側が厚くされた箇所から突出しない構成とされたことを特徴とする。
本発明の半導体モジュールは、前記リードフレーム群の側面から複数のリードが突出した構成とされ、前記リードフレーム群の一領域は前記リードが突出する方向における前記リードフレーム群の中央部であることを特徴とする。
本発明の半導体モジュールは、前記面実装基板において、前記制御用パッケージにおける前記一部の入出力端子以外の出力端子と前記第2の電極は前記基板内の内部配線を介して接続されたことを特徴とする。
本発明の半導体モジュールにおいて、前記制御用パッケージには、前記半導体チップに流れる電流を検出する素子が形成されたことを特徴とする。
本発明の半導体モジュールは、半導体チップと、その制御を行い前記半導体チップよりも厚い制御用パッケージとが同一モールド層内に封止された構成を具備する半導体モジュールであって、前記制御用パッケージが絶縁性の基板の一方の主面に搭載され、前記制御用パッケージにおける一部の入出力端子と接続された第1の電極を前記一方の主面上に、かつ前記制御用パッケージにおける前記一部の入出力端子以外の出力端子と接続された第2の電極を前記基板の他方の主面上にそれぞれ設けた構成を具備する面実装基板と、一方の主面側が略同一平面をなすように配置された複数のリードフレームからなるリードフレーム群と、を具備し、前記リードフレーム群の一領域において前記複数のリードフレームは、他方の主面側において厚くなるように構成され、前記半導体チップは、前記リードフレーム群の前記一領域以外において一方の主面側に搭載され、前記面実装基板は、前記面実装基板の一方の主面が前記リードフレーム群の一方の主面と当接するように、前記一領域において厚くされた2つのリードフレーム間に搭載され、かつ前記第1の電極が前記2つのリードフレームに電気的に接続され、前記制御用パッケージの頂面は、前記2つのリードフレームの他方の主面側が厚くされた箇所から突出しない構成とされたことを特徴とする。
本発明の半導体モジュールは、前記リードフレーム群の側面から複数のリードが突出した構成とされ、前記リードフレーム群の一領域は前記リードが突出する方向における前記リードフレーム群の中央部であることを特徴とする。
本発明の半導体モジュールは、前記面実装基板において、前記制御用パッケージにおける前記一部の入出力端子以外の出力端子と前記第2の電極は前記基板内の内部配線を介して接続されたことを特徴とする。
本発明の半導体モジュールにおいて、前記制御用パッケージには、前記半導体チップに流れる電流を検出する素子が形成されたことを特徴とする。
本発明は以上のように構成されているので、信頼性が高い小型の半導体モジュールを得ることができる。
以下、本発明の実施の形態となる半導体モジュールについて説明する。この半導体モジュールはIPM(Intelligent Power Module)であり、この半導体モジュールにおける主たる動作である大電流のスイッチング動作を行うパワー半導体チップ(半導体チップ)と、このパワー半導体チップに流れる電流や温度を検出し、その制御を行うセンサパッケージ(制御用パッケージ)を具備する。これらのチップがリードフレーム上に搭載された構造がモールド層中に封入されている。各リードフレームからはリードが取り出され、このリードがモールド層の両側において複数突出したDIP(Dual Inline Package)となっている。
図1は、この半導体モジュール10の上面図(a)、そのA−A方向の断面図(b)下面図(c)、側面図(d)を示す。ここで、この半導体モジュール10においては、図中の破線で示されるようにモールド層100が形成されるが、図1は、モールド層100の内部の構成を示している。
この半導体モジュール10においては、リードフレーム21〜37が配列されてリードフレーム群を形成している。リードフレーム21からリード211、212が、リードフレーム22からリード221が、リードフレーム23からリード231が、リードフレーム24からリード241が、リードフレーム25からリード251が、リードフレーム26からリード261が、リードフレーム27からリード271が、リードフレーム28からリード281が、それぞれ図1(a)(c)中上側に突出した形態とされる。同様に、リードフレーム29からリード291が、リードフレーム30からリード301が、リードフレーム31からリード311が、リードフレーム32からリード321が、リードフレーム33からリード331が、リードフレーム34からリード341が、リードフレーム35からリード351が、リードフレーム36からリード361が、リードフレーム37からリード371が、それぞれ下側に突出した形態とされる。各リードフレーム(リード)は銅あるいは銅合金で構成される。また、図1は、この半導体モジュール10が製造後の形態であり、実際には各リードフレームは図1(a)(c)のおける上下の記載範囲外で接続されて一体化され、製造後にこの接続部分が切断分離されて図1の形態とされる。
このリードフレーム群においては、図1(d)に示されるように、上面(一方の主面)側においては、各リードフレームの表面が略同一平面となるように設置される。一方、他方の主面側においては、リードフレーム群を構成するリードフレームは、図1(d)の上下方向(リードが突出する方向)の中央部において部分的に厚く設定されている。このため、このリードフレーム群における他方の主面側の面は同一平面を構成しない。また、この半導体モジュール10が使用される際に、各リードは折り曲げて使用されるため、側面図(図1(d))に示されるように、どのリードフレームにおいても、リードを構成する部分の厚さは一様に薄くされる。
上面図(図1(a))に示されるように、この半導体モジュール10においては、パワー半導体チップ(半導体チップ)41〜44はリードフレーム21に、パワー半導体チップ(半導体チップ)45、46はリードフレーム26に、パワー半導体チップ(半導体チップ)47、48はリードフレーム27の上面側にそれぞれ搭載されている。これらの半導体チップは、これらのリードフレームにおける前記の厚くされた箇所において、例えばはんだによって各リードフレームに接合される。この際、各パワー半導体チップの1つの電極と各リードフレームともこれによって電気的に接続される。
パワー半導体チップ41〜48の上面側(リードフレーム群における一方の主面側)にも電極が形成されている。図1(a)に示されるように、この電極にボンディングワイヤ70が接続されることによって、パワー半導体チップとリードフレーム間、パワー半導体チップ間等が接続される。
一方、上記のリードフレーム群において、リードフレーム23、24の厚くされた箇所を跨いで、面実装基板50が搭載される。図2は、この面実装基板50の下面図(a)、上面図(b)、下面側からの斜視図(c)、上面側からの斜視図(d)である。この面実装基板50においては、絶縁性の基板51の下面(一方の主面)にセンサパッケージ(制御用パッケージ)52が搭載されている。
センサパッケージ52中においては、各パワー半導体チップの電流をモニターする素子、温度を検出する素子、パワー半導体チップの制御を行う制御用チップ等が、モールド層100とは別のモールド層中に設けられている。このモールド層の両側面から4つずつの入出力端子が突出した形態とされている。
図2(a)(c)に示されるように、センサパッケージ52の下面において図2(a)中の下側から左右それぞれの側にわたり下面電極(第1の電極)53、54が形成され、それぞれセンサパッケージ52の入出力端子(図2(a)中の下側の4つの端子)の左右2つずつと接続されている。また、下面における図2(a)中の上側には下面端子電極55〜58が形成され、それぞれがセンサパッケージ52の4つの入出力端子(図2(a)中の上側の4つの端子)と接続されている。下面電極53、54、下面端子電極55〜58は、それぞれが基板51の表面に形成された金属パターンである。センサパッケージ52と基板51とは絶縁性の接着剤で固定されていてもよいが、上記の各端子が下面電極53、54、下面端子電極55〜58とはんだで固定されることによって固定されていてもよい。すなわち、センサパッケージ52がこの基板51に面実装されて面実装基板50となっている。
また、図2(b)(d)に示されるように、基板51の上面(他方の主面)には、上面電極(第2の電極)59〜62が形成されている。上面電極59〜62も、基板51の表面に形成された金属パターンである。上面電極59〜62は、基板51の内部に形成された内部配線によって、それぞれ下面端子電極55〜58と接続されている。なお、下面電極(第1の電極)53、54は上面側とは接続されていない。基板51の材料としては、絶縁性であり、上記のとおりのその表面に金属パターンを形成することができ、かつその内部に内部配線が形成できる材料を使用することができる。具体的には、例えばガラスエポキシやアルミナ等を使用することができる。
図3(a)(b)は、この半導体モジュール10における面実装基板50周辺のリードフレーム群の上面側からの斜視図(a)、下面側からの斜視図(b)である。図1(d)に示されるように、リードフレーム23、24は、面実装基板50が接合される箇所で下側に厚くなっており、その上面側から面実装基板50が接合される。この際、面実装基板50は、面実装基板50の下面(一方の主面)とリードフレーム23、24の一方の主面(上面)とが当接するように、厚くされたリードフレーム23、24の間に搭載される。これらの間の接合は、下面電極53、54がそれぞれリードフレーム23、24とはんだで接合されることによって行われる。これにより、センサパッケージ52と接続された下面電極(第1の電極)53、54はそれぞれリードフレーム23、24と電気的に接続される。
この際、面実装基板50に搭載されたセンサパッケージ52の下面(図2(a)に示された側の面:頂面)が、リードフレーム23、24の厚くされた箇所から突出しない構成とされる。また、図1(d)の断面図に示されるように、パワー半導体チップ41〜48を搭載するリードフレーム21、26、27も同様に厚くされている。
図3(a)に示されるように、リードフレーム群の上面側においては、面実装基板50における上面電極(第2の電極)59〜62とパワー半導体チップ又はリードフレーム間もボンディングワイヤ70により接続される。一方、図3(b)に示されるように、下面側にはセンサパッケージ52が存在し、ボンディングワイヤ70は存在しない。
なお、パワー半導体チップや面実装基板50が搭載されないリードフレーム22、25、28〜37の厚さは一様であり、前記のリードの部分と同様の厚さとなっている。
ここで、パワー半導体チップ41〜48においては、パワーMOSFETやIGBT等が形成されており、大電流のスイッチング動作が行われる。この電流が流れる端子としては、パワー半導体チップ41〜48の裏面に形成された電極(図1(b)中の下側の面)が用いられ、これがはんだによってリードフレーム21、26、27に接合されることによって、これらのリードフレームを電流経路として用いることができると共に、各半導体チップが各リードフレーム上に固定される。
センサパッケージ52中には、パワー半導体チップに流れる電流を検出する電流検出素子や、各パワー半導体チップの制御を行う制御用ICチップが設けられている。これらがモールド樹脂中で封止されて図2に示されるような形態とされている。すなわち、センサパッケージ52は、これ自体で半導体モジュールと同様の形態をなしており、これが基板51に面実装されて面実装基板50となっている。このため、センサパッケージ52は、面実装用の半導体モジュールとして別途製造される。また、基板51も上記の構成をもつ配線基板として別途製造される。これらの構造や製造方法については、一般的に知られるものと同様である。
センサパッケージ52は、上記の多数の機能をもち、多数の素子やチップで構成されるため、パワー半導体チップ41〜48よりも大型となり、その高さも高くなる。また、基板51は、センサパッケージ52よりも薄く、その厚さはパワー半導体チップ41〜48と同程度である。このため、この半導体モジュール10の側面図は図1(d)、断面図が図1(b)に示されるとおりとなる。
また、パワー半導体チップ41〜48の電流を検出するために、これらの電流の入力端子が設けられるが、この入力端子は、図2における下面電極(第1の電極)53、54と接続される側の端子とする。一方、前記の制御用ICチップに接続された制御用の入出力端子は、図2における下面端子電極55〜58と接続される側(上面電極(第2の電極)59〜62と接続される側)の端子とする。こうした構成とすることにより、パワー半導体チップ41〜48の電流を、ボンディングワイヤ70ではなく、厚いために低抵抗となったリードフレーム側に流すことができる。
上記の構成により、この半導体モジュール10においては、パワー半導体チップ41〜48、センサパッケージ52が、リードフレーム21〜37、ボンディングワイヤ70を用いて接続されることにより、電気回路が構成され、IPMとして機能する。各リードは、このIPMの入出力端子として機能する。
この半導体モジュール10においては、パワー半導体チップ41〜48は、厚いリードフレーム21、26、27に搭載される。このため、熱伝導率の高い材料で厚く構成されたリードフレーム21、26、27によってパワー半導体チップ41〜48からの放熱は効率的になされる。また、センサパッケージ52と比べて薄いパワー半導体チップ41〜48は、いずれもこれらのリードフレームの上面側に搭載される。
一方、面実装基板50もリードフレーム23、24の上面側に搭載されるが、センサパッケージ52を下側にした形態で搭載される。この際、センサパッケージ52はパワー半導体チップ41〜48と比べて厚いものの、図1(d)に示されるように、センサパッケージ52の下面がリードフレーム23、24の下面よりも突出しない形態となる。リードフレーム23、24が面実装基板50を搭載する箇所は厚くされるため、面実装基板50(センサパッケージ52)の放熱特性にも寄与する。また、リードフレーム23、24は電流の経路となるためにその電気抵抗が低いことが好ましいが、特にその中央部が厚くされているため、その電気抵抗は低い。
このため、この半導体モジュール10においては、パワー半導体チップ41〜48の放熱を効率的に行うことができ、IPMとしての動作も良好に行うことができる。
更に、薄いパワー半導体チップ41〜48を上面側に搭載し、厚いセンサパッケージ52を面実装基板50を用いてこれらと逆向きに搭載している。センサパッケージ52は厚いが、放熱特性を向上させるために厚くされたリードフレーム群の一領域よりは薄いため、上記の構成により、センサパッケージ52の下面がリードフレーム21等の下面よりも突出しない。このため、半導体モジュール10の高さを抑制し、パワー半導体チップやセンサパッケージ等を高密度に配置することができる。すなわち、この半導体パッケージ10を小型化することができる。
この半導体モジュール10においてモールド層100を形成する際には、液状化したモールド樹脂を図1の(a)(c)の構成における左右方向に流した後にこれを成形して固化する。この際、モールド樹脂の左右方向の流れを阻害する構成物が存在した場合には、固化後のモールド層に空隙が発生することがある。これに対して、上記の構成によれば、上面側では薄いパワー半導体チップが左右方向に別れて存在する構成のため、パワー半導体チップによってはこの流れは阻害されない。また、上面側にのみ存在するボンディングワイヤ70は細いため、この流れを阻害しない。一方、下面側では、図1(a)(c)における上下方向の中央部(一領域)のみに局所的に厚い領域が存在するため、やはりその流れは阻害されにくい。
このため、モールド層100においては空隙が形成されにくくなる。すなわち、信頼性の高い半導体モジュールとなる。
なお、パワー半導体チップ41〜48を搭載するリードフレーム21、26、27においては、パワー半導体チップを搭載する箇所を、リードフレーム23、24と同様に厚くする構成としたが、これは、パワー半導体チップの放熱効率の向上のためである。従って、この厚さは必ずしもリードフレーム23、24と等しくする必要はなく、放熱効率が充分でる限りにおいて、この箇所をリードフレーム23、24の厚くされた箇所よりも薄くしてもよい。この場合には、前記のモールド層の形成がより容易となるため、モールド層中の空隙がより形成されにくくなる。
また、上記の例では、リードフレーム群においてリードフレームを厚くする領域(一領域)を図1(a)(c)でリードが突出する方向における中央部としたが、この領域は、リードフレーム群における一領域であればよい。この一領域において上記のように面実装基板を搭載し、かつこの一領域以外の領域に半導体チップを上記のように搭載すれば、同様の効果を奏する。
また、上記の例では、面実装基板の構成を図2のとおりとしたが、センサパッケージ(制御用パッケージ)からの入出力端子を両面から取り出せる形態であれば、その構成は任意である。
また、上記の構成においては、パワー半導体チップとセンサパッケージを用いた例について記載したが、パワー半導体チップの代わりに薄い半導体チップを用い、この半導体チップと接続して用いられる厚い制御用パッケージをセンサパッケージの代わりに用いた場合においても、同様の効果を奏することは明らかである。
また、上記の例では、この半導体モジュールをDIPとしたが、これ以外の構造であっても、面実装基板と半導体チップのリードフレーム群への搭載を同様に行うことができ、同様の効果を奏することは明らかである。
10 半導体モジュール
21〜37 リードフレーム
41〜48 パワー半導体チップ(半導体チップ)
50 面実装基板
51 基板
52 センサパッケージ(制御用パッケージ)
53、54 下面電極(第1の電極)
55〜58 下面端子電極
59〜62 上面電極(第2の電極)
70 ボンディングワイヤ
100 モールド層
211、212、221、231、241、251、261、271、281、291、301、311、321、331、341、351、361、371 リード
21〜37 リードフレーム
41〜48 パワー半導体チップ(半導体チップ)
50 面実装基板
51 基板
52 センサパッケージ(制御用パッケージ)
53、54 下面電極(第1の電極)
55〜58 下面端子電極
59〜62 上面電極(第2の電極)
70 ボンディングワイヤ
100 モールド層
211、212、221、231、241、251、261、271、281、291、301、311、321、331、341、351、361、371 リード
Claims (4)
- 半導体チップと、その制御を行い前記半導体チップよりも厚い制御用パッケージとが同一モールド層内に封止された構成を具備する半導体モジュールであって、
前記制御用パッケージが絶縁性の基板の一方の主面に搭載され、前記制御用パッケージにおける一部の入出力端子と接続された第1の電極を前記一方の主面上に、かつ前記制御用パッケージにおける前記一部の入出力端子以外の出力端子と接続された第2の電極を前記基板の他方の主面上にそれぞれ設けた構成を具備する面実装基板と、
一方の主面側が略同一平面をなすように配置された複数のリードフレームからなるリードフレーム群と、
を具備し、
前記リードフレーム群の一領域において前記複数のリードフレームは、他方の主面側において厚くなるように構成され、
前記半導体チップは、前記リードフレーム群の前記一領域以外において一方の主面側に搭載され、
前記面実装基板は、前記面実装基板の一方の主面が前記リードフレーム群の一方の主面と当接するように、前記一領域において厚くされた2つのリードフレーム間に搭載され、かつ前記第1の電極が前記2つのリードフレームに電気的に接続され、前記制御用パッケージの頂面は、前記2つのリードフレームの他方の主面側が厚くされた箇所から突出しない構成とされたことを特徴とする半導体モジュール。 - 前記リードフレーム群の側面から複数のリードが突出した構成とされ、前記リードフレーム群の一領域は前記リードが突出する方向における前記リードフレーム群の中央部であることを特徴とする請求項1に記載の半導体モジュール。
- 前記面実装基板において、前記制御用パッケージにおける前記一部の入出力端子以外の出力端子と前記第2の電極は前記基板内の内部配線を介して接続されたことを特徴とする請求項1又は2に記載の半導体モジュール。
- 前記制御用パッケージには、前記半導体チップに流れる電流を検出する素子が形成されたことを特徴とする請求項1から請求項3までのいずれか1項に記載の半導体モジュール。
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Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08116016A (ja) * | 1994-10-15 | 1996-05-07 | Toshiba Corp | リードフレーム及び半導体装置 |
JPH08130283A (ja) * | 1994-10-31 | 1996-05-21 | Fuji Electric Co Ltd | 半導体装置 |
JPH11233712A (ja) * | 1998-02-12 | 1999-08-27 | Hitachi Ltd | 半導体装置及びその製法とそれを使った電気機器 |
JP2001250911A (ja) * | 2000-03-07 | 2001-09-14 | Mitsubishi Electric Corp | 樹脂封止形電力用半導体装置 |
JP2006080350A (ja) * | 2004-09-10 | 2006-03-23 | Denso Corp | 半導体装置およびその実装構造 |
JP2010171278A (ja) * | 2009-01-23 | 2010-08-05 | Sanken Electric Co Ltd | 半導体装置及びリードフレーム |
JP2010251582A (ja) * | 2009-04-17 | 2010-11-04 | Sanken Electric Co Ltd | Dc−dcコンバータ |
-
2011
- 2011-01-17 JP JP2011006717A patent/JP2012151163A/ja active Pending
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08116016A (ja) * | 1994-10-15 | 1996-05-07 | Toshiba Corp | リードフレーム及び半導体装置 |
JPH08130283A (ja) * | 1994-10-31 | 1996-05-21 | Fuji Electric Co Ltd | 半導体装置 |
JPH11233712A (ja) * | 1998-02-12 | 1999-08-27 | Hitachi Ltd | 半導体装置及びその製法とそれを使った電気機器 |
JP2001250911A (ja) * | 2000-03-07 | 2001-09-14 | Mitsubishi Electric Corp | 樹脂封止形電力用半導体装置 |
JP2006080350A (ja) * | 2004-09-10 | 2006-03-23 | Denso Corp | 半導体装置およびその実装構造 |
JP2010171278A (ja) * | 2009-01-23 | 2010-08-05 | Sanken Electric Co Ltd | 半導体装置及びリードフレーム |
JP2010251582A (ja) * | 2009-04-17 | 2010-11-04 | Sanken Electric Co Ltd | Dc−dcコンバータ |
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